專利名稱：量子點(diǎn)形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造半導(dǎo)體器件的方法；而且尤其是一種形成量子點(diǎn)的方法。
背景技術(shù)：
根據(jù)因半導(dǎo)體器件集成度的進(jìn)步所造成的電流大小降低的趨勢(shì)，存在于溝道區(qū)中的電子總數(shù)也會(huì)減少幾十個(gè)電子。
當(dāng)用于驅(qū)動(dòng)半導(dǎo)體器件所需的電子數(shù)減少時(shí)，在那些用以驅(qū)動(dòng)半導(dǎo)體器件的電子當(dāng)中，對(duì)應(yīng)統(tǒng)計(jì)上的錯(cuò)誤的電子百分比反而會(huì)增加。此增加的電子百分比會(huì)嚴(yán)重影響半導(dǎo)體器件的可靠度。因此，明顯需要發(fā)展一種能夠精確控制單一電子的新結(jié)構(gòu)半導(dǎo)體器件。
最近提出的用以克服上述限制的單電子晶體管能夠控制單一電子，并且甚至能以非常低的電壓來驅(qū)動(dòng)半導(dǎo)體器件。
換言之，當(dāng)?shù)湫偷慕饘傺趸锇雽?dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)和單電子晶體管均執(zhí)行相同的演算時(shí)，MOSFET需要約1000到約20000個(gè)電子。但是，單電子晶體管只需要約1到約幾個(gè)電子，因此可以減少功率消耗至1/1000，而且還導(dǎo)致省電和高度集成的效果。
圖1為根據(jù)現(xiàn)有技術(shù)的單電子晶體管的橫截面圖。
參考圖1，在由硅或Ge-As構(gòu)成的半導(dǎo)體襯底上，依序沉積第一絕緣層12A和第二絕緣層12B。在第一絕緣層12A和第二絕緣層12B之間，形成一些量子點(diǎn)。在此，第一絕緣層12A為隧穿氧化物(tunneling oxide)，而第二絕緣層12B為控制氧化物。
接著，在第二絕緣層12B上形成柵極電極14。在柵極電極14兩端，在半導(dǎo)體襯底11中，形成源極區(qū)15和漏極區(qū)16。
為了建構(gòu)單電子晶體管，在對(duì)應(yīng)柵極電極14的第一絕緣層12A上，要均勻地形成尺寸為幾個(gè)納米的微小化量子點(diǎn)是很重要的。
目前已有幾種形成量子點(diǎn)的傳統(tǒng)方法提出。量子點(diǎn)可以藉由使用由下列連續(xù)步驟所實(shí)現(xiàn)的聚集現(xiàn)象來形成在氧化物層之間的上方沉積硅鍺或薄金屬層；生長(zhǎng)氧化物層；以及將生長(zhǎng)的氧化物層施以熱處理。也可以使用光刻工藝，以直接形成多個(gè)量子點(diǎn)，或是另一種在能帶之間的能隙中形成電性量子點(diǎn)的方法。但是，尚未有同時(shí)滿足可靠性和批量生產(chǎn)的量子點(diǎn)的形成方法提出。
此外，因?yàn)橥ㄟ^傳統(tǒng)方法所形成的量子點(diǎn)主要是形成多晶硅，所以會(huì)限制半導(dǎo)體器件特性的改善。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種形成具有單晶、且同時(shí)滿足可靠性和批量生產(chǎn)的量子點(diǎn)的方法。
根據(jù)本發(fā)明的一個(gè)方面，提供一種形成量子點(diǎn)的方法，其包括步驟在半導(dǎo)體襯底上形成第一絕緣層；藉由蝕刻第一絕緣層，形成曝露半導(dǎo)體襯底的開口；在開口中和在鄰近開口的第一絕緣層上形成單晶半導(dǎo)體層；以及，藉由去除開口中的單晶半導(dǎo)體層和部分在鄰近開口的第一絕緣層的上的單晶層，在鄰近開口的第一絕緣層的上形成量子點(diǎn)。
根據(jù)本發(fā)明的另一方面，還提供一種形成量子點(diǎn)的方法，包括步驟在襯底上形成一層次層(sub-layer)；藉由蝕刻次層形成曝露襯底的開口；在開口中和在鄰近開口的次層上形成導(dǎo)電層；以及藉由保留在鄰近開口的次層上的部分導(dǎo)電層來形成量子點(diǎn)。


通過以下結(jié)合附圖對(duì)優(yōu)選實(shí)施例進(jìn)行的說明，本發(fā)明的上述及其它目的和特征將會(huì)變得明顯，其中圖1為示出根據(jù)現(xiàn)有技術(shù)的單電子晶體管的橫截面圖；圖2A到2F為示出根據(jù)本發(fā)明優(yōu)選實(shí)施例的形成多個(gè)量子點(diǎn)的方法的橫截面圖；圖3A到3D為示出根據(jù)本發(fā)明的優(yōu)選實(shí)施例形成量子點(diǎn)的方法的平面圖；以及圖4為示出根據(jù)本發(fā)明優(yōu)選實(shí)施例的單電子晶體管的橫截面圖。
附圖中的附圖標(biāo)記說明如下
11 半導(dǎo)體襯底 12A 第一絕緣層12B 第二絕緣層 13 量子點(diǎn)14 柵極電極 15 源極區(qū)16 漏極區(qū) 21 半導(dǎo)體襯底22 第一絕緣層 23 第一掩模24A 第一開口 24B 第二開口25 單晶硅層 25A 量子點(diǎn)26 第二掩模 26A 第一開口區(qū)26B 第二開口區(qū) 27 第二絕緣層31 半導(dǎo)體襯底 32 隧穿氧化物層33 量子點(diǎn) 34 控制氧化物層35 柵極電極 36 源極區(qū)37 漏極區(qū)具體實(shí)施方式
圖2A到2F為示出根據(jù)本發(fā)明優(yōu)選實(shí)施例的量子點(diǎn)形成方法的橫截面圖。
參考圖2A，經(jīng)由氧化工藝或沉積工藝，在半導(dǎo)體襯底21上形成第一絕緣層22。此時(shí)，第一絕緣層22是氧化硅或氮化硅，而半導(dǎo)體襯底21除了可以是硅層外，還可以是包括硅的半導(dǎo)體層。
其次，在第一絕緣層22上涂布一感光膜，并經(jīng)由曝光工藝和顯影工藝對(duì)其構(gòu)圖，以形成第一掩模23。之后，使用第一掩模23當(dāng)作蝕刻掩模，將第一絕緣層22施以干式蝕刻處理，以形成曝露襯底21的第一開口24A。此處，第一開口24A是生長(zhǎng)后續(xù)單晶硅層的位置。尤其，曝露在第一開口24A中的襯底21當(dāng)作生長(zhǎng)單晶硅層的籽層。
參考圖2B，去除第一掩模23。圖3A為顯示去除第一掩模23后，形成在襯底(未示出)上的第一開口24A和第一絕緣層22的平面圖。藉由蝕刻第一絕緣層22所形成的第一開口24A具有方形的形狀。但是，第一開口24A也可以具有圓形或十字形的形狀。若干第一開口24A以其間的固定間距彼此相鄰。
同時(shí)，在第一開口24A的側(cè)面和下面，還有蝕刻的殘留物(未示出)。此外，由于蝕刻工藝，在襯底21的表面上出現(xiàn)晶格缺陷。
采用熱處理，以在氫氣氣氛中或在真空狀態(tài)下，去除殘留物和晶格缺陷。此種熱處理稱為烘烤工藝(bake process)。經(jīng)由烘烤工藝，該烘烤工藝還同時(shí)去除形成在第一開口24A中露出的襯底21上的天然氧化物。
參考圖2C，使用選擇性外延生長(zhǎng)技術(shù)(以后簡(jiǎn)稱SEG)，在第一開口24中的曝露的襯底21上形成單晶硅層25。此時(shí)，單晶硅層25具有約2nm到100nm的厚度。接著，通過使用曝露的襯底21當(dāng)作籽層，經(jīng)由SEG技術(shù)生長(zhǎng)單晶硅層25。在SEG同時(shí)，由于橫向過生長(zhǎng)，所以單晶硅層25也生長(zhǎng)在鄰近第一開口24A的第一絕緣層22上。
結(jié)果，單晶硅層25完全填滿第一開口24A，而且經(jīng)由作為SEG技術(shù)的獨(dú)特特性的橫向過生長(zhǎng)，覆蓋在鄰近第一開口24A的第一絕緣層22上。此覆蓋造成放大的圖案，如圖3B所示，此圖為示出藉由SEG技術(shù)形成在襯底(未示出)上的硅層25的平面圖。單晶硅層25具有對(duì)應(yīng)第一開口24A形狀的正方形。但是，因?yàn)橥瑫r(shí)填充第一開口24A和橫向過生長(zhǎng)，所以該正方形的尺寸大于第一開口24A。但是，相鄰單晶硅層25未彼此接觸。
同時(shí)，采用超高真空化學(xué)氣相沉積(UHV CVD)技術(shù)來進(jìn)行單晶硅層25的SEG。可以使用諸如Si2H2Cl2/H2/HCl/PH3或SiH4/H2/HCl/PH3的混合物來作為源氣體。此外，控制PH3氣體的流量就控制了單晶硅層25的摻雜濃度，從而控制了導(dǎo)電性和隧穿電流。再者，還控制源氣體的流量，以具有對(duì)單晶硅層25和第一絕緣層22的沉積選擇性。
參考圖2D，在包括單晶硅層25的第一絕緣層22上涂布感光膜，而且藉由曝光和顯影工藝對(duì)其構(gòu)圖，以形成第二掩模26。
圖3C為顯示形成在襯底(未示出)上的第二掩模26的平面圖。第二掩模26具有第一開口區(qū)26A和第二開口區(qū)26B。第一開口區(qū)26A曝露包括填滿第一開口24A的中央部分的大部分單晶硅層25。第二開口區(qū)26B曝露在鄰近第一開口24A的第一絕緣層22上的部分單晶硅層25。
接著，利用將第二掩模26當(dāng)作蝕刻掩模的干式蝕刻或濕式蝕刻來處理曝露的單晶硅層25，以形成若干由單晶硅建構(gòu)的量子點(diǎn)25A。
此時(shí)，去除所有單晶硅層25填充在第一開口24A中的部分，以及在鄰近第一開口的第一絕緣層上的部分單晶硅層。即，沒有去除藉由橫向過生長(zhǎng)形成在鄰近第一開口的第一絕緣層22上、并被第二掩模26覆蓋的部分，因此形成量子點(diǎn)25A。
此外，蝕刻單晶硅層25后露出的第二開口24B不同于圖2A中示出的第一開口24A。第二開口24B所敞開的面積與不包括量子點(diǎn)25A的單晶硅層的面積相同。因此，第二開口24B具有比第一開口24A還寬的開口。
參考圖2E，隨后去除第二掩模26。圖3D為示出在去除第二掩模26后在第一絕緣層22上的量子點(diǎn)25A的平面圖。如圖3D所示，量子點(diǎn)25A形成在沿著第一絕緣層22中的第一開口24A的邊緣的第一絕緣層22上。
參考圖2F，在第一絕緣層22和多個(gè)量子點(diǎn)25A上形成第二絕緣層27。此時(shí)，第二絕緣層27由氧化硅層形成。
因此，多個(gè)量子點(diǎn)25A位于第一絕緣層22和第二絕緣層27之間。即，該多個(gè)量子點(diǎn)25A位于絕緣層內(nèi)。
如上所述，藉由使用SEG技術(shù)的橫向過生長(zhǎng)和光刻工藝，可以形成均勻的量子點(diǎn)陣列。此外，其可以廣泛地用于使用均勻量子陣列的形成方法制造單電子晶體管，和使用隧穿現(xiàn)象的半導(dǎo)體器件。
圖4為示出根據(jù)本發(fā)明優(yōu)選實(shí)施例的單電子晶體管的橫截面圖。
參考圖4，在由硅或Ge-As構(gòu)成的半導(dǎo)體襯底31上，形成隧穿氧化層32。此處，隧穿氧化物層32為氧化硅層。
在隧穿氧化物層32上，形成量子點(diǎn)33。此處，量子點(diǎn)33是具有長(zhǎng)、寬和高都約為50nm的微小尺寸的單晶硅圖案。即，量子點(diǎn)33形成來具有一尺寸，該尺寸提供在隧穿單個(gè)電子或幾個(gè)電子時(shí)出現(xiàn)的庫(kù)侖勢(shì)壘現(xiàn)象。
形成控制氧化物層34，以覆蓋量子點(diǎn)33。控制氧化物層34是氧化硅層或氮化硅層。
然后，在控制氧化物層34的上方形成柵極電極35。藉由注入n型或p型摻雜劑在柵極電極35兩側(cè)的襯底31中，形成源極區(qū)36和漏極區(qū)37。
具有示于圖4的結(jié)構(gòu)的單電子晶體管的主要原理和電可擦除可編程只讀存儲(chǔ)器(EEPROM)器件相同。相比于EEPROM，其差異點(diǎn)為單電子晶體管可以因?yàn)閱坞娮踊驇讉€(gè)電子而改變臨限電壓，而且可以在比EEPROM還低的電壓下操作。即，若供應(yīng)到柵極電極35的電壓大于臨限電壓，則會(huì)在溝道區(qū)形成反轉(zhuǎn)層，且源極區(qū)36的電子會(huì)被引向溝道區(qū)，從而降低溝道電導(dǎo)。如上所述，由溝道區(qū)的反轉(zhuǎn)層所提供的電子，在室溫下，一個(gè)一個(gè)地隧穿通過薄的隧穿氧化物層，并進(jìn)入量子點(diǎn)33。隨著電子進(jìn)入量子點(diǎn)33，臨界電壓改變。因此，優(yōu)選的是，藉由隧穿一個(gè)電子來執(zhí)行編程。但是，臨限電壓的改變很難檢測(cè)。因此，編程通常藉由同時(shí)隧穿約3到4個(gè)電子來執(zhí)行，以改變約1V的臨限電壓。
另一方面，在擦除操作時(shí)，若在柵極電極35上施加相應(yīng)的負(fù)電壓，即將量子點(diǎn)33中的電子引出的電壓，則可以自量子點(diǎn)33引出電子。
結(jié)果，臨限電壓會(huì)變回到原始值，使得容易區(qū)分″1″或″0″狀態(tài)。
雖然在上述優(yōu)選實(shí)施例中，單晶硅層藉由SEG技術(shù)生長(zhǎng)而形成量子點(diǎn)，但是仍然可以使用與硅襯底具有外延關(guān)系的材料來形成各種單晶層，該材料例如為Si-Ge，Co-Si等。
藉由通過SEG技術(shù)和已知的光刻技術(shù)形成由單晶硅構(gòu)成的多個(gè)量子點(diǎn)，本發(fā)明還提供了一種同時(shí)改善可靠性和批量生產(chǎn)的效果。
雖然本發(fā)明已參照特定優(yōu)選實(shí)施例得以說明，但是對(duì)本領(lǐng)域技術(shù)人員而言清楚的是，在不脫離所附權(quán)利要求所確定的本發(fā)明范圍的情況下，可對(duì)其作各種改變和修改。
權(quán)利要求
1.一種形成量子點(diǎn)的方法，包括步驟在半導(dǎo)體襯底上形成第一絕緣層；藉由蝕刻第一絕緣層形成曝露半導(dǎo)體襯底的開口；在開口中且在鄰近開口的第一絕緣層上形成單晶半導(dǎo)體層；以及藉由去除開口中的單晶半導(dǎo)體層和在鄰近開口的第一絕緣層上的部分該單晶層，在鄰近開口的第一絕緣層上形成量子點(diǎn)。
2.如權(quán)利要求1的方法，其中，開口中的單晶層藉由選擇性外延生長(zhǎng)形成，且在鄰近開口的第一絕緣層上的單晶層藉由橫向過生長(zhǎng)形成。
3.如權(quán)利要求1的方法，還包括步驟在形成開口后，在氫氣氣氛中或在真空狀態(tài)下進(jìn)行熱處理。
4.如權(quán)利要求1的方法，其中，形成量子點(diǎn)的步驟還包括步驟形成具有第一開口區(qū)和第二開口區(qū)的蝕刻掩模，其中，第一開口區(qū)曝露開口中的單晶半導(dǎo)體層，第二開口區(qū)曝露鄰近開口的第一絕緣層上的部分單晶半導(dǎo)體層；以及藉由將掩模作為蝕刻掩模來蝕刻曝露的單晶半導(dǎo)體層而形成量子點(diǎn)。
5.如權(quán)利要求1的方法，其中，開口具有方形形狀、圓形形狀、或十字形形狀。
6.如權(quán)利要求1的方法，其中，單晶半導(dǎo)體層是半導(dǎo)體襯底的外延層。
7.如權(quán)利要求6的方法，其中，半導(dǎo)體襯底是硅襯底。
8.如權(quán)利要求7的方法，其中，單晶半導(dǎo)體層是選自由硅層、硅-鍺層或鈷-硅化物層所組成的組中的任一層。
9.如權(quán)利要求7的方法，其中，形成單晶半導(dǎo)體層的步驟使用Si2H2Cl2/H2/HCl/PH3或SiH4/H2/HCl/PH3作為源氣體。
10.如權(quán)利要求1的方法，其中，第一絕緣層為氧化硅或氮化硅。
11.一種形成量子點(diǎn)的方法，包括步驟在襯底上形成次層；藉由蝕刻該次層形成曝露襯底的開口；在開口中和在鄰近開口的次層上形成導(dǎo)電層；以及藉由保留鄰近開口的次層上的部分導(dǎo)電層來形成量子點(diǎn)。
12.如權(quán)利要求11的方法，還包括步驟形成覆蓋鄰近開口的次層上的部分導(dǎo)電層的掩模；以及利用掩模來選擇性蝕刻導(dǎo)電層，并形成量子點(diǎn)。
全文摘要
本發(fā)明公開了一種形成量子點(diǎn)的方法，該方法同時(shí)提供了可靠性和批量生產(chǎn)的效果。本發(fā)明形成量子點(diǎn)的方法包括步驟在半導(dǎo)體襯底上形成第一絕緣層；藉由蝕刻第一絕緣層形成曝露半導(dǎo)體襯底的開口；在開口中和鄰近開口的第一絕緣層上形成單晶半導(dǎo)體層；以及藉由去除開口中的單晶半導(dǎo)體層和在鄰近開口的第一絕緣層上的部分單晶層，在鄰近開口的第一絕緣層上形成量子點(diǎn)。
文檔編號(hào)H01L21/20GK1484277SQ0312255
公開日2004年3月24日 申請(qǐng)日期2003年4月18日 優(yōu)先權(quán)日2002年9月17日
發(fā)明者樸圣彥 申請(qǐng)人:海力士半導(dǎo)體有限公司