專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及具有電容器的半導體器件，特別是涉及具有在存儲單元部等中所使用的MIM(金屬-絕緣體-金屬)結構的電容器的半導體器件。
背景技術：
在半導體器件，特別是動態(tài)RAM(DRAM)中，隨著高集成化、大容量化取得進展，存在制造工序數增加、制造期間加長的傾向。作為解決這一問題的應對措施，謀求制造工序的簡化成為最重要的要素。
圖32示出現(xiàn)有的DRAM90的存儲單元區(qū)MR和在存儲單元區(qū)MR的外圍設置了的邏輯電路、讀出放大器、譯碼器等的外圍電路區(qū)LR的局部剖面圖。
如圖32所示，在硅襯底1的主面表面內、有選擇地設置元件隔離絕緣膜2、在規(guī)定存儲單元區(qū)MR及外圍電路區(qū)LR的同時，分別在存儲單元區(qū)MR及外圍電路區(qū)LR中規(guī)定有源區(qū)AR。
而且，在存儲單元區(qū)MR的有源區(qū)AR中，在襯底表面內有選擇地設置源·漏區(qū)11、12、13，有選擇地設置各自的柵絕緣膜21使之遍及源·漏區(qū)11與12的邊緣上部間及源·漏區(qū)12與13的邊緣上部間，在各自的柵絕緣膜21的上部上設置柵電極22。
還有，設置側壁絕緣膜23使之覆蓋各自的柵電極22的側面，構成MOS晶體管。
此外，在元件隔離絕緣膜2上也設置柵絕緣膜21、柵電極22及側壁絕緣膜23，而這些均具有作為字線(傳輸門)的功能。
還有，在外圍電路區(qū)LR的有源區(qū)AR中，在襯底表面內有選擇地設置源·漏區(qū)14及15，設置柵絕緣膜31使之遍及源·漏區(qū)14及15的邊緣上部間。而且，在柵絕緣膜31的上部設置柵電極32，設置側壁絕緣膜33使之覆蓋柵電極32的側面，構成MOS晶體管。
而且，設置氧化硅膜等的層間絕緣膜3使之覆蓋這些存儲單元區(qū)MR及外圍電路區(qū)LR。
此外，在存儲單元區(qū)MR中，在源·漏區(qū)12的上方的層間絕緣膜3中有選擇地形成位線42，位線42成為通過接觸栓41與源·漏區(qū)12電連接的結構。
而且，在存儲單元區(qū)MR中，在層間絕緣膜3的上部，分別與源·漏區(qū)11及13的設置區(qū)的上方對應地有選擇地形成構成圓柱形電容器的圓柱形的下部電極52。而且，下部電極52與源·漏區(qū)11及13之間利用設置成貫通各自的層間絕緣膜3的接觸栓51進行電連接。
還有，從下部電極5 2的表面上設置由Ta2O5等電介質構成的電容器電介質膜53，敷設在下部電極52間及其周圍的層間絕緣膜3上，沿電容器電介質膜53的表面設置電容器上部電極54，構成圓柱形電容器CP1。
而且，遍及整個面設置層間絕緣膜4使之覆蓋圓柱形電容器CP1。此外，在層間絕緣膜4的上部設置層間絕緣膜5，并進行平坦化使得在存儲單元區(qū)MR和外圍電路區(qū)LR上的層間絕緣膜4的主面的高度一致。
在存儲單元區(qū)MR的層間絕緣膜5的下主面內，有選擇地設置作為與電容器上部電極54電連接的第1布線層的布線層72，在布線層72的上方的層間絕緣膜5的上主面內設置布線層74，通過接觸栓73與布線層72電連接。此外，布線層7 2和電容器上部電極54通過設置在層間絕緣膜4內的接觸栓71進行電連接。
還有，在外圍電路區(qū)LR的層間絕緣膜5的下主面內，有選擇地設置作為第1布線層的布線層62。布線層62分別被設置在與源·漏區(qū)14及15的上方對應的區(qū)域上，都利用貫通層間絕緣膜3及4到達源·漏區(qū)14及15的接觸栓61與源·漏區(qū)14及15電連接。
還有，在層間絕緣膜5的上主面內有選擇地設置作為第2布線層的布線層64，通過接觸栓63與布線層62的一方電連接。此外，在布線層62的另一方連接貫通層間絕緣膜5的接觸栓65。
此外，布線層62、64、72及74、接觸栓63、65及73例如由銅(Cu)構成，接觸栓51、61及71例如由鎢(W)構成。
此外，雖然往往也在層間絕緣膜5的上部進而形成層間絕緣膜或布線層，但對這均省略了圖示及說明。
如上所述，在現(xiàn)有的DRAM90中，作為MIM結構的電容器具有圓柱形電容器CP1，而在該電容器CP1的形成中，在層間絕緣膜3中形成成為電極栓的接觸栓51，并依次形成電容器下部電極52、電容器電介質膜53及電容器上部電極54，進而，形成與電容器上部電極54和布線層72連接用的接觸栓71等，需要復雜的制造工序。

發(fā)明內容
本發(fā)明的目的在于通過解決上述的問題，提供使電容器的結構簡化的半導體器件。
本發(fā)明的第1方面所述的半導體器件是多層結構的半導體器件，具備設置在層間絕緣膜的第1區(qū)的上主面內的電容器和設置在上述層間絕緣膜的第2區(qū)的上主面內的布線層，上述電容器具有被設置成埋入上述層間絕緣膜的上述第1區(qū)的上主面內的電容器上部電極；被設置成至少覆蓋上述電容器上部電極的側面及下表面的電容器電介質膜；以及在將上述電容器與比上述電容器更靠下層的結構電連接的同時，在上述電容器上部電極的厚度方向上其一部分被插入，插入部分具有作為電容器下部電極功能的至少一個下部電極兼用栓，上述電容器電介質膜一并覆蓋上述至少一個下部電極兼用栓的上述插入部分的表面，在上述布線層的厚度方向上，上述布線層利用其一部分被插入的至少一個接觸栓與比上述布線層更靠下層的結構電連接。
本發(fā)明的第2方面所述的半導體器件被設置成使上述至少一個下部電極兼用栓的插入上述電容器上部電極的插入部分貫通上述電容器上部電極，上述電容器電介質膜被設置成覆蓋上述至少一個下部電極兼用栓的上述插入部分的側面。
本發(fā)明的第3方面所述的半導體器件被設置成使上述至少一個下部電極兼用栓的插入上述電容器上部電極的插入部分不貫通上述電容器上部電極，上述電容器電介質膜被設置成覆蓋上述至少一個下部電極兼用栓的上述插入部分的側面及端面。
本發(fā)明的第4方面所述的半導體器件的上述至少一個下部電極兼用栓具有在與上述層間絕緣膜的主面平行的面上的剖面形狀成為長方形的長方體形狀。
本發(fā)明的第5方面所述的半導體器件的上述長方體形狀的上述至少一個下部電極兼用栓是與配置在半導體襯底上的MOS晶體管的源·漏區(qū)電連接的栓，其長方形剖面的長邊方向被設置成與上述MOS晶體管的柵長度方向一致，在其下端面中也與上述MOS晶體管的柵結構銜接。
本發(fā)明的第6方面所述的半導體器件的上述至少一個下部電極兼用栓是多個下部電極兼用栓，上述多個下部電極兼用栓共同地電連接在比上述電容器更靠下層的上述結構上。
本發(fā)明的第7方面所述的半導體器件的上述至少一個接觸栓和上述至少一個下部電極兼用栓用同一種材料構成，上述布線層和上述電容器上部電極用同一種材料構成。
本發(fā)明的第8方面所述的半導體器件的上述層間絕緣膜的上述第1區(qū)是利用在上述電容器中存儲電荷而保持數據的存儲單元區(qū)，上述層間絕緣膜的上述第2區(qū)是與上述存儲單元部連動工作的外圍電路區(qū)。


圖1是說明本發(fā)明的實施例1的半導體器件的結構的剖面圖。
圖2是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖3是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖4是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖5是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖6是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖7是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖8是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖9是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖10是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖11是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖12是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖13是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖14是說明本發(fā)明的實施例1的半導體器件的制造工序的剖面圖。
圖15是說明本發(fā)明的實施例1的半導體器件的平面結構圖。
圖16是說明本發(fā)明的實施例1的半導體器件的變例的結構的剖面圖。
圖17是說明本發(fā)明的實施例1的半導體器件的變例的制造工序的剖面圖。
圖18是說明本發(fā)明的實施例1的半導體器件的應用例的剖面圖。
圖19是說明本發(fā)明的實施例1的半導體器件的應用例的剖面圖。
圖20是說明本發(fā)明的實施例2的半導體器件的結構的剖面圖。
圖21是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖22是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖23是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖24是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖25是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖26是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖27是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖28是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖29是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖30是說明本發(fā)明的實施例2的半導體器件的制造工序的剖面圖。
圖31是說明本發(fā)明的實施例2的半導體器件的平面結構圖。
圖32是說明現(xiàn)有的半導體器件的結構的剖面圖。
具體實施例方式
(A.實施例1)(A-1.器件結構)現(xiàn)用圖1說明作為本發(fā)明的實施例1的半導體器件的DRAM100的結構。
在圖1中，示出DRAM100的存儲單元區(qū)MR和設置在存儲單元區(qū)MR的外圍的邏輯電路、讀出放大器、譯碼器等的外圍電路區(qū)LR的局部剖面圖。此外，圖1僅示出DRAM100的一部分的結構，各要素的個數也不限于此數。
如圖1所示，在硅襯底1的主面表面內、有選擇地設置元件隔離絕緣膜2，在規(guī)定存儲單元區(qū)MR及外圍電路區(qū)LR的同時，在各個存儲單元區(qū)MR及外圍電路區(qū)LR中分別規(guī)定有源區(qū)。
而且，在存儲單元區(qū)MR的有源區(qū)AR中，在襯底表面內有選擇地設置源·漏區(qū)11、12、13，并有選擇地設置各自的柵絕緣膜21，使之遍及源·漏區(qū)11與12的邊緣上部之間及源·漏區(qū)12與13的邊緣上部之間，在各自的柵絕緣膜21的上部設置柵電極22。
還有，設置側壁絕緣膜23，使之覆蓋各自的柵電極22的側面，構成MOS晶體管。
此外，在元件隔離絕緣膜2上也配置柵絕緣膜21、柵電極22及側壁絕緣膜23，它們具有作為字線(傳輸門)的功能。
還有，在外圍電路區(qū)LR的有源區(qū)AR中，在襯底表面內有選擇地設置源·漏區(qū)14及15，并設置柵絕緣膜31，使之遍及源·漏區(qū)14與15的邊緣上部之間。而且，在柵絕緣膜31的上部設置柵電極32，并設置側壁絕緣膜33，使之覆蓋柵電極32的側面，構成MOS晶體管。
而且，設置氧化硅膜等的層間絕緣膜3，使之覆蓋這些存儲單元區(qū)MR及外圍電路區(qū)LR。
此外，在存儲單元區(qū)MR中，在源·漏區(qū)12的上方的層間絕緣膜3中有選擇地形成位線42，位線42成為經過接觸栓41與源·漏區(qū)12電連接的結構。
而且，在存儲單元區(qū)MR中，在層間絕緣膜3的上主面內設置電容器CP10，電容器CP10與源·漏區(qū)11及13的電連接都是由插入電容器CP10內、到達源·漏區(qū)11及13的接觸栓101構成。此外，插入接觸栓101，使得在厚度方向貫通電容器上部電極103。
這里，電容器CP10具有被設置成埋入層間絕緣膜3的上主面內的電容器上部電極103和被設置成覆蓋電容器上部電極103的側面及下表面的電容器電介質膜102。還有，電容器電介質膜102被設置成以在其厚度方向貫通電容器上部電極103的方式而覆蓋所設置的接觸栓101的側面，接觸栓101的用電容器電介質膜102覆蓋的部分具有作為電容器下部電極101的功能。因此，在存儲單元區(qū)MR中接觸栓101可稱為兼用電容器下部電極的下部電極兼用栓。此外，接觸栓101被形成為圓柱狀或者棱柱狀，可用例如鎢(W)構成。
還有，在外圍電路區(qū)LR中，在層間絕緣膜3的上主面內有選擇地設置作為第1布線層的布線層201。布線層201分別被設置在與源·漏區(qū)14及15的上方對應的區(qū)域，源·漏區(qū)14及15都利用在厚度方向貫通布線層201、同時貫通層間絕緣膜3到達源·漏區(qū)14及15的接觸栓101進行電連接。
而且，在層間絕緣膜3的上部上設置層間絕緣膜6，在存儲單元區(qū)MR的層間絕緣膜6的上主面內有選擇地設置作為第2布線層的布線層302，經過接觸栓301與電容器上部電極103電連接。
還有，在外圍電路區(qū)LR的層間絕緣膜6的上主面內有選擇地設置作為第2布線層的布線層402，經過接觸栓401與布線層201的一方電連接。此外，在布線層201的另一方連接貫通層間絕緣膜6的接觸栓403。
此外，電容器上部電極103、布線層201、302及402、接觸栓301、401及403用例如銅(Cu)構成。
此外，在層間絕緣膜6的上部，還往往形成層間絕緣膜或布線層，關于這些情況的圖示及說明從略。
(A-2.制造方法)以下，用順序示出制造工序的剖面圖的圖2～圖14說明DRAM100的制造方法。
圖2～圖14是示出DRAM100的存儲單元區(qū)MR和在存儲單元區(qū)MR的外圍形成的邏輯電路、讀出放大器、譯碼器等的外圍電路區(qū)LR的局部剖面圖。
首先，如圖2所示，準備硅襯底1，在圖3所示的工序中，在硅襯底1的主面表面內有選擇地形成元件隔離絕緣膜2，在規(guī)定存儲單元區(qū)MR及外圍電路區(qū)LR的同時，在各個存儲單元區(qū)MR及外圍電路區(qū)LR中分別規(guī)定有源區(qū)AR。
其次，在圖4所示的工序中，采用現(xiàn)有的方法在存儲單元區(qū)MR的有源區(qū)AR中有選擇地形成柵絕緣膜21及柵電極22的疊層結構，在外圍電路區(qū)LR中有選擇地形成柵絕緣膜31及柵電極32的疊層結構。這里，柵絕緣膜21及31例如用氧化硅膜構成，其厚度被設定為2nm左右，用多晶硅膜構成柵電極22及32，其厚度被設定為200nm左右。
此外，在存儲單元區(qū)MR中在元件隔離絕緣膜2的上部上也形成柵絕緣膜21及柵電極22的疊層結構。
接著，在圖5所示的工序中，在存儲單元區(qū)MR中將柵電極22作為注入掩模進行雜質的離子注入，在硅襯底1的主面內形成源·漏區(qū)11、12及13。還有，在外圍電路區(qū)LR中，將柵電極32作為注入掩模進行雜質的離子注入，在硅襯底1的主面內形成源·漏區(qū)14及15。
然后，形成側壁絕緣膜23，使之覆蓋柵電極22的側面，并且形成側壁絕緣膜33，使之覆蓋柵電極32的側面，得到MOS晶體管。
接著，在圖6所示的工序中，在硅襯底1的整個面上，例如用氧化硅膜形成厚度為400nm左右的層間絕緣膜3A，覆蓋住MOS晶體管。而且，在存儲單元區(qū)MR中，形成貫通層間絕緣膜3A并到達源·漏區(qū)12的接觸孔CH1。
接著，在圖7所示的工序中，在層間絕緣膜3A上形成例如用鎢構成的厚度為100nm左右的導體膜，在埋入接觸孔CH1形成接觸栓41后，有選擇地除去導體膜，形成位線42。
接著，在圖8所示的工序中，在層間絕緣膜3A上，形成例如用氧化硅膜構成的厚度為600nm左右的層間絕緣膜，得到與層間絕緣膜3A的總計厚度為1000nm的層間絕緣膜3。
然后，在層間絕緣膜3的整個面上涂敷抗蝕劑，用照相制版技術在存儲單元區(qū)MR及外圍電路區(qū)LR中復制接觸栓形成用的抗蝕劑圖形，形成抗蝕劑掩模RM1。
然后，應用抗蝕劑掩模RM1，實施各向異性干法刻蝕，形成貫通層間絕緣膜3的接觸孔CH11。此外，接觸孔CH11被形成為圓柱狀或者棱柱狀。
這里，存儲單元區(qū)MR的接觸孔CH11被設置在到達源·漏區(qū)11及13的位置上，外圍電路區(qū)LR的接觸孔CH11被設置在到達源·漏區(qū)14及15的位置上。
接著，在除去抗蝕劑掩模RM1后，在圖9所示的工序中，在層間絕緣膜3的整個面上，形成例如用鎢構成的厚度為100nm左右的導體膜，并將導體膜埋入各接觸孔CH11內。然后，用CMP(化學機械拋光)除去層間絕緣膜3上的導體膜，在接觸孔CH11內形成接觸栓101。
接著，在圖10所示的工序中，在層間絕緣膜3的整個面上涂敷抗蝕劑，用照相制版技術復制電容器及第1布線層形成用的抗蝕劑圖形，形成抗蝕劑掩模RM2。
電容器形成用的抗蝕劑圖形是包含形成隨后形成的電容器上部電極103的多個的存儲單元的廣范圍區(qū)域成為開口部的圖形，第1布線層形成用的抗蝕劑圖形是隨后形成的第1布線層的形成區(qū)成為開口部的圖形。
接著，使用抗蝕劑圖形RM2實施各向異性干法刻蝕，有選擇地除去層間絕緣膜3，同時在存儲單元區(qū)MR中形成電容器形成用的凹進部RP1、在外圍電路區(qū)LR中形成第1布線層形成用的凹進部RP2。此外，凹進部RP1及RP2的深度為300nm左右，接觸栓101從各自的底部突出。
接著，在除去抗蝕劑掩模RM2后，在圖11所示的工序中，在存儲單元區(qū)MR及外圍電路區(qū)LR的整個面上，形成例如用Ta2O5構成的厚度為10nm左右的電介質膜。然后，在存儲單元區(qū)MR中將抗蝕劑掩模RM3圖形化，使之覆蓋電介質膜。然后，用刻蝕除去外圍電路區(qū)LR的電介質膜，僅在存儲單元區(qū)MR上形成電容器電介質膜102。此外，電容器電介質膜102在沿凹進部RP1的內表面被形成的同時，被設置成使之覆蓋從凹進部RP1的底面突出的接觸栓101的側面及端面。
接著，在除去抗蝕劑掩模RM3后，在圖12所示的工序中，在存儲單元區(qū)MR及外圍電路區(qū)LR的整個面上，形成例如用銅構成的厚度為300nm左右的導體膜，并將導體膜埋入凹進部RP1及RP2中。
然后，通過應用CMP除去層間絕緣膜3上的導體膜及凹進部RP1及RP2上隆起的導體膜，進行平坦化。這時，在存儲單元區(qū)MR中，在接觸栓101的端面的電容器電介質膜102和層間絕緣膜3上的電容器電介質膜102也一并被除去。
其結果是，在存儲單元區(qū)MR中，利用埋入層間絕緣膜3的上主面內的電容器上部電極103、電容器電介質膜102和在其厚度方向貫通電容器上部電極103而被設置的兼用作電容器下部電極的接觸栓101，得到電容器CP10，在外圍電路區(qū)LR中，得到埋入層間絕緣膜3的上主面內的布線層201。此外，用圖10～圖12說明過的第1布線層的制造方法被稱為單鑲嵌(Single Damascene)法，電容器上部電極103能夠說是用單鑲嵌法形成的。
接著，在圖13所示的工序中，在存儲單元區(qū)MR及外圍電路區(qū)LR的整個面上用氧化硅膜等形成層間絕緣膜6。
然后，在層間絕緣膜6的整個面上涂敷抗蝕劑，用照相制版技術在存儲單元區(qū)MR及外圍電路區(qū)LR中復制接觸栓形成用的抗蝕劑圖形，形成抗蝕劑掩模RM4。
然后，使用抗蝕劑掩模RM4，實施各向異性干法刻蝕，在存儲單元區(qū)MR中形成達到電容器CP10的電容器上部電極103的通路孔BH11，在外圍電路區(qū)LR中形成到達布線層201的通路孔BH12。
接著，在除去抗蝕劑掩模RM4后，在圖14所示的工序中，在層間絕緣膜6的整個面上涂敷抗蝕劑，用照相制版技術在存儲單元區(qū)MR及外圍電路區(qū)LR中復制第2布線層形成用的抗蝕劑圖形，形成抗蝕劑掩模RM5。
然后，通過使用抗蝕劑掩模RM5，實施各向異性干法刻蝕，在存儲單元區(qū)MR中形成連通通路孔BH11的凹進部RP11，在外圍電路區(qū)LR中，同時形成連通一方的通路孔BH12的凹進部RP12。此外，凹進部RP11及RP12的深度為250nm左右，然后，在除去抗蝕劑掩模RM5后，在存儲單元區(qū)MR及外圍電路區(qū)LR的整個面上形成例如用銅構成的厚度為300nm左右的導體膜，同時將導體膜埋入凹進部RP11、RP12和通路孔BH11及通路孔BH12中。然后，應用CPM除去層間絕緣膜6上的導體膜。
其結果是，如圖2所示，在存儲單元區(qū)MR的層間絕緣膜6的上主面內有選擇地設置作為第2布線層的布線層302、經過接觸栓301得到與電容器上部電極103電連接的結構，在外圍電路區(qū)LR的層間絕緣膜6的上主面內有選擇地設置作為第2布線層的布線層402、經過接觸栓401得到與布線層201的一方電連接的、在布線層201的另一方上連接貫通層間絕緣膜6的接觸栓403的結構。
此外，用圖13及圖14說明過的第2布線層的制造方法稱為雙鑲嵌(Dual Damascene)法。
這里，在圖15中示出DRAM100的存儲單元區(qū)MR的平面結構的一例。
圖15是示出在圖12所示的狀態(tài)下從電容器上部電極103一側觀察存儲單元區(qū)MR的情況下的平面結構，為了方便起見，用虛線表示電容器上部電極103，明確示出了比電容器上部電極103更靠下層的結構。還有，位線42僅示出其一部分。此外，在圖2～圖14中的存儲單元區(qū)MR相當于在A-A線的箭頭方向看的剖面圖，可知電容器上部電極103被設置成使之覆蓋包含多個的存儲單元的廣泛區(qū)域。
此外，在圖15中示出了在源·漏區(qū)11及12上各連接一個接觸栓101的結構，而在源·漏區(qū)11及12的面積大、能夠連接多個接觸栓101的情況下，也可以設置多個。由此，能夠增加每一個存儲單元的電荷存儲電容。
(A-3.作用效果)如上所述，在本發(fā)明的實施例1的半導體器件中，采用將電容器CP10的下部電極兼用作電容器接觸的接觸栓101的結構，在存儲單元區(qū)MR中能夠同時形成下部電極和電容器接觸，還有，由于在外圍電路區(qū)LR中的第1布線層和作為與半導體元件的接觸的接觸栓101也能夠同時形成，從而能夠簡化制造工序、降低制造成本。
還有，采用將電容器CP10埋入層間絕緣膜3的上主面內的結構，將電容器上部電極103也兼用作在存儲單元區(qū)MR中的第1布線層，由于能夠用單鑲嵌法在形成外圍電路區(qū)LR的第1布線層的同時形成電容器上部電極103，從而能夠簡化制造工序、降低制造成本。
還有，由于存儲單元區(qū)MR的接觸栓101成為貫通電容器上部電極103的結構，其制造是很容易的。
(A-4.變例)作為以上說明的DRAM100的變例，圖16中示出了DRAM100A的結構。此外，對與圖1所示的DRAM100同樣的結構標以同一符號，而省略其重復的說明。
在圖16所示的電容器CP10A中，存儲單元區(qū)MR的接觸栓101不貫通電容器上部電極103，插入部分成為被電容器上部電極103包圍的結構，在接觸栓101的端面上也設置電容器電介質膜102，成為電容器下部電極的表面積擴大的結構。因此，能夠使電容器的存儲電荷量比DRAM100的大。此外，外圍電路區(qū)LR的接觸栓101也成為不貫通布線層201的結構。
這里，用圖17說明DRAM100A的制造方法。此外，到圖17為止的工序與用圖2～圖9說明過的DRAM100的制造工序相同，在圖9所示的工序中，在接觸孔CH11內形成接觸栓101后，在圖17所示工序中，通過用各向異性刻蝕除去接觸孔CH11內的接觸栓101，使其前端部達到規(guī)定的深度，能夠得到其前端部深入到接觸孔CH11內的接觸栓101。該深度被設定為在接觸栓101的上端面形成電容器電介質膜102的狀態(tài)下并且該電容器電介質膜102被電容器上部電極103覆蓋時該電容器電介質膜102不從電容器上部電極103露出那樣的深度。
以后，經過用圖10～圖14說明過的制造工序，能夠得到具有圖16所示的電容器CP10A的DRAM100A。
(A-5.應用例)在用圖1～圖15說明過的實施例1及用圖16說明過的變例中，在DRAM的存儲單元區(qū)MR的電容器中，示出了其結構被簡化的例子，但該電容器的應用不限于存儲單元區(qū)，例如也可以應用于邏輯區(qū)等，只要是需要電容器的電路區(qū)無論那里都可以，還有，所應用的半導體器件也不限于DRAM。
圖18示出本發(fā)明的電容器應用于存儲單元區(qū)以外的區(qū)域的例子。
圖18中，在按序層疊層間絕緣膜L1、L2及L3的結構中，在層間絕緣膜L1的上主面內例如設置用鎢(W)構成的布線層501，在層間絕緣膜L2的上主面內設置電容器CP20，電容器CP20和布線層用在厚度方向貫通電容器CP20的同時貫通層間絕緣膜L2到達布線層501的多個的接觸栓81進行電連接。
電容器CP20具有與用圖1說明過的電容器CP10基本相同的結構，具有埋入層間絕緣膜3的上主面內而配置的電容器上部電極83和覆蓋電容器上部電極83的側面及下表面而設置的例如用Ta2O5構成的電容器電介質膜82，電容器電介質膜82覆蓋住在厚度方向貫通電容器上部電極83的接觸栓81的側面，該部分成為具有作為電容器下部電極81的功能的結構。此外，接觸栓81例如用鎢構成。
還有，在層間絕緣膜3的上主面內也有選擇地配置布線層601。布線層601用在厚度方向貫通布線層601的同時貫通層間絕緣膜3到達布線層501的接觸栓81進行電連接。
然后，在層間絕緣膜L3上有選擇地設置布線層92及702，分別貫通層間絕緣膜L3與電容器上部電極83及布線層601電連接。此外，電容器上部電極83、布線層92、601及702、接觸栓91及701例如用銅(Cu)構成。
向電容器CP20的電荷的存儲或者釋放能夠經過布線層702、接觸栓701、布線層601、接觸栓81及布線層501進行。
此外，雖然也有在層間絕緣膜L3的上部進而形成層間絕緣膜及布線層的情況，但關于這種情況的圖示及說明從略。
電容器CP20不僅具備與電容器CP10同樣的效果，而且由于具有多個的接觸栓61(即電容器下部電極)，也具備電容器下部電極的總表面積增大，從而存儲電荷量能夠增大的特征。
還有，與用圖16說明過的電容器CP10A一樣，接觸栓81不貫通電容器上部電極83，通過采用插入部分被電容器上部電極83包圍的結構，可以作成接觸栓81的端面上也設置電容器電介質膜82，電容器下部電極的表面積進一步擴大的結構。
在圖19中示出具有該結構的的電容器CP20A的結構。與圖18的電容器CP20的不同點在于，接觸栓81成為不貫通電容器上部電極83的結構，對與圖18所示的電容器CP20同樣的結構標以同一符號，而省略其重復的說明。此外，接觸栓81也成為不貫通布線層601的結構。
(B.實施例2)(B-1.器件結構)作為本發(fā)明的實施例2的半導體器件，用圖20說明DRAM200的結構。
在圖20中示出了DRAM200的存儲單元區(qū)MR和設置在存儲單元區(qū)MR外圍的邏輯電路、讀出放大器、譯碼器等的外圍電路區(qū)LR的局部剖面圖。此外，對與圖1示出的DRAM100同樣的結構標以同一符號，而省略其重復的說明。
在存儲單元區(qū)MR的有源區(qū)AR中，在襯底表面內有選擇地設置源·漏區(qū)11、12、13，分別有選擇地設置柵絕緣膜21，使之遍及源·漏區(qū)11與12的邊緣上部之間及源·漏區(qū)12與13的邊緣上部之間，在各自的柵絕緣膜21的上部設置柵電極22。而且，在柵電極22上設置氮化硅膜24，還設置側壁氮化膜25使之覆蓋各自的柵電極22、氮化硅膜24的側面，構成MOS晶體管。
此外，在元件隔離絕緣膜2上也設置柵絕緣膜21、柵電極22、氮化硅膜24及側壁氮化膜25，它們具有作為字線(傳輸門)的功能。
還有，在外圍電路區(qū)LR的有源區(qū)AR中，在襯底表面內有選擇地設置源·漏區(qū)14及15，并設置柵絕緣膜31使之遍及源·漏區(qū)14與15的邊緣上部之間。而且，在柵絕緣膜31的上部設置柵電極32，在柵電極32上設置氮化硅膜34，并設置側壁氮化膜35使之覆蓋各自的柵電極32、氮化硅膜34的側面，構成MOS晶體管。
而且，在存儲單元區(qū)MR及外圍電路區(qū)LR的整個面中，設置自對準接觸形成用的停止膜(以后稱為停止膜)9。此外，停止膜9用氮化硅膜構成。
而且，設置氧化硅膜等層間絕緣膜3使之覆蓋存儲單元區(qū)MR及外圍電路區(qū)LR，在存儲單元區(qū)MR中，在層間絕緣膜3的上主面內設置電容器CP30，電容器CP30和源·漏區(qū)11及13的電連接都由插入電容器CP30內、到達源·漏區(qū)11及13的接觸栓101A作成，此外，接觸栓101A被插入成在厚度方向貫通電容器上部電極103A。
這里，電容器CP30具有埋入層間絕緣膜3的上主面內而設置的例如用銅構成的電容器上部電極103A和覆蓋電容器上部電極103A的側面及下表面而設置的電容器電介質膜102A。
還有，電容器電介質膜102A也被設置成使之覆蓋住以在其厚度方向貫通電容器上部電極103A的方式而設置的接觸栓101A的側面，被接觸栓101A的電容器電介質膜102A覆蓋的部分具有作為下部電極101A的功能。因此，可以說接觸栓101A是兼用作電容器下部電極的下部電極兼用栓。此外，接觸栓101A例如用鎢(W)構成。
這里，接觸栓101A被配置成具有在與硅襯底1(或者層間絕緣膜3)的主面平行的面上的剖面形狀呈長方形的長方體形狀，使長方體剖面的長邊方向與MOS晶體管的柵長度方向一致，成為不僅與源·漏區(qū)11及13電連接，而且也與柵結構的上部銜接的結構。
還有，在外圍電路區(qū)LR中，在層間絕緣膜3的上主面內有選擇地設置作為第1布線層的布線層201。布線層201分別設置在與源·漏區(qū)14及15的上方對應的區(qū)域上，源·漏區(qū)14及15都用在厚度方向貫通布線層201的同時貫通層間絕緣膜3到達源·漏區(qū)14及15的接觸栓101進行電連接。
然后，在層間絕緣膜3的上部設置層間絕緣膜6，在存儲單元區(qū)MR的層間絕緣膜6的上主面內有選擇地設置作為第2布線層的布線層302，經過接觸栓301與電容器上部電極103A電連接。
此外，在上述的說明中，對將接觸栓101A作成長方體形狀進行了說明，這是以將電容器CP30作為存儲器用電容器使用為前提的形狀，但在存儲單元區(qū)以外使用的情況下，接觸栓101A不限于長方體，立方體形狀也可，圓柱形狀也可。
(B-2.制造方法)以下，使用按序示出制造工序的剖面圖的圖21～圖30說明DRAM200的制造方法。
圖21～圖30是示出在DRAM200的存儲單元區(qū)MR和在存儲單元區(qū)MR的外圍形成的邏輯電路、讀出放大器、譯碼器等的外圍電路區(qū)LR的局部剖面圖。
首先，在圖21所示的工序中，在硅襯底1的主面表面內有選擇地形成元件隔離絕緣膜2，在規(guī)定存儲單元區(qū)MR及外圍電路區(qū)LR的同時，在各存儲單元區(qū)MR及外圍電路區(qū)LR中分別規(guī)定有源區(qū)AR。然后，用現(xiàn)有的方法，在存儲單元區(qū)MR的有源區(qū)AR中有選擇地形成柵絕緣膜21、柵電極22及氮化硅膜24的疊層結構，在外圍電路區(qū)LR中有選擇地形成柵絕緣膜31、柵電極32及氮化硅膜34的疊層結構。這里，柵絕緣膜21及31例如用氧化硅膜構成，其厚度被設定為2nm左右，柵電極22及32用多晶硅膜構成，其厚度為100nm左右，氮化硅膜24及34例如用低壓CVD法形成，其厚度被設定為100nm左右。
此外，在存儲單元區(qū)MR中，在元件隔離絕緣膜2的上部也形成柵絕緣膜21、柵電極22及氮化硅膜24的疊層結構。
其次，在圖22所示的工序中，在存儲單元區(qū)MR中以氮化硅膜24及柵電極22作為注入掩模進行雜質的離子注入，在硅襯底1的主面內形成源·漏區(qū)11、12及13。還有，在外圍電路區(qū)LR中用氮化硅膜34及柵電極32作為注入掩模進行雜質的離子注入，在硅襯底1的主面內形成源·漏區(qū)14及15。
然后，形成側壁氮化膜25使之覆蓋氮化硅膜24及柵電極22的側面，還形成側壁氮化膜35使之覆蓋氮化硅膜34及柵電極32的側面，得到MOS晶體管。此外，側壁氮化膜35例如用低壓CVD法形成，其厚度被設定為100nm左右。
接著，在圖23所示的工序中，在硅襯底1的整個面上形成停止膜9，用停止膜9覆蓋各MOS晶體管的柵結構。此外，停止膜9例如用低壓CVD法形成，其厚度被設定成50nm左右。
接著，在圖24所示的工序中，在硅襯底1的整個面上，例如用氧化硅膜形成厚度為400nm左右的層間絕緣膜3A，覆蓋MOS晶體管。而且，在存儲單元區(qū)MR中，形成貫通層間絕緣膜3A到達源·漏區(qū)12的接觸孔CH1后，在層間絕緣膜3A上形成例如用鎢構成的厚度為100nm左右的導體膜，埋入接觸孔CH1，形成接觸栓41，然后，有選擇地除去導體膜，形成位線42。
接著，在圖25所示的工序中，在層間絕緣膜3A上形成例如用氧化硅膜構成的厚度為600nm左右的層間絕緣膜，得到與層間絕緣膜3A的總計厚度為1000nm左右的層間絕緣膜3。
然后，在層間絕緣膜3的整個面上涂敷抗蝕劑，用照相制版技術在存儲單元區(qū)MR及外圍電路區(qū)LR中復制接觸栓形成用的抗蝕劑圖形、形成抗蝕劑掩模RM11。
然后，通過使用抗蝕劑掩模RM11，實施各向異性干法刻蝕，在存儲單元區(qū)MR及外圍電路區(qū)LR中，形成貫通層間絕緣膜3的接觸孔CH21及CH11。此外，在進行該刻蝕時，設定氧化硅膜的刻蝕速率比氮化硅膜刻蝕速率大的條件，例如在使用C4F8等氣體的刻蝕中，通過設定氧化硅膜的刻蝕速率為氮化硅膜的5倍那樣的條件，防止刻蝕影響到硅襯底1及柵結構。
這里，接觸孔CH21被形成為使得從源·漏區(qū)11及13到柵結構的上部也成為開口部，其開口形狀呈長方形，其長邊方向與MOS晶體管的柵長度方向一致。此外，外圍電路區(qū)LR的接觸孔CH11被設置在到達源·漏區(qū)14及15上的位置上。
接著，除去抗蝕劑掩模RM11后，在圖26所示的工序中，以層間絕緣膜3作為刻蝕掩模，除去源·漏區(qū)11及13上、源·漏區(qū)14及15上的停止膜9。這時，在存儲單元區(qū)MR中未被層間絕緣膜3覆蓋的柵結構上的停止膜9也一并被除去。
接著，在圖27所示的工序中，在層間絕緣膜3的整個面上例如形成用鎢構成的厚度為200nm左右的導體膜，將導體膜埋入接觸孔CH21及CH11內。然后，用CMP除去層間絕緣膜3上的導體膜，在接觸孔CH21內形成接觸栓110A，在接觸孔CH11內形成接觸栓101。
此外，由于接觸栓101A與源·漏區(qū)11及13接觸的部分的面積用柵結構的設置間隔自對準地決定，接觸栓101A也稱為自對準接觸。
接著，在圖28所示的工序中，在層間絕緣膜3的整個面上涂敷抗蝕劑，用照相制版技術復制電容器及第1布線層形成用的抗蝕劑圖形，形成抗蝕劑掩模RM21。
電容器形成用的抗蝕劑圖形是包含形成以后形成的電容器上部電極103A的多個存儲單元的廣泛范圍的區(qū)域成為開口部的圖形，第1布線層形成用的抗蝕劑圖形是以后形成的第1布線層的形成區(qū)成為開口部的圖形。
接著，使用抗蝕劑掩模RM1 2實施各向異性干法刻蝕有選擇地除去層間絕緣膜3，在存儲單元區(qū)MR中形成電容器形成用的凹進部RP11，同時在外圍電路區(qū)LR中形成第1布線層形成用的凹進部RP12。此外，凹進部RP11及RP12的深度為250nm左右，接觸栓101A從各自的底部突出。
接著，在除去抗蝕劑掩模RM12后，在圖29所示的工序中，在存儲單元區(qū)MR及外圍電路區(qū)LR的整個面上形成例如用Ta2O5構成的厚度為10nmm左右的電介質膜，然后，在存儲單元區(qū)MR中將抗蝕劑掩模RM13圖形化，使之覆蓋電介質膜。然后，用刻蝕除去外圍電路區(qū)LR的電介質膜，僅僅在存儲單元區(qū)MR上形成電容器電介質膜102A。此外，電容器電介質膜102A在沿凹進部RP11的內表面形成的同時，被設置成使之覆蓋從凹進部RP11的底面突出的接觸栓101A的側面及端面。
接著，除去抗蝕劑掩模RM13后，在圖30所示的工序中，在存儲單元區(qū)MR及外圍電路區(qū)LR的整個面上，形成例如用銅構成的厚度為300nm左右的導體膜，將導體膜埋入凹進部RP11及RP12中。
然后，通過用CMP除去在層間絕緣膜3上的導體膜和凹進部RP11及RP12上隆起的導體膜，進行平坦化。這時，在存儲單元區(qū)MR中，接觸栓101A的端面的電容器電介質膜102A也和層間絕緣膜3上的電容器電介質膜102A被一并除去。
其結果是，在存儲單元區(qū)MR中，利用埋入層間絕緣膜3的上主面內的電容器上部電極103A、電容器電介質膜102A和在其厚度方向貫通電容器上部電極103A而被設置的兼用作電容器下部電極的接觸栓101A，得到電容器CP30，在外圍電路區(qū)LR中，得到埋入層間絕緣膜3的上主面內的布線層201。
以后，經過用圖13及圖14說明過的雙鑲嵌法的第2布線層的制造方法，得到圖20所示的DRAM200。
這里，在圖31示出DRAM200的存儲單元區(qū)RM的平面結構的一例。
圖31示出在圖30所示的狀態(tài)下從電容器上部電極103A一側觀察存儲單元區(qū)MR的情況下的平面結構，為了方便起見，用虛線示出電容器上部電極103A，清晰地示出比電容器上部電極103A更靠下層的結構。還有，位線42僅示出其一部分。此外，圖21～圖30中的存儲單元區(qū)MR相當于在B-B線的箭頭方向看的剖面圖，電容器上部電極103A被設置成使之覆蓋住包含多個存儲單元的廣泛范圍的區(qū)域。
此外，在圖30中，示出了在源·漏區(qū)11及12上每個接觸栓101A各連接一個的結構，但在源漏區(qū)11及12的面積大，能夠連接多個接觸栓101A的情況下，也可以設置多個。由此，能夠增加每一個存儲單元的電荷存儲電容。
(B-3.作用效果)如上所述，在本發(fā)明的實施例2的半導體器件中，采用將電容器CP30的下部電極兼用作電容器接觸的接觸栓101A的結構，由于在存儲單元區(qū)MR中能夠同時形成下部電極和電容器接觸，還有，在外圍電路區(qū)LR中也能夠同時形成第1布線層和作為與半導體元件的接觸的接觸栓101A，從而能夠簡化制造工序，降低制造成本。
還有，由于采用將電容器CP30埋入層間絕緣膜3的上主面內的結構，將電容器上部電極103A兼用作存儲單元區(qū)中的第1布線層，電容器上部電極103A用單鑲嵌法與形成外圍電路區(qū)LR的第1布線層同時形成，從而能夠簡化制造工序，降低制造成本。
還有，由于將也作為電容器下部電極的接觸栓101A制作成長方體形狀，采用了自對準接觸結構，從而能夠極大地擴展表面積，增大存儲電荷量。
按照本發(fā)明的第1方面所述的半導體器件，由于采用將電容器下部電極兼用作與下層的結構電連接的電容器接觸的結構，在第1區(qū)中能夠同時形成下部電極和電容器接觸，還有，在第2區(qū)中的布線層和作為與其下層的結構的接觸的至少一個接觸栓也同時形成，從而能夠簡化制造工序，降低制造成本。還有，由于采用將電容器埋入層間絕緣膜的上主面內的結構，能夠用單鑲嵌法將電容器上部電極與第2區(qū)的布線層同時形成，使制造工序的簡化成為可能。
按照本發(fā)明的第2方面所述的半導體器件，由于至少一個下部電極兼用栓被設置成使之貫通電容器上部電極，從而制造更為容易。
按照本發(fā)明的第3方面所述的半導體器件，由于至少一個下部電極兼用栓被設置成使之不貫通電容器上部電極，電容器電介質膜覆蓋住栓的插入部分及端面，從而電容器下部電極的表面積能夠擴展，電容器的存儲電荷量能夠增大。
按照本發(fā)明的第4方面所述的半導體器件，由于至少一個下部電極兼用栓具有長方體形狀，從而其表面積能夠擴展，存儲電荷量能夠增大。
按照本發(fā)明的第5方面所述的半導體器件，由于長方體形狀的至少一個下部電極兼用栓被設置成使得其長方形剖面的長邊方向與MOS晶體管的柵長度方向一致，在其下端面中也與MOS晶體管的柵結構銜接，能夠極大地擴展電容器下部電極的表面積，能夠增大存儲電荷量。
按照本發(fā)明的第6方面所述的半導體器件，由于在電容器上具備多個下部電極兼用栓，從而能夠擴展電容器下部電極的總表面積，增大存儲電荷量。
按照本發(fā)明的第7方面所述的半導體器件，由于至少一個接觸栓和至少一個下部電極兼用栓用相同的材料構成，從而兩者能夠同時形成，還有，由于布線層和電容器上部電極用相同的材料構成，從而兩者能夠同時形成，能夠簡化制造工序，降低制造成本。
按照本發(fā)明的第8方面所述的半導體器件，由于在具有存儲單元區(qū)的半導體器件中，采用將用于數據保持的電容器的電容器下部電極兼用作與下層的結構電連接的電容器接觸的結構，在外圍電路區(qū)中的布線層和作為與其下層的結構的接觸的至少一個接觸栓同時形成，從而能夠簡化制造工序，降低制造成本。還有，由于采用將電容器埋入層間絕緣膜的上主面內的結構，用單鑲嵌法將電容器上部電極與外圍電路區(qū)的布線層同時形成，從而能夠簡化制造工序，降低制造成本。
權利要求
1.一種半導體器件，它是多層結構的半導體器件，其特征在于具備設置在層間絕緣膜的第1區(qū)的上主面內的電容器；以及設置在上述層間絕緣膜的第2區(qū)的上主面內的布線層，上述電容器具有埋入上述層間絕緣膜的上述第1區(qū)的上主面內而設置的電容器上部電極；至少覆蓋上述電容器上部電極的側面及下表面而設置的電容器電介質膜；在將上述電容器與比上述電容器更靠下層的結構電連接的同時，在上述電容器上部電極的厚度方向上其一部分被插入，插入部分具有作為電容器下部電極功能的至少一個下部電極兼用栓，上述電容器電介質膜也一并覆蓋上述至少一個下部電極兼用栓的上述插入部分的表面，上述布線層在上述布線層的厚度方向上利用其一部分被插入的至少一個接觸栓與比上述布線層更靠下層的結構電連接。
2.如權利要求1所述的半導體器件，其特征在于上述至少一個下部電極兼用栓被設置成向上述電容器上部電極的插入部分貫通上述電容器上部電極，上述電容器電介質膜被設置成使之覆蓋上述至少一個下部電極兼用栓的上述插入部分的側面。
3.如權利要求1所述的半導體器件，其特征在于上述至少一個下部電極兼用栓被設置成向上述電容器上部電極的插入部分不貫通上述電容器上部電極，上述電容器電介質膜被設置成使之覆蓋上述至少一個下部電極兼用栓的上述插入部分的側面及端面。
4.如權利要求1所述的半導體器件，其特征在于上述至少一個下部電極兼用栓具有在與上述層間絕緣膜的主面平行的面的剖面形狀呈長方形的長方體形狀。
5.如權利要求4所述的半導體器件，其特征在于上述長方體形狀的上述至少一個下部電極兼用栓是與設置在半導體襯底上的MOS晶體管的源·漏區(qū)電連接的栓，其長方形剖面的長邊方向被設置成與上述MOS晶體管的柵長度方向一致，在其下端面中也與上述MOS晶體管的柵結構銜接。
6.如權利要求1所述的半導體器件，其特征在于上述至少一個下部電極兼用栓是多個下部電極兼用栓，上述多個下部電極兼用栓與比上述電容器更靠下層的上述結構共同地電連接。
7.如權利要求1所述的半導體器件，其特征在于上述至少一個接觸栓與上述至少一個下部電極兼用栓用相同的材料構成，上述布線層和上述電容器上部電極用相同的材料構成。
8.如權利要求7所述的半導體器件，其特征在于上述層間絕緣膜的上述第1區(qū)是通過在上述電容器上存儲電荷以保持數據的存儲單元區(qū)，上述層間絕緣膜的上述第2區(qū)是與上述存儲單元部連動工作的外圍電路區(qū)。
全文摘要
本發(fā)明的課題在于提供簡化了電容器結構的半導體器件。電容器CP10和源·漏區(qū)11及13的電連接由全都插入電容器CP10內、到達源·漏區(qū)11及13的接觸栓101進行。電容器CP10具有埋入在層間絕緣膜3的上主面內而設置的電容器上部電極103和覆蓋電容器上部電極103的側面及下表面而設置的電容器電介質膜102。還有，電容器電介質膜102被設置成使之覆蓋以貫通電容器上部電極103的方式而設置的接觸栓101的側面，被接觸栓101的電容器電介質膜102覆蓋的部分具有作為電容器下部電極101的功能。
文檔編號H01L21/822GK1471171SQ0312402
公開日2004年1月28日 申請日期2003年4月24日 優(yōu)先權日2002年7月25日
發(fā)明者大蘆敏行 申請人:三菱電機株式會社