專利名稱：半導(dǎo)體集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件，特別涉及具有平板電容器的半導(dǎo)體裝置。
背景技術(shù)：
在基本的半導(dǎo)體裝置中存在一種DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。通常，該DRAM包括單個(gè)晶體管和單個(gè)電容器。特別地，當(dāng)DRAM使用平板電容器作為該電容器時(shí)，平板DRAM的結(jié)構(gòu)被用作為一個(gè)半導(dǎo)體存儲(chǔ)裝置。因此，例如平板DRAM被用作為一個(gè)半導(dǎo)體存儲(chǔ)裝置。另外，最近人們嘗試把平板DRAM用作為在高速CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)邏輯電路中的高速存儲(chǔ)器SRAM的一種替代。
當(dāng)包括例如的疊層電容器的多層結(jié)構(gòu)電容器的DRAM可以被用于減小尺寸時(shí)，不可能避免增加熱衡算(thermal budge)以及降低晶體管的性能。因此，這種疊層電容器DRAM在與高速CMOS邏輯電路相兼容方面具有缺點(diǎn)。另一方面，平板DRAM可以被更加容易地以比包括6個(gè)晶體管的SRAM更高的集成密度而集成。另外，由于平板DRAM中不使用多層結(jié)構(gòu)電容器，因此可以減小熱衡算。因此，平板DRAM可以被考慮適當(dāng)?shù)赜糜诟咚貱MOS邏輯電路。
在平板電容器中，單元板極隔著形成電容器絕緣膜在一個(gè)基片上。在此，如果電壓施加到單元板極，沿著該基片和電容器絕緣膜之間的邊界表面導(dǎo)入一個(gè)反轉(zhuǎn)層。在此時(shí)，被導(dǎo)入的反轉(zhuǎn)層被用作為一個(gè)存儲(chǔ)電極。
在這種情況中，這樣一個(gè)平板電容器具有其閾值電壓。為了驅(qū)動(dòng)該平板電容器需要把比該閾值更高的電壓施加到單元板極。
同時(shí)，當(dāng)前的高速CMOS邏輯集成電路具有一個(gè)CMOS邏輯元件，其柵極長(zhǎng)度小于0.18μm，以及對(duì)應(yīng)于CMOS邏輯元件的一個(gè)柵氧化膜其厚度小于3納米。該高速CMOS邏輯集成電路以大約1.5V的低電壓工作。另一方面，CMOS邏輯集成電路還包括以3.3V的電壓驅(qū)動(dòng)的高電壓晶體管，例如輸入輸出電路等等。因此，最好一個(gè)平板電容器被形成在CMOS邏輯集成電路中，而不增加制造步驟的數(shù)目；也就是說，一個(gè)平板電容器與用于在CMOS邏輯集成電路中形成CMOS邏輯元件和高電壓元件的制造處理同時(shí)形成。
在包括單個(gè)平板電容器和單個(gè)傳輸晶體管的DRAM中，需要滿足如下條件，以在該在平板電容器中累積電荷Vcp-(Vb1-Vth1)＞Vth2其中Vcp是施加到平板電容器的相對(duì)電極的電壓，Vb1是用于在平板電容器中寫入“1”的一個(gè)電壓，Vth1是傳輸晶體管的閾值電壓，以及Vth2是用于在DRAM的基片和電容器絕緣膜之間的界面上形成反轉(zhuǎn)層的一個(gè)閾值電壓。從該條件可以看出，當(dāng)閾值電壓Vth2較小時(shí)，施加到相對(duì)電極的電壓可以具有較寬的范圍。結(jié)果，可以增加DRAM設(shè)計(jì)的自由度。通常，雜質(zhì)元素的離子被注入到半導(dǎo)體的基片上，以在其中形成一個(gè)平板電容器。例如美國(guó)專利No.5,986,314公開一種采用這種離子注入的半導(dǎo)體制造方法。
現(xiàn)在將參照?qǐng)D1A至1D描述用于與在集成電路中提供其他MOS(金屬氧化物半導(dǎo)體)的處理同時(shí)在一個(gè)集成電路中形成平板DRAM的上述常規(guī)處理，該平板DRAM包括一個(gè)平板電容器和一個(gè)傳輸晶體管。
參見圖1A至1D，通過例如STI(淺溝道隔離)結(jié)構(gòu)這樣的元件隔離結(jié)構(gòu)12，存儲(chǔ)單元區(qū)域11A和nMOS(負(fù)金屬氧化物半導(dǎo)體)晶體管區(qū)域11B被限定在p-Si基片11上。使用覆蓋nMOS晶體管區(qū)域11B的光刻膠圖案13A作為掩膜，通過用P(磷)進(jìn)行離子注入在存儲(chǔ)單元區(qū)域11A中形成一個(gè)n型阱11a。
然后，通過使用光刻膠圖案13A作為掩膜用As(砷)離子進(jìn)行注入。結(jié)果，可以在存儲(chǔ)單元區(qū)域11A中形成一個(gè)n型區(qū)11b，其變?yōu)橐恍纬傻膫鬏斁w管的溝道摻雜區(qū)。
在圖1B的處理中，形成光刻膠圖案13B以覆蓋在存儲(chǔ)單元區(qū)域11A中的一個(gè)晶體管形成區(qū)。然后，通過使用光刻膠圖案13B作為掩膜，例如B(硼)這樣的p型雜質(zhì)元被注入到存儲(chǔ)單元區(qū)域11A和nMOS晶體管區(qū)域11B。結(jié)果，變?yōu)橐粋€(gè)平板電容器形成區(qū)的低載流子密度的n型雜質(zhì)區(qū)11c被形成在存儲(chǔ)單元區(qū)域11A中。同時(shí)，變?yōu)橐纬傻膎MOS晶體管區(qū)域的溝道摻雜區(qū)的p型區(qū)11d被形成在nMOS晶體管區(qū)域11B中。
在圖1C中的熱氧化處理中，熱氧化膜14被形成在圖1B中的結(jié)構(gòu)上。在圖1D的處理中，例如多晶硅膜這樣的導(dǎo)電膜被淀積在熱氧化膜14上。通過對(duì)該導(dǎo)電膜進(jìn)行構(gòu)圖，柵電極15G1和電極15被分別形成在存儲(chǔ)單元區(qū)域11A中的n型區(qū)11b和在p型區(qū)11c之上。同時(shí)，柵電極15G2被形成在nMOS晶體管區(qū)域11B中的p型區(qū)11d之上。在此，在柵電極15G1和15G2之下的熱氧化膜14作為柵絕緣膜。
另外，如果通過使用柵電極15G1和15G2作為掩膜把離子注入到未在圖1D中示出的圖1D的結(jié)構(gòu)以形成源區(qū)和漏區(qū)，則可以在存儲(chǔ)單元區(qū)域11A中形成一個(gè)傳輸晶體管以及夾在nMOS晶體管區(qū)域11B中形成一個(gè)nMOS晶體管。
在這種半導(dǎo)體裝置中，當(dāng)把一個(gè)驅(qū)動(dòng)電壓施加到圖1D中的電極15時(shí)，一個(gè)反轉(zhuǎn)層被導(dǎo)入在n型區(qū)11c和熱氧化膜14之間。結(jié)果，由于該反轉(zhuǎn)層被用作為一個(gè)存儲(chǔ)電極，因此可以在該存儲(chǔ)單元區(qū)域11A形成一個(gè)平板電容器。在此，電極15作為一個(gè)單元板極，并且p型摻雜區(qū)11c作為一個(gè)存儲(chǔ)節(jié)點(diǎn)。當(dāng)按照這樣一種方式構(gòu)造的平板電容器與在存儲(chǔ)單元區(qū)域中的MOS晶體管協(xié)作時(shí)，可以提供一個(gè)平板DRAM。
同時(shí)，如上文所述，目前的CMOS邏輯電路通常不僅僅包括以大約1.2伏的低電壓驅(qū)動(dòng)的高速CMOS元件，而且還包括以3.3伏的電壓驅(qū)動(dòng)的高電壓元件，例如輸入輸出電路。在單個(gè)基片中使用多個(gè)源電壓的半導(dǎo)體集成電路裝置中，需要形成柵極絕緣膜，其根據(jù)源電壓具有各種厚度。并且，需要根據(jù)該源電壓在溝道摻雜區(qū)中使用可變的劑量。
結(jié)果，希望設(shè)計(jì)出一種用于形成具有平板電容器的半導(dǎo)體裝置的半導(dǎo)體集成電路裝置而不增加制造步驟的制造方法，特別是，使用多個(gè)源電壓在半導(dǎo)體集成電路裝置中的平板DRAM。但是，根據(jù)上述常規(guī)的半導(dǎo)體集成電路裝置制造方法，不可能不增加任何附加的步驟而制造這樣一種使用多個(gè)源電壓的半導(dǎo)體集成電路。
另外，根據(jù)常規(guī)的半導(dǎo)體集成電路裝置制造方法，作為DRAM的一部分的MOS晶體管由一個(gè)nMOS晶體管所形成。但是，由于nMOS晶體管使用電子作為載流子，因此nMOS晶體管容易受到由于輻射所導(dǎo)致的軟錯(cuò)誤(soft error)。為此原因，希望使用pMOS晶體管用作為在DRAM中的存儲(chǔ)單元晶體管，因?yàn)閜MOS晶體管使用具有較大的有效質(zhì)量的空穴作為載流子。具體來說，pMOS晶體管的。這種特性迫切需要一個(gè)平板DRAM，因?yàn)槠渚哂行〉娜萘?。但是，人們還沒有提出可以克服上述問題的半導(dǎo)體制造方法。即，但是沒有一種用于使用pMOS晶體管作為與使用多個(gè)源電壓并且包括高速邏輯電路的半導(dǎo)體集成電路裝置相集成的存儲(chǔ)單元晶體管而形成平板DRAM的半導(dǎo)體制造方法，而不需要任何額外的處理步驟。
發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種消除上述問題的新的和有用的半導(dǎo)體裝置制造方法以及由它所制造的半導(dǎo)體裝置。
本發(fā)明的一個(gè)更加具體的目的是提供一種半導(dǎo)體裝置制造方法，其可以在例如邏輯集成電路裝置這樣的使用多個(gè)源電壓的半導(dǎo)體集成電路裝置的制造處理中形成一個(gè)包含邏輯元件的平板DRAM或者包含其他電容器的半導(dǎo)體元件，而沒有任何附加的處理，以及提供由該方法所制造的半導(dǎo)體裝置。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個(gè)方面在此提供一種半導(dǎo)體集成電路裝置，其中包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第二元件區(qū)，該第二元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第三元件區(qū)，該第三元件區(qū)具有第二導(dǎo)電型；形成在第一元件區(qū)的晶體管區(qū)上的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在第一元件區(qū)的電容器區(qū)中的電容器；形成在第二元件區(qū)上的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵極絕緣膜以及第一導(dǎo)電型溝道；以及形成在第三元件區(qū)上第三MOS晶體管，該第三MOS晶體管具有比第一膜厚更大的第二膜厚的第二柵絕緣膜以及第一導(dǎo)電型溝道，其中第三MOS晶體管具有通過使用第二導(dǎo)電型雜質(zhì)元素按照第一剖面分布(profile)進(jìn)行溝道摻雜的一個(gè)溝道區(qū)，該第二MOS晶體管具有通過使用第二導(dǎo)電型雜質(zhì)元素按照作為一個(gè)較高密度剖面分布的第二剖面分布進(jìn)行溝道摻雜的溝道區(qū)，并且按照基本上等于第三MOS晶體管的溝道摻雜減去第二MOS晶體管的溝道摻雜所獲得的剖面分布把第二導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)中的電容器區(qū)中，以形成作為電容器的下電極的一個(gè)擴(kuò)散區(qū)。
在上述半導(dǎo)體集成電路裝置中，該擴(kuò)散區(qū)可以具有第一導(dǎo)電型，并且該擴(kuò)散區(qū)的載流子密度可以低于第一元件區(qū)載流子密度。
在上述半導(dǎo)體集成電路裝置中，第二元件區(qū)可以包括具有第一膜厚的柵絕緣膜的第四MOS晶體管以及第一導(dǎo)電型溝道，并且該第三元件區(qū)可以包括具有第二膜厚的柵絕緣膜的第五MOS晶體管以及第一導(dǎo)電型溝道。
另外，根據(jù)本發(fā)明另一個(gè)方面在此提供一種半導(dǎo)體集成電路裝置，其中包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；在該基片上的第二元件區(qū)，該第二元件區(qū)具有第一導(dǎo)電型；在該基片上的第三元件區(qū)，該第三元件區(qū)具有第一導(dǎo)電型；形成在該第一元件區(qū)的晶體管區(qū)上的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在該第一元件區(qū)的電容器區(qū)中的電容器；形成在該第二元件區(qū)上的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第二導(dǎo)電型溝道區(qū)；形成在第三元件區(qū)上的第三MOS晶體管，該第三MOS晶體管具有大于第一膜厚的第二膜厚的第二柵絕緣膜以及第二導(dǎo)電型溝道，其中第三MOS晶體管具有通過使用第一導(dǎo)電型雜質(zhì)元素按照第一剖面分布進(jìn)行溝道摻雜的一個(gè)溝道區(qū)，該第二MOS晶體管具有通過使用第一導(dǎo)電型雜質(zhì)元素按照作為一個(gè)較高密度剖面分布的第二剖面分布進(jìn)行溝道摻雜的溝道區(qū)，并且按照基本上等于第三MOS晶體管的溝道摻雜的剖面分布把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)中的電容器區(qū)中，以形成作為電容器的下電極的一個(gè)擴(kuò)散區(qū)。
在上述半導(dǎo)體集成電路裝置中，第一MOS晶體管可以是一個(gè)p溝道MOS晶體管。
在上述半導(dǎo)體集成電路裝置中，該電容器可以包括一個(gè)電容器絕緣膜，以覆蓋電容器區(qū)以及形成在電容器絕緣膜上的電容器電極，該電容器絕緣膜可以具有基本上等于第一柵絕緣膜的第一薄膜厚度的薄膜厚度。
在上述半導(dǎo)體集成電路裝置中，作為電容器的下電極的擴(kuò)散區(qū)可以具有第一導(dǎo)電型，并且擴(kuò)散區(qū)的載流子密度可以低于第一MOS晶體管的溝道區(qū)的載流子密度。
在上述半導(dǎo)體集成電路裝置中，第一MOS晶體管和該電容器可以構(gòu)成一個(gè)DRAM。
另外，根據(jù)本發(fā)明的另一個(gè)方面在此提供一種制造半導(dǎo)體集成電路裝置的制造方法，該裝置包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第二元件區(qū)，該第二元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第三元件區(qū)，該第三元件區(qū)具有第二導(dǎo)電型；形成在該第一元件區(qū)的晶體管區(qū)上的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在該第一元件區(qū)的電容器區(qū)中的電容器；形成在該第二元件區(qū)上的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第一導(dǎo)電型溝道區(qū)；形成在第三元件區(qū)上的第三MOS晶體管，該第三MOS晶體管具有大于第一膜厚的第二膜厚的第二柵絕緣膜以及第一導(dǎo)電型溝道，該制造方法包括如下步驟有選擇地把第二導(dǎo)電型雜質(zhì)元素導(dǎo)入在第二元件區(qū)和第三元件區(qū)中，并且對(duì)第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；把第二導(dǎo)電型的雜質(zhì)元素導(dǎo)入在第一元件區(qū)和第二元件區(qū)中的電容器區(qū)中，并且對(duì)在第二元件區(qū)中的第二MOS晶體管的溝道區(qū)以及作為對(duì)應(yīng)于在第一元件區(qū)中的電容器區(qū)的電容器的下電極的一個(gè)擴(kuò)散區(qū)進(jìn)行溝道摻雜；以及形成在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管、在第二元件區(qū)中的第二MOS晶體管、以及在第三元件區(qū)中的第三MOS晶體管，其中形成第二MOS晶體管的步驟包括形成第一膜厚的第一柵絕緣膜的步驟，形成第三MOS晶體管的步驟包括形成第二膜厚的第二柵絕緣膜的步驟，在第一元件區(qū)中形成作為電容器區(qū)中的下電極的擴(kuò)散區(qū)的步驟與對(duì)第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜在步驟同時(shí)執(zhí)行，并且與對(duì)第三MOS晶體管的溝道區(qū)執(zhí)行溝道摻雜的步驟同時(shí)地執(zhí)行把第二導(dǎo)電型雜質(zhì)元素導(dǎo)入在第二元件區(qū)中。
另外，上述制造方法進(jìn)一步包括在第一元件區(qū)中的導(dǎo)入第一導(dǎo)電型雜質(zhì)元素的步驟，使得在形成第一至第三MOS晶體管的步驟之前，在對(duì)第二MOS晶體管的溝道區(qū)執(zhí)行溝道摻雜的步驟之后不把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在電容器中。
在上述制造方法中，該基片可以進(jìn)一步包含具有第一導(dǎo)電型的第四元件區(qū)，以及第一導(dǎo)電型雜質(zhì)元素可以進(jìn)一步與在第一元件區(qū)中導(dǎo)入第一導(dǎo)電型雜質(zhì)元素的步驟同時(shí)導(dǎo)入到第四元件區(qū)中。
在上述制造方法中，該基片進(jìn)一步包含具有第一導(dǎo)電型的第五元件區(qū)，并且在對(duì)第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟之前，第一導(dǎo)電型雜質(zhì)元素可以導(dǎo)入在第一、第四和第五元件區(qū)中。
另外，根據(jù)本發(fā)明另一個(gè)方面，在此提供一種半導(dǎo)體集成電路裝置的制造方法，該裝置包括基片；在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；在該基片上的第二元件區(qū)，該第二元件區(qū)具有第一導(dǎo)電型；在該基片上的第三元件區(qū)，該第三元件區(qū)具有第一導(dǎo)電型；在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管，該第一MOS晶體管具有第一導(dǎo)電型溝道；形成在第一元件區(qū)的電容器區(qū)中的電容器；形成在第二元件區(qū)中的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第二導(dǎo)電型溝道；形成在第三元件區(qū)中的第三MOS晶體管，該第三MOS晶體管具有比第一膜厚更大的第二膜厚的第二柵絕緣膜以及第二導(dǎo)電型溝道區(qū)，該制造方法包括如下步驟把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一、第二和第三元件區(qū)中，在第一元件區(qū)中形成一個(gè)擴(kuò)散區(qū)，其作為電容器的下電極，并且對(duì)第三元件區(qū)中的第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜，該溝道區(qū)具有第一導(dǎo)電型；把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)和第二元件區(qū)的晶體管區(qū)中，并且對(duì)該晶體管區(qū)中的第一MOS晶體管以及在第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；以及形成在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管、在電容器區(qū)中的電容器、在第二元件區(qū)中的第二MOS晶體管、以及在第三元件區(qū)中的第三MOS晶體管，其中形成第二MOS晶體管的步驟包括形成第一膜厚的第一柵絕緣膜的步驟，所形成第三MOS晶體管的步驟包括形成第二膜厚的第二柵絕緣膜的步驟，在第一元件區(qū)中形成擴(kuò)散區(qū)的步驟與對(duì)第三元件區(qū)中的第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟同時(shí)地執(zhí)行，以及對(duì)第一元件區(qū)中的第一MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟與對(duì)在第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟同時(shí)地執(zhí)行。
另外，根據(jù)本發(fā)明另一個(gè)方面在此提供一種半導(dǎo)體集成電路裝置制造方法，該裝置包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第二元件區(qū)，該第二元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第三元件區(qū)，該第三元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第四元件區(qū)，該第四元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第五元件區(qū)，該第五元件區(qū)具有第一導(dǎo)電型；在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在第一元件區(qū)的電容器區(qū)中的電容器；形成在第二元件區(qū)中的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第二導(dǎo)電型溝道；形成在第三元件區(qū)中的第三MOS晶體管，該第三MOS晶體管具有比第一膜厚更大的第二膜厚的第二柵絕緣膜以及第一導(dǎo)電型溝道區(qū)；形成在第四元件區(qū)中的第四MOS晶體管，該第四MOS晶體管具有第三膜厚的第三柵絕緣膜以及第二導(dǎo)電型溝道；形成在第五元件區(qū)中的第五MOS晶體管，該第五MOS晶體管具有比第三膜厚更大的第四膜厚的第四柵絕緣膜以及第二導(dǎo)電型溝道，該制造方法包括如下步驟把第一導(dǎo)電型雜質(zhì)元素有選擇地導(dǎo)入在第一、第四和第五元件區(qū)中，并且形成一個(gè)擴(kuò)散區(qū)，其作為在第一元件區(qū)的電容器區(qū)中的電容器的下電極，并且對(duì)第五元件區(qū)中的第五MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜，該溝道區(qū)具有第一導(dǎo)電型；把第二導(dǎo)電型雜質(zhì)元素有選擇地導(dǎo)入在第二元件區(qū)和第三元件區(qū)的晶體管區(qū)中，并且對(duì)該第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；把第一導(dǎo)電型雜質(zhì)元素有選擇地導(dǎo)入在第一元件區(qū)和第二元件區(qū)中的電容器區(qū)中，并且對(duì)對(duì)應(yīng)于在第一元件區(qū)中的電容器區(qū)的作為電容器的下電極的擴(kuò)散區(qū)以及對(duì)第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)和第四元件區(qū)的晶體管區(qū)中，并且對(duì)晶體管區(qū)中的第一MOS晶體管的溝道區(qū)以及第四元件區(qū)中的第四的溝道區(qū)進(jìn)行溝道摻雜；以及形成在第一元件區(qū)中的晶體管區(qū)的第一MOS晶體管、在電容器區(qū)中的電容器、在第二元件區(qū)中的第二MOS晶體管、在第三元件區(qū)中的第三MOS晶體管、在第四元件區(qū)中的第四MOS晶體管、以及在第五元件區(qū)中的第五MOS晶體管，其中形成第二MOS晶體管的步驟包括形成第一膜厚的第一柵絕緣膜的步驟，形成第三MOS晶體管的步驟包括形成第二膜厚的第二柵絕緣膜的步驟，形成第四MOS晶體管的步驟包括形成第一膜厚的第三柵絕緣膜的步驟，形成第五MOS晶體管的步驟包括形成第二膜厚的第五柵絕緣膜的步驟，以及在第一元件區(qū)中形成作為電容器的下電極的擴(kuò)散區(qū)的步驟與對(duì)在第四元件區(qū)中的第四MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟同時(shí)地執(zhí)行。
根據(jù)上述發(fā)明，與用于第二MOS晶體管的溝道摻雜處理或用于第三MOS晶體管的溝道摻雜處理同時(shí)地在第一元件區(qū)中形成擴(kuò)散區(qū)。結(jié)果，可以在使用多個(gè)源電壓的半導(dǎo)體集成電路裝置中形成電容器，若不增加處理步驟。另外，由于該半導(dǎo)體集成電路裝置具有膜厚互不相同的柵絕緣膜，因是通過對(duì)該電容器進(jìn)行離子注入而控制驅(qū)動(dòng)電壓互不相同的第二和第三MOS晶體管的閾值電壓時(shí)，因此，可以簡(jiǎn)化該半導(dǎo)體集成電路裝置的制造工藝。
具體來說，當(dāng)在低電壓MOS晶體管和高電壓晶體管區(qū)中調(diào)節(jié)輕摻雜和溝道摻雜時(shí)，可以改變?cè)撾娙萜鞯拈撝惦妷憾恍枰魏胃郊拥奶幚怼?br>
從下文結(jié)合附圖的詳細(xì)描述中，本發(fā)明的其他目的、特點(diǎn)和優(yōu)點(diǎn)將變得更加清楚。
圖1A至1D為用于說明具有平板電容器的半導(dǎo)體集成電路的常規(guī)制造工藝的示意圖；圖2A至2E為用于說明根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路裝置制造方法的示意圖；圖3為根據(jù)第一實(shí)施例的半導(dǎo)體集成電路裝置制造方法所制造的具有平板電容器的DRAM的等效電路圖；圖4A至4E為用于說明根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路裝置的制造方法的示意圖；以及圖5A至5G為用于說明根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路裝置的制造方法的示意圖。
發(fā)明內(nèi)容在下文中將參照
本發(fā)明的實(shí)施例。
現(xiàn)在將參照?qǐng)D2A至2E說明根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路裝置。
圖2A至2E示出根據(jù)第一實(shí)施例的半導(dǎo)體集成電路裝置的制造方法。
參見圖2A至2E，通過例如STI結(jié)構(gòu)這樣的元件分離結(jié)構(gòu)22在p型硅基片21上確定元件區(qū)21A至21C。該元件區(qū)21A具有一個(gè)n型阱21a。
在圖2A的處理中，光刻膠圖案R1覆蓋具有n型阱21a的元件區(qū)21A。當(dāng)通過使用光刻膠圖案R1作為掩膜以300keV的加速電壓用3×1012個(gè)離子/cm2的劑量把例如硼這樣的p型雜質(zhì)元素被注入到元件區(qū)21A至21C時(shí)，可以在元件區(qū)21B和21C中形成p型阱21b。結(jié)果，當(dāng)把p型雜質(zhì)元素以50keV的加速電壓以3×1012個(gè)離子/cm2的劑量注入時(shí)，可以在元件區(qū)21C的p型阱21b中的基片表面附近形成具有預(yù)定雜質(zhì)密度p型區(qū)21d。如下文所述，耐高壓nMOS晶體管要被形成在p型區(qū)21d中。
與此同時(shí)，具有與p型區(qū)21d相同雜質(zhì)密度的p型區(qū)21c被形成在要形成低電壓驅(qū)動(dòng)nMOS晶體管的元件區(qū)21B中。
在圖2B的處理中，光刻膠圖案R2覆蓋元件區(qū)21C。當(dāng)使用光刻膠圖案R2作為掩膜以30keV的加速電壓用1×1013個(gè)離子/cm2的劑量把例如硼這樣的p型雜質(zhì)元素注入時(shí)，可以對(duì)要形成在元件區(qū)21B中的nMOS晶體管的溝道區(qū)進(jìn)行摻雜。結(jié)果，可以在元件區(qū)21B中形成具有比元件區(qū)21C中的p型區(qū)21d雜質(zhì)密度更高的預(yù)定雜質(zhì)密度的p型區(qū)21e。
另外，在圖2B的處理中，光刻膠圖案R2覆蓋存儲(chǔ)單元區(qū)域21A的一部分，以暴露其他部分。相應(yīng)地，上述摻雜的硼離子還被注入到存儲(chǔ)單元區(qū)域21A的暴露部分。在該處理中，當(dāng)按照基本上與p型區(qū)21e相同的剖面分布把硼離子注入到存儲(chǔ)單元區(qū)域21A中的n型阱21a，可以在存儲(chǔ)單元區(qū)域21A中優(yōu)選地形成具有減小的載流子密度的n型擴(kuò)散區(qū)21f。在此，擴(kuò)散區(qū)21f可以是一個(gè)具有低載流子密度的n型區(qū)。
在圖2C的處理中，光刻膠圖案R2被除去。然后，氧化膜23A至23C被分別形成在元件區(qū)21A至21C中上。在該形成處理中，該氧化膜23A和23B被同時(shí)形成以具有相同的薄膜厚度。另一方面，氧化膜23C被形成為具有比其他薄膜更大的薄膜厚度。為了形成這種厚度互不相同的氧化膜，例如厚的氧化膜被同時(shí)形成在元件區(qū)21A至21C上。然后，在光刻膠掩膜覆蓋在元件區(qū)21C上的氧化膜23C的狀態(tài)中從元件區(qū)21A和21B除去氧化膜。在此之后，從元件區(qū)21C除去光刻膠掩模，并且對(duì)所獲得的基片執(zhí)行氧化處理。結(jié)果，可以使氧化膜23A和23B比氧化膜23C更薄。按照這種方式，可以同時(shí)形成具有基本上相等厚度的氧化膜21A和21B，其厚度比氧化膜21C的厚度更薄。
在圖2D的處理中，柵電極24A至24C被分別隔著絕緣膜23A和23C形成在元件區(qū)21A至21C之上。另外，電極24D隔著絕緣膜23A形成在擴(kuò)散區(qū)21f之上。在此，電極24D、絕緣膜23A和擴(kuò)散區(qū)21f構(gòu)成一個(gè)平板電容器。
在圖2E的處理中，通過使用柵極24A和24D作為掩膜p型雜質(zhì)元素的離子被注入到圖2D的元件區(qū)21A中。然后，p型源區(qū)24As和p型漏區(qū)24Ad被形成在元件區(qū)21A中。即，可以在元件區(qū)21A中形成一個(gè)pMOS晶體管，其中包含柵電極24A、p型源區(qū)24As和p型漏區(qū)24Ad。在此，由于p型漏區(qū)24Ad延伸到的擴(kuò)散區(qū)21f，因此pMOS晶體管通過漏區(qū)24Ad和擴(kuò)散區(qū)21f延伸到平板電容器。因此，可以獲得一個(gè)平板DRAM，其中包括pMOS晶體管和平板電容器。
圖3示出按照上述方式在元件區(qū)21A中形成平板DRAM的等效電路圖。
參見圖3，平板DRAM的pMOS晶體管連接到在源區(qū)24As具有負(fù)電勢(shì)的位線BL，并且在單元板極24D處接地。
在這種結(jié)構(gòu)中，包括通孔的反轉(zhuǎn)層形成在絕緣膜23A和n型擴(kuò)散區(qū)21f自己間的連接表面上的作為一個(gè)存儲(chǔ)節(jié)點(diǎn)的n型擴(kuò)散區(qū)21f中。結(jié)果，可以形成包括擴(kuò)散區(qū)21f、單元板極24D和絕緣膜23A的有效平面電容器。
在DRAM中，在圖2B的處理中，不僅僅n型雜質(zhì)元素的離子而且p型雜質(zhì)元素的離子都被注入到在絕緣膜23A之下的擴(kuò)散區(qū)21f中。結(jié)果，可以通過把較低的閾值電壓施加到電極24D，形成在擴(kuò)散區(qū)21f和絕緣膜23A之間的邊界表面上的反轉(zhuǎn)層。結(jié)果，可以通過施加一個(gè)微小的電壓而形成該反轉(zhuǎn)層。
在圖2E的處理中，由于As或P離子被進(jìn)一步注入到元件區(qū)21B和21C，因此可以在p型溝道擴(kuò)散區(qū)21e的柵電極24B的相反側(cè)面獲得n型源區(qū)24Bs和n型漏區(qū)24Bd，以及在p型溝道擴(kuò)散區(qū)21d中的柵電極24C的相反側(cè)面獲得n型源區(qū)24Cs和n型漏區(qū)24Cd。在此時(shí)，可以根據(jù)一種常規(guī)技術(shù)形成LDD(輕微摻雜溝道)區(qū)。在這種情況中，可以形成一個(gè)n溝道MOS晶體管，其包括在元件區(qū)21B中的DRAM的外圍電路或高速邏輯元件。另一方面，可以在元件區(qū)21C中形成耐高壓n溝道MOS晶體管，即，由高源電壓所驅(qū)動(dòng)的n溝道MOS晶體管。
根據(jù)第一實(shí)施例的半導(dǎo)體集成電路裝置制造方法，在元件區(qū)21B中的平板電容器和MOS晶體管的閾值電壓可以被同時(shí)控制，如圖2B中所示。結(jié)果，可以最佳地控制用于在元件區(qū)21A至21C中的各個(gè)MOS晶體管的閾值。
對(duì)于根據(jù)第一實(shí)施例的半導(dǎo)體集成電路裝置制造方法，盡管上文描述關(guān)于DRAM存儲(chǔ)單元晶體管是一個(gè)p溝道MOS晶體管的情況，但是該DRAM存儲(chǔ)單元晶體管可以是一個(gè)n溝道MOS晶體管。在這種情況中，通過用相反導(dǎo)電型的離子進(jìn)行注入可以在元件區(qū)21B和21C中形成p溝道MOS晶體管。
下面參照的圖4A至4E描述根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路裝置制造方法。
圖4A至4E示出根據(jù)第二實(shí)施例的半導(dǎo)體集成電路裝置的制造方法。
參見圖4A至4E，通過使用例如STI結(jié)構(gòu)這樣的元件隔離結(jié)構(gòu)32，在p型硅基片上限定元件區(qū)31A至31C。在圖4A的處理中，使用500keV的加速電壓用3×1012個(gè)離子/cm2的劑量把P離子均勻地注入到元件區(qū)31A至31C中。結(jié)果，n型阱31a被形成在每個(gè)元件區(qū)31A至31C中。然后，當(dāng)離子被均勻地注入到元件區(qū)31A至31C中時(shí)，例如以150keV的加速電壓用5×1012個(gè)離子/cm2的劑量。結(jié)果，可以在元件區(qū)31A至31C中在n型阱31a中的基片31的表面附近形成具有預(yù)定雜質(zhì)密度的n型區(qū)31b。如上文所述，耐高壓nMOS晶體管也被形成在n型區(qū)31b中。
在圖4B的處理中，提供光刻膠圖案R3以保護(hù)元件區(qū)31A和31C。然后以50keV的加速電壓以2×10個(gè)離子/cm2的劑量注入離子。結(jié)果，可以在元件區(qū)31B中在n型區(qū)31b的表面附近獲得一個(gè)n型區(qū)31c，其變?yōu)橐纬稍谠^(qū)31B在的pMOS晶體管的溝道區(qū)。即，在該處理中，可以在要元件區(qū)31B中的n型區(qū)31b的表面附近獲得一個(gè)n型區(qū)31c，其變?yōu)橐纬稍谠^(qū)31B中的溝道區(qū)pMOS晶體管的溝道區(qū)。即，在該處理中，可以對(duì)要形成在該元件區(qū)31B中的pMOS晶體管的溝道區(qū)進(jìn)行摻雜。
與此同時(shí)，元件區(qū)31A的一部分被暴露，如圖4B中所示。在此，As離子也被按照與上述As離子注入處理相同的密度和剖面分布注入到該暴露部分中。結(jié)果，可以形成一個(gè)n型區(qū)31d，其載流子密度大于在對(duì)應(yīng)于要被形成的pMOS晶體管的溝道區(qū)的元件區(qū)31A中的n型區(qū)31b。在此，n型區(qū)31d具有與元件區(qū)31B中的n型區(qū)31c相同的載流子密度。
在圖4C中，光刻膠圖案R3被從元件區(qū)31A和31C上除去。另外，作為絕緣膜的氧化膜33A至33C分別形成在元件區(qū)31A至31C之上。在該處理中，氧化膜33A和33B被同時(shí)形成以具有基本相同的薄膜厚度定義。另一方面，該氧化膜33C被形成為具有比其他薄膜更大的厚度。
在圖4D的處理中，柵電極34A至34C分別隔著絕緣膜33A至33C形成在元件區(qū)31A至31C之上。另外，電容器電極34D隔著絕緣膜33A形成在元件區(qū)31A的擴(kuò)散區(qū)31b上。在此，電容器電極34D、絕緣膜33A和擴(kuò)散區(qū)31b構(gòu)成一個(gè)平板電容器。
在圖4E的處理中，通過使用柵電極34A和電容器電極34D作為掩膜把p型雜質(zhì)元素的離子被注入到圖4D的元件區(qū)31A。結(jié)果，可以在元件區(qū)31A中形成p型源區(qū)34As和p型漏區(qū)34Ad。即，可以獲得一個(gè)pMOS晶體管，其包括在元件區(qū)31A中的柵電極34A、p型源區(qū)34As和p型漏區(qū)34Ad。在此，由于p型漏區(qū)34Ad延伸到擴(kuò)散區(qū)31b，并且pMOS晶體管通過漏區(qū)34Ad和擴(kuò)散區(qū)31b電連接到平板電容器。結(jié)果，可以獲得一個(gè)平板DRAM，其包括pMOS晶體管和平板電容器。
另外，在圖4E的處理中，如果硼離子被注入到元件區(qū)31B和31C，則可以在元件區(qū)31B的n型溝道摻雜區(qū)31b中的柵電極34B的相反側(cè)形成p型源區(qū)34Bs和p型漏區(qū)34Bd，以及在元件區(qū)31C的n型溝道摻雜區(qū)31c的相反側(cè)形成p型源區(qū)34Cs和p型漏區(qū)34Cd。在此時(shí)，可以根據(jù)現(xiàn)有技術(shù)形成一個(gè)LDD。在這種情況中，可以在該第一元件區(qū)31B中提供一個(gè)包含DRAM的外圍電路或高速邏輯元件的p溝道MOS晶體管。另一方面，可以在元件區(qū)31C中提供一個(gè)耐高壓p溝道MOS晶體管，即由高源電壓所驅(qū)動(dòng)的p溝道MOS晶體管。
根據(jù)上述平板DRAM，在電容器絕緣膜33A之下的擴(kuò)散區(qū)31b具有與在元件區(qū)31C中的n型溝道擴(kuò)散區(qū)31b相同的載流子密度。結(jié)果，可以我班一個(gè)微小的電壓施加到電極34D而在擴(kuò)散區(qū)31b和絕緣膜33A之間的邊界表面上形成一個(gè)反轉(zhuǎn)層。
在根據(jù)第二實(shí)施例的半導(dǎo)體集成電路裝置制造方法中，在圖4A的處理中同時(shí)控制在元件區(qū)31A中的平板電容器和耐高壓pMOS晶體管的閾值。并且，當(dāng)在元件區(qū)31B中的低電壓p溝道MOS晶體管的閾值被在圖4B的處理中控制時(shí)，可以同時(shí)控制作為元件區(qū)31A的一部分的在元件區(qū)31A中的p溝道MOS晶體管的閾值。結(jié)果，可以最佳地控制在元件區(qū)34A至34C中的MOS晶體管的閾值。
在根據(jù)第二實(shí)施例的半導(dǎo)體集成電路裝置中，由于在元件區(qū)31A中的pMOS晶體管可以被類似于第一實(shí)施例用作為DRAM存儲(chǔ)單元晶體管的MOS晶體管，因此可以提供對(duì)軟錯(cuò)誤具有較高的容錯(cuò)性的半導(dǎo)體集成電路裝置。
下面將參照?qǐng)D5A至5G描述根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路裝置的制造方法。
圖5A至5G示出根據(jù)第三實(shí)施例的半導(dǎo)體集成電路裝置的制造方法。
參見圖5A至5G，通過例如STI結(jié)構(gòu)這樣的一個(gè)元件分離結(jié)構(gòu)42在p型硅基片上確定一個(gè)存儲(chǔ)單元區(qū)41A、要形成作為CMOS邏輯元件的一部分的nMOS晶體管的元件區(qū)41B、要形成耐高壓nMOS晶體管的的元件區(qū)41C、要形成作為CMOS邏輯元件的另一部分的pMOS晶體管的元件區(qū)41D11要形成在耐高壓pMOS晶體管的元件區(qū)41E。
在圖5A的處理中，一個(gè)光刻膠圖案R4覆蓋元件區(qū)41B和41C。為了形成一個(gè)n型阱41a，使用光刻膠圖案R4作為掩膜以500keV的加速電壓用3×1012個(gè)離子/cm2的劑量把硼離子例如注入到元件區(qū)41A、41D和41E。
另外，使用光刻膠圖案R4作為掩膜以150keV的加速電壓用5×1012個(gè)離子/cm2的劑量把砷離子例如注入到元件區(qū)41A、41D和41E，以在元件區(qū)41E的n型阱41a中對(duì)要在元件區(qū)41E中形成的pMOS耐高壓晶體管進(jìn)行溝道摻雜。結(jié)果，可以在元件區(qū)41E中的n型阱41a的表面附近形成n型摻雜區(qū)41b。同時(shí)，可以分別在元件區(qū)41A和41D的n型阱41a的表面附近形成具有相同密度的n型溝道摻雜區(qū)41b。
在圖5B的處理中，光刻膠圖案R5覆蓋元件區(qū)41A、41D和41E。為了在元件區(qū)41B和41C中形成p型阱41e，例如通過使用光刻膠圖案R5作為掩膜以300keV的加速電壓用3×1012個(gè)離子/cm2的劑量注入硼離子。
然后，為了對(duì)元件區(qū)41C的p型阱41e中的nMOS耐高壓晶體管進(jìn)行溝道摻雜，使用光刻膠圖案R5作為掩膜以50keV的加速電壓用3×1012個(gè)離子/cm2的劑量注入硼離子。結(jié)果，可以在元件區(qū)41C的p型阱41e的表面附近形成一個(gè)p型溝道摻雜區(qū)41f。同時(shí)，可以在元件區(qū)41B中的p型阱41e的表面附近形成具有相同密度的p型區(qū)41g。
在圖5C的處理中，光刻膠圖案R6覆蓋元件區(qū)41A、41D和41E。為了在元件區(qū)41B的p型阱41g中對(duì)要在元件區(qū)41B中形成的nMOS晶體管進(jìn)行溝道摻雜，例如使用光刻膠圖案R6作為掩膜以30keV的加速電壓用1×1013個(gè)離子/cm2的劑量把硼離子注入到元件區(qū)41A、41D和41E。結(jié)果，可以在元件區(qū)41B中的p型阱41g的表面附近形成p型溝道摻雜區(qū)41h。
在該處理中，光刻膠圖案R6還覆蓋在元件區(qū)41A中的晶體管區(qū)，以暴露電容器區(qū)。在此，如果與上述溝道摻雜處理同時(shí)根據(jù)相同的密度和剖面分布把硼離子注入到在元件區(qū)中的電容器區(qū)中，可以在一部分n型區(qū)41c中形成n型擴(kuò)散區(qū)或p型擴(kuò)散區(qū)41i。
在圖5D中，光刻膠圖案R7覆蓋元件區(qū)41B、41C和41E以及在該元件區(qū)41A中的擴(kuò)散區(qū)41i。為了在元件區(qū)41D的n型阱41d中對(duì)pMOS晶體管進(jìn)行溝道摻雜，例如使用光刻膠圖案R7作為掩膜以150keV的加速電壓用2×1013個(gè)離子/cm2的劑量注入砷離子。與此同時(shí)，根據(jù)相同的密度和剖面分布對(duì)在元件區(qū)41A的晶體管區(qū)中的pMOS晶體管進(jìn)行溝道摻雜。結(jié)果，可以分別在元件區(qū)41D和41A中的n型阱41d和41c的表面附近形成n型溝道摻雜區(qū)41j和41c。
在該處理中，如果采用不同的掩膜對(duì)元件區(qū)41D和41A執(zhí)行離子注入，則可以獲得閾值特性互不相同的pMOS晶體管。
在圖5E的處理中，分別在元件區(qū)41C和41E中形成厚度例如為6納米的氧化硅膜43C和43E。另外，厚度例如為3納米的較薄氧化硅膜厚43A、43B和43D分別形成在元件區(qū)43A、43B和43D中。為了形成薄膜厚度互不相同的這種氧化膜，例如通過對(duì)元件區(qū)41A至41E進(jìn)行熱氧化處理而形成具有6納米的厚度的的氧化硅膜厚。然后，從元件區(qū)41A、41B和41D數(shù)據(jù)氧化硅膜。然后，通過熱氧化處理形成具有3納米厚度的氧化膜。按照這種方式，可以獲得具有不同薄膜厚度的氧化膜。
另外，一個(gè)多晶硅膜被在淀積在所獲得的結(jié)構(gòu)上，使得該薄膜的厚度為200納米。如果該多晶硅膜被構(gòu)圖，則可以分別在元件區(qū)41A至41E中形成柵電極44A至44E。與此同時(shí)，作為一個(gè)單元極板的電極44F隔著氧化硅膜43A形成在該擴(kuò)散區(qū)41i上。
在圖5F的處理中，通過使用柵電極44B和44C作為掩膜以15keV的加速電壓和1×1014個(gè)離子/cm2的劑量把磷離子注入到元件區(qū)41B和41C。結(jié)果，可以在元件區(qū)41B的p型溝道擴(kuò)散區(qū)41h的柵電極44B的相反側(cè)面形成n型源延伸區(qū)45Bs和n型漏延伸區(qū)45Bd，以及在元件區(qū)41C的p型溝道擴(kuò)散區(qū)41f中的柵電極44C的相反側(cè)面形成n型源延伸區(qū)45Cs和n型漏延伸區(qū)45Cd。
另外，通過使用柵電極44A、44D和44E作為掩膜以20keV的加速電壓和1×1014個(gè)離子/cm2的劑量把氟化硼(BF2)離子注入到元件區(qū)41A、41D和41E。結(jié)果，可以在元件區(qū)41A的n型溝道擴(kuò)散區(qū)41k的柵電極44A的相反側(cè)面形成p型源延伸區(qū)45As和p型漏延伸區(qū)45Ad，在元件區(qū)41D的n型溝道擴(kuò)散區(qū)41j中的柵電極44D的相反側(cè)面形成p型源延伸區(qū)45Ds和p型漏延伸區(qū)45Dd，以及在元件區(qū)41E的n型溝道擴(kuò)散區(qū)41b中的柵電極44E的相反側(cè)面形成p型源延伸區(qū)45Es和p型漏延伸區(qū)45Ed。
另外，根據(jù)現(xiàn)有技術(shù)在每個(gè)柵電極44A至44E中形成側(cè)壁絕緣膜47，然后通過使用柵電極44B和44C作為掩膜以15keV的加速電壓和1×1015個(gè)離子/cm2的劑量把P離子注入到元件區(qū)41B和41C。結(jié)果，可以在元件區(qū)41B的p型溝道擴(kuò)散區(qū)41h的柵電極44B的相反側(cè)面形成n+型源區(qū)46BS和n+型漏區(qū)46BD，以及在元件區(qū)41C的p型溝道擴(kuò)散區(qū)41f中的柵電極44C的相反側(cè)面形成n+型源區(qū)46CS和n+型漏延伸區(qū)46CD。
另外，通過使用柵電極44A、44D和44E以及側(cè)壁絕緣膜47作為掩膜以15keV的加速電壓1×1015個(gè)離子/cm2把B離子注入到元件區(qū)41A、41D和41E。結(jié)果，可以在元件區(qū)41A的n型溝道擴(kuò)散區(qū)41k的柵電極44A的相反側(cè)面形成p+型源區(qū)46AS和p+型漏區(qū)46AD，在元件區(qū)41D的n型溝道擴(kuò)散區(qū)41j中的柵電極44D的相反側(cè)面形成p+型源延伸區(qū)46DS和p+型漏延伸區(qū)46DD，以及在元件區(qū)41E的n型溝道擴(kuò)散區(qū)41b中的柵電極44E的相反側(cè)面形成p+型源區(qū)46ES和p+型漏區(qū)46ED。
另外，把所獲得的結(jié)構(gòu)例如在1000℃的溫度下進(jìn)行10秒鐘的熱處理，以激活注入的雜質(zhì)元素。
在圖5G的處理中，CoSi膜被濺射到圖5F中的基片上，使得該薄膜厚度為30納米。然后，如果CoSi被在500℃的溫度下進(jìn)行30秒鐘的熱處理，則未在圖5G中示出的一個(gè)低電阻硅化物膜被形成在柵電極44A至44E、源區(qū)46AS至46ES以及漏區(qū)46AD至46ED的每個(gè)區(qū)域上。
然后，在除去沒有被硅化的剩余CoSi膜之后，根據(jù)等離子體CVD(化學(xué)汽相淀積)方法把例如二氧化硅這樣的層間絕緣膜48形成在上述結(jié)構(gòu)上，使得該薄膜厚度例如變?yōu)?μm。
另外，在該層間絕緣膜48中形成一個(gè)接觸孔，以暴露在元件區(qū)41A中的源區(qū)46AS，然后在該接觸孔所形成一個(gè)位線接頭。與此同時(shí)，對(duì)每個(gè)元件區(qū)41B至41E形成對(duì)應(yīng)于其他漏區(qū)和源區(qū)的導(dǎo)電插塞49。如果位線BL和布線圖案50被提供在層間絕緣膜48之上，則可以獲得所需的半導(dǎo)體集成電路裝置。
這種半導(dǎo)體集成電路裝置在一個(gè)高速邏輯電路部分中包括一個(gè)CMOS元件，其包括在元件區(qū)41B中的nMOS晶體管以及在元件區(qū)41D中的pMOS晶體管。
在根據(jù)第三實(shí)施例的半導(dǎo)體集成電路裝置中，通過對(duì)擴(kuò)散區(qū)41i進(jìn)行離子注入，用于在元件區(qū)41A中的平板電容器的閾值電壓被減小，可以從一個(gè)較寬的電壓范圍中選擇施加到單元板極44F的驅(qū)動(dòng)電壓，以獲得所需的電容器性能。并且，在具有由低電壓所驅(qū)動(dòng)的薄棚極膜的p溝道MOS晶體管或n溝道MOS晶體管中最佳地控制該閾值。另外，在具有由高電壓所驅(qū)動(dòng)的厚柵極膜的p溝道MOS晶體管或n溝道MOS晶體管中最佳地控制該閾值。
在此，在上述制造方法中可以控制該閾值而不需要任何附加的處理。
本發(fā)明不限于在此公開的實(shí)施例，并且可以作出各種改變和變形，不脫離本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其中包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第二元件區(qū)，該第二元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第三元件區(qū)，該第三元件區(qū)具有第二導(dǎo)電型；形成在第一元件區(qū)的晶體管區(qū)上的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在第一元件區(qū)的電容器區(qū)中的電容器；形成在第二元件區(qū)上的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵極絕緣膜以及第一導(dǎo)電型溝道；以及形成在第三元件區(qū)上第三MOS晶體管，該第三MOS晶體管具有比第一膜厚更大的第二膜厚的第二柵絕緣膜以及第一導(dǎo)電型溝道，其中第三MOS晶體管具有通過使用第二導(dǎo)電型雜質(zhì)元素按照第一剖面分布進(jìn)行溝道摻雜的一個(gè)溝道區(qū)，該第二MOS晶體管具有通過使用第二導(dǎo)電型雜質(zhì)元素按照作為一個(gè)較高密度剖面分布的第二剖面分布進(jìn)行溝道摻雜的溝道區(qū)，并且按照基本上等于第三MOS晶體管的溝道摻雜減去第二MOS晶體管的溝道摻雜所獲得的剖面分布把第二導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)中的電容器區(qū)中，以形成作為電容器的下電極的一個(gè)擴(kuò)散區(qū)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中所述擴(kuò)散區(qū)具有第一導(dǎo)電型，并且該擴(kuò)散區(qū)的載流子密度低于第一元件區(qū)載流子密度。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中所述第二元件區(qū)可以包括具有第一膜厚的柵絕緣膜的第四MOS晶體管以及第一導(dǎo)電型溝道，并且該第三元件區(qū)可以包括具有第二膜厚的柵絕緣膜的第五MOS晶體管以及第一導(dǎo)電型溝道。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中所述第一MOS晶體管為一個(gè)p溝道MOS晶體管。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中所述電容器包括被形成為覆蓋所述電容器區(qū)的一個(gè)電容器絕緣膜以及形成在所述電容器絕緣膜上的一個(gè)電容器電極，并且所述電容器絕緣膜具有基本上等于所述第一柵絕緣膜的第一膜厚的薄膜厚度。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中作為所述電容器的下電極的所述擴(kuò)散區(qū)具有所述第一導(dǎo)電型，并且所述擴(kuò)散區(qū)的載流子密度低于第一MOS晶體管的所述溝道區(qū)的載流子密度。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中所述第一MOS晶體管和所述電容器構(gòu)成一個(gè)DRAM。
8.一種半導(dǎo)體集成電路裝置，其中包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；在該基片上的第二元件區(qū)，該第二元件區(qū)具有第一導(dǎo)電型；在該基片上的第三元件區(qū)，該第三元件區(qū)具有第一導(dǎo)電型；形成在該第一元件區(qū)的晶體管區(qū)上的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在該第一元件區(qū)的電容器區(qū)中的電容器；形成在該第二元件區(qū)上的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第二導(dǎo)電型溝道區(qū)；形成在第三元件區(qū)上的第三MOS晶體管，該第三MOS晶體管具有大于第一膜厚的第二膜厚的第二柵絕緣膜以及第二導(dǎo)電型溝道，其中第三MOS晶體管具有通過使用第一導(dǎo)電型雜質(zhì)元素按照第一剖面分布進(jìn)行溝道摻雜的一個(gè)溝道區(qū)，該第二MOS晶體管具有通過使用第一導(dǎo)電型雜質(zhì)元素按照作為一個(gè)較高密度剖面分布的第二剖面分布進(jìn)行溝道摻雜的溝道區(qū)，并且按照基本上等于第三MOS晶體管的溝道摻雜的剖面分布把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)中的電容器區(qū)中，以形成作為電容器的下電極的一個(gè)擴(kuò)散區(qū)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其中第一MOS晶體管是一個(gè)p溝道MOS晶體管。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其中該電容器包括一個(gè)電容器絕緣膜，以覆蓋電容器區(qū)以及形成在電容器絕緣膜上的電容器電極，該電容器絕緣膜具有基本上等于第一柵絕緣膜的第一薄膜厚度的薄膜厚度。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其中作為電容器的下電極的擴(kuò)散區(qū)具有第一導(dǎo)電型，并且擴(kuò)散區(qū)的載流子密度低于第一MOS晶體管的溝道區(qū)的載流子密度。
12.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其中第一MOS晶體管和該電容器構(gòu)成一個(gè)DRAM。
13.一種制造半導(dǎo)體集成電路裝置的制造方法，該裝置包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第二元件區(qū)，該第二元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第三元件區(qū)，該第三元件區(qū)具有第二導(dǎo)電型；形成在該第一元件區(qū)的晶體管區(qū)上的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在該第一元件區(qū)的電容器區(qū)中的電容器；形成在該第二元件區(qū)上的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第一導(dǎo)電型溝道區(qū)；形成在第三元件區(qū)上的第三MOS晶體管，該第三MOS晶體管具有大于第一膜厚的第二膜厚的第二柵絕緣膜以及第一導(dǎo)電型溝道，該制造方法包括如下步驟有選擇地把第二導(dǎo)電型雜質(zhì)元素導(dǎo)入在第二元件區(qū)和第三元件區(qū)中，并且對(duì)第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；把第二導(dǎo)電型的雜質(zhì)元素導(dǎo)入在第一元件區(qū)和第二元件區(qū)中的電容器區(qū)中，并且對(duì)在第二元件區(qū)中的第二MOS晶體管的溝道區(qū)以及作為對(duì)應(yīng)于在第一元件區(qū)中的電容器區(qū)的電容器的下電極的一個(gè)擴(kuò)散區(qū)進(jìn)行溝道摻雜；以及形成在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管、在第二元件區(qū)中的第二MOS晶體管、以及在第三元件區(qū)中的第三MOS晶體管，其中形成第二MOS晶體管的步驟包括形成第一膜厚的第一柵絕緣膜的步驟，形成第三MOS晶體管的步驟包括形成第二膜厚的第二柵絕緣膜的步驟，在第一元件區(qū)中形成作為電容器區(qū)中的下電極的擴(kuò)散區(qū)的步驟與對(duì)第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜在步驟同時(shí)執(zhí)行，并且與對(duì)第三MOS晶體管的溝道區(qū)執(zhí)行溝道摻雜的步驟同時(shí)地執(zhí)行把第二導(dǎo)電型雜質(zhì)元素導(dǎo)入在第二元件區(qū)中。
14.根據(jù)權(quán)利要求13所述的制造方法，其中進(jìn)一步包括在第一元件區(qū)中的導(dǎo)入第一導(dǎo)電型雜質(zhì)元素的步驟，使得在形成第一至第三MOS晶體管的步驟之前，在對(duì)第二MOS晶體管的溝道區(qū)執(zhí)行溝道摻雜的步驟之后不把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在電容器中。
15.根據(jù)權(quán)利要求14所述的制造方法，其中該基片進(jìn)一步包含具有第一導(dǎo)電型的第四元件區(qū)，以及第一導(dǎo)電型雜質(zhì)元素進(jìn)一步與在第一元件區(qū)中導(dǎo)入第一導(dǎo)電型雜質(zhì)元素的步驟同時(shí)導(dǎo)入到第四元件區(qū)中。
16.根據(jù)權(quán)利要求15所述的制造方法，其中該基片進(jìn)一步包含具有第一導(dǎo)電型的第五元件區(qū)，并且在對(duì)第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟之前，把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一、第四和第五元件區(qū)中。
17.根據(jù)權(quán)利要求13所述的制造方法，其中所述第一MOS晶體管是在第一元件區(qū)中的一個(gè)pMOS晶體管。
18.根據(jù)權(quán)利要求13所述的制造方法，其中所述第一MOS晶體管和所述電容器構(gòu)成在第一元件區(qū)中的一個(gè)DRAM。
19.一種半導(dǎo)體集成電路裝置的制造方法，該裝置包括基片；在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；在該基片上的第二元件區(qū)，該第二元件區(qū)具有第一導(dǎo)電型；在該基片上的第三元件區(qū)，該第三元件區(qū)具有第一導(dǎo)電型；在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管，該第一MOS晶體管具有第一導(dǎo)電型溝道；形成在第一元件區(qū)的電容器區(qū)中的電容器；形成在第二元件區(qū)中的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第二導(dǎo)電型溝道；形成在第三元件區(qū)中的第三MOS晶體管，該第三MOS晶體管具有比第一膜厚更大的第二膜厚的第二柵絕緣膜以及第二導(dǎo)電型溝道區(qū)，該制造方法包括如下步驟把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一、第二和第三元件區(qū)中，在第一元件區(qū)中形成一個(gè)擴(kuò)散區(qū)，其作為電容器的下電極，并且對(duì)第三元件區(qū)中的第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜，該溝道區(qū)具有第一導(dǎo)電型；把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)和第二元件區(qū)的晶體管區(qū)中，并且對(duì)該晶體管區(qū)中的第一MOS晶體管以及在第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；以及形成在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管、在電容器區(qū)中的電容器、在第二元件區(qū)中的第二MOS晶體管、以及在第三元件區(qū)中的第三MOS晶體管，其中形成第二MOS晶體管的步驟包括形成第一膜厚的第一柵絕緣膜的步驟，所形成第三MOS晶體管的步驟包括形成第二膜厚的第二柵絕緣膜的步驟，在第一元件區(qū)中形成擴(kuò)散區(qū)的步驟與對(duì)第三元件區(qū)中的第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟同時(shí)地執(zhí)行，以及對(duì)第一元件區(qū)中的第一MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟與對(duì)在第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟同時(shí)地執(zhí)行。
20.根據(jù)權(quán)利要求19所述的制造方法，其中所述第一MOS晶體管是在第一元件區(qū)中的一個(gè)pMOS晶體管。
21.根據(jù)權(quán)利要求19所述的制造方法，其中所述第一MOS晶體管和所述電容器構(gòu)成在第一元件區(qū)中的一個(gè)DRAM。
22.一種半導(dǎo)體集成電路裝置制造方法，該裝置包括基片；形成在該基片上的第一元件區(qū)，該第一元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第二元件區(qū)，該第二元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第三元件區(qū)，該第三元件區(qū)具有第二導(dǎo)電型；形成在該基片上的第四元件區(qū)，該第四元件區(qū)具有第一導(dǎo)電型；形成在該基片上的第五元件區(qū)，該第五元件區(qū)具有第一導(dǎo)電型；在第一元件區(qū)的晶體管區(qū)中的第一MOS晶體管，該第一MOS晶體管具有第二導(dǎo)電型溝道；形成在第一元件區(qū)的電容器區(qū)中的電容器；形成在第二元件區(qū)中的第二MOS晶體管，該第二MOS晶體管具有第一膜厚的第一柵絕緣膜以及第二導(dǎo)電型溝道；形成在第三元件區(qū)中的第三MOS晶體管，該第三MOS晶體管具有比第一膜厚更大的第二膜厚的第二柵絕緣膜以及第一導(dǎo)電型溝道區(qū)；形成在第四元件區(qū)中的第四MOS晶體管，該第四MOS晶體管具有第三膜厚的第三柵絕緣膜以及第二導(dǎo)電型溝道；形成在第五元件區(qū)中的第五MOS晶體管，該第五MOS晶體管具有比第三膜厚更大的第四膜厚的第四柵絕緣膜以及第二導(dǎo)電型溝道，該制造方法包括如下步驟把第一導(dǎo)電型雜質(zhì)元素有選擇地導(dǎo)入在第一、第四和第五元件區(qū)中，并且形成一個(gè)擴(kuò)散區(qū)，其作為在第一元件區(qū)的電容器區(qū)中的電容器的下電極，并且對(duì)第五元件區(qū)中的第五MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜，該溝道區(qū)具有第一導(dǎo)電型；把第二導(dǎo)電型雜質(zhì)元素有選擇地導(dǎo)入在第二元件區(qū)和第三元件區(qū)的晶體管區(qū)中，并且對(duì)該第三MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；把第一導(dǎo)電型雜質(zhì)元素有選擇地導(dǎo)入在第一元件區(qū)和第二元件區(qū)中的電容器區(qū)中，并且對(duì)對(duì)應(yīng)于在第一元件區(qū)中的電容器區(qū)的作為電容器的下電極的擴(kuò)散區(qū)以及對(duì)第二元件區(qū)中的第二MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜；把第一導(dǎo)電型雜質(zhì)元素導(dǎo)入在第一元件區(qū)和第四元件區(qū)的晶體管區(qū)中，并且對(duì)晶體管區(qū)中的第一MOS晶體管的溝道區(qū)以及第四元件區(qū)中的第四的溝道區(qū)進(jìn)行溝道摻雜；以及形成在第一元件區(qū)中的晶體管區(qū)的第一MOS晶體管、在電容器區(qū)中的電容器、在第二元件區(qū)中的第二MOS晶體管、在第三元件區(qū)中的第三MOS晶體管、在第四元件區(qū)中的第四MOS晶體管、以及在第五元件區(qū)中的第五MOS晶體管，其中形成第二MOS晶體管的步驟包括形成第一膜厚的第一柵絕緣膜的步驟，形成第三MOS晶體管的步驟包括形成第二膜厚的第二柵絕緣膜的步驟，形成第四MOS晶體管的步驟包括形成第一膜厚的第三柵絕緣膜的步驟，形成第五MOS晶體管的步驟包括形成第二膜厚的第五柵絕緣膜的步驟，以及在第一元件區(qū)中形成作為電容器的下電極的擴(kuò)散區(qū)的步驟與對(duì)在第四元件區(qū)中的第四MOS晶體管的溝道區(qū)進(jìn)行溝道摻雜的步驟同時(shí)地執(zhí)行。
全文摘要
一種具有平板電容器的半導(dǎo)體集成電路裝置可以使用多個(gè)源電壓。根據(jù)該半導(dǎo)體集成電路裝置，不但可以控制各個(gè)MOS晶體管的閾值，而且還可以減小該平板電容器的閾值電壓而沒有任何附加的制造處理。該半導(dǎo)體集成電路裝置包括在第一n型元件區(qū)中的p溝道存儲(chǔ)晶體管和電容器、在第二p型元件區(qū)中的n溝道低壓MOS晶體管以及在第二p型元件區(qū)中的n溝道低壓MOS晶體管。通過使用p型雜質(zhì)元素根據(jù)高密度剖面分布對(duì)第二MOS晶體管的溝道區(qū)進(jìn)行摻雜。與此同時(shí)，根據(jù)基本上相同的剖面分布把p型雜質(zhì)元素導(dǎo)入到第一元件區(qū)的電容器區(qū)中。
文檔編號(hào)H01L27/105GK1469478SQ0314109
公開日2004年1月21日 申請(qǐng)日期2003年6月23日 優(yōu)先權(quán)日2002年7月2日
發(fā)明者姉崎徹, 崎徹 申請(qǐng)人:富士通株式會(huì)社