專利名稱：可同時具有部分空乏晶體管與完全空乏晶體管的芯片及其制作方法
技術領域：
本發(fā)明是有關于一種半導體集成電路技術，且特別是有關于一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片及其制作方法。
背景技術：
隨著半導體集積度的增加，半導體組件的尺寸必須隨的縮小。而為了提供更良好的組件性能，絕緣層上覆硅(silicon on insulator；SOI)的半導體基底被提出來，絕緣層上覆硅(semiconductor on insulator；SOI)的集成電路組件是將傳統(tǒng)的組件(active devices)設置于一絕緣層上有半導體層的晶圓(silicon on insulator wafer)上，上述晶圓例如為一絕緣層上有硅的晶圓(silicon on insulator wafer)。絕緣層上覆硅(SOI)具有以下優(yōu)點(1)降低短通道效應(Short Channel Effect)(2)消除閉鎖現(xiàn)象(Latch up Effect)(3)降低寄生汲極/源極電容(ParasiticSource/Drain Capacitance)(4)減少軟錯效應(Soft Error Effect)(5)降低基材漏電流(Substrate Leakage Current)(6)制程簡化容易與硅晶制程兼容等等。因此，借由SOI技術可形成具有較佳速度表現(xiàn)、較高積集度以及較低消耗功率的集成電路組件。
絕緣層上覆硅(SOI)又可分為部分空乏絕緣層上覆硅(partially-depleted SOI)與完全空乏絕緣層上覆硅(fully-depletedSOI)兩種。部分空乏金氧半導體場效應晶體管(metal-oxide-semiconductor field effect transistors；MOSFET)的通道區(qū)厚度大于最大空乏層寬度，而部分空乏金氧半導體場效應晶體管(metal-oxide-semiconductor field effect transistors；MOSFET)的通道區(qū)厚度小于最大空乏層寬度。部分空乏金氧半導體場效應晶體管(PDMOSFET)的電荷載子會累積在汲極/源極附近的通道區(qū)下方硅層基底內(nèi)，造成通道區(qū)電位改變，而產(chǎn)生浮體效應(floating body effect)，進而造成電流的突變(kink)，導致組件功能退化。
改善浮體效應的方法的一為將通道區(qū)下方的硅層基底外接一電性導體，以搜集沖擊離子化(impact ionization)所產(chǎn)生的電流，針對這方面技術已有許多方法被提出來，但仍有許多缺點有待改進。美國專利第4946799號與第6387739號都是揭示有關改善浮體效應的方法。
克服浮體效應的另一種有效方法，便是采用完全空乏金氧半導體場效應晶體管(FD MOSFET)。
美國專利第6222234號提供一種于單一基底上制作完全空乏金氧半導體場效應晶體管(FD MOSFET)與部分空乏金氧半導體場效應晶體管(PDMOSFET)的方法。
美國專利第6414355號與第6448114號都揭示有關于厚度不均勻的絕緣層上覆硅基底的半導體技術。
美國專利第6448114號更是揭示將完全空乏金氧半導體場效應晶體管(FD MOSFET)制作于一厚度較薄的硅層基底，而部分空乏金氧半導體場效應晶體管(PD MOSFET)則制作于一厚度較厚的硅層基底。
然而，完全空乏金氧半導體場效應晶體管的硅層基底厚度較薄或被施以離子摻雜。制作完全空乏金氧半導體場效應晶體管(FD MOSFET)需要選擇性磊晶(selective epitaxy)，技術尚未發(fā)展成熟，不僅良率不佳，并且價格昂貴，急需發(fā)展更佳的制造技術。
有鑒于此，為了解決上述問題，本發(fā)明主要目的在于提供一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片，可適用于絕緣層上覆硅基底的單一芯片。

發(fā)明內(nèi)容
本發(fā)明的目的之一在于提供一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片，具有新的完全空乏晶體管結構，以提供良好的組件功能。
本發(fā)明的目的之二在于提供一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，可運用習知既有的半導體制程技術，步驟不復雜，容易掌控。
本發(fā)明主要提出兩種不同型態(tài)的完全空乏晶體管，并且將完全空乏晶體管與部分空乏晶體管整合于單一芯片上。
本發(fā)明的第一主要特征在于透過調(diào)整閘極層的長度，以決定平面晶體管是完全空乏或是部分空乏。完全空乏晶體管的閘極層長度較部分空乏晶體管的閘極層長度為長。如此一來，在單一芯片上就可同時制備完全空乏晶體管與部分空乏晶體管。
為獲致上述的目的，本發(fā)明提出一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片，主要是包括一半導體基底；一完全空乏平面晶體管，具有一長閘極層，且設置于上述半導體基底上；以及一部分空乏平面晶體管，具有一短閘極層，且設置于上述半導體基底上；其中上述長閘極層的長度大于上述短閘極層。
如前所述，上述半導體基底可由一依序堆棧的一第一硅層、一絕緣層與一第二硅層所構成。
如前所述，上述完全空乏平面晶體管下方的上述第二硅層具有濃度大體為1016～1018cm-3的摻雜物，而上述部分空乏平面晶體管下方的上述第二硅層具有濃度大體為1018～2*1019cm-3的摻雜物。
如前所述，上述完全空乏平面晶體管的上述長閘極層的長度大于寬度，而上述部分空乏平面晶體管的上述短閘極層的寬度大于長度。
如前所述，上述第二硅層的厚度大體為10～2000。
如前所述，上述完全空乏平面晶體管的上述長閘極層的長度大體為120～1000nm，而上述部分空乏平面晶體管的上述短閘極層的長度大體為9～100nm。
如前所述，本發(fā)明的芯片更包括一多重閘極晶體管，設置于上述半導體基底上方。上述多重閘極晶體管可以為完全空乏，上述多重閘極晶體管的寬度小于70nm。
本發(fā)明的第二主要特征在于透過調(diào)整晶體管主動區(qū)的寬度，以決定晶體管是完全空乏或是部分空乏。完全空乏晶體管的主動區(qū)寬度較部分空乏晶體管的主動區(qū)寬度為窄。不斷地減少主動區(qū)的寬度，可以形成一多重閘極晶體管，當該多重閘極晶體管的主動區(qū)寬度減少至小于空乏區(qū)寬度的兩倍時，該多重閘極晶體管便是完全空乏。如此一來，在單一芯片上就可同時制備完全空乏晶體管與部分空乏晶體管。
為獲致上述的目的，本發(fā)明提出一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片，主要包括一半導體基底；以及一多重閘極晶體管，設置于上述半導體基底上。上述多重閘極晶體管，包括一鰭形半導體層，位于上述半導體基底上，其中上述鰭形半導體層具有一源極、一汲極以及位于上述源極和上述汲極之間的一通道區(qū)，且上述鰭形半導體層中具有一應變；一閘極介電層，位于上述鰭形半導體層的上述通道區(qū)表面；以及一閘極電極，位于上述閘極介電層上，并包覆對應于上述通道區(qū)的上述鰭形半導體層的兩側壁和一頂面；其中，上述鰭形半導體層的寬度小于空乏區(qū)最大寬度的兩倍。
如前所述，本發(fā)明的芯片包括一平面晶體管，設置于上述半導體基底上。上述平面晶體管可以為完全空乏，也可以為部分空乏。當上述平面晶體管為完全空乏，則具有一長閘極層，且上述長閘極層的長度大于寬度，上述長閘極層的長度大體為120～1000nm。當上述平面晶體管為部分空乏，則具有一短閘極層，且上述短閘極層的長度小于寬度，上述短閘極層的長度大體為9～100nm。
根據(jù)本發(fā)明，上述多重閘板晶體管為完全空乏，上述鰭形半導體層的寬度小于70nm。上述鰭形半導體層的厚度大體為20～1000。
如前所述，上述多重閘極晶體管更可包括一應力膜層，位于上述源極和上述汲極上。上述應力膜層的材質可包括氮化硅。
如前所述，上述鰭形半導體層可具有圓滑化的上部邊角(roundedcorner)，上述圓滑化的上部邊角的半徑大體為200。
如前所述，上述鰭形半導體層中的上述應變?yōu)檠厣鲜鲈礃O至上述汲極方向的拉伸應變。上述鰭形半導體層中的上述拉伸應變量為0.1％至2％。
如前所述，上述閘極介電層的材質例如為氧化硅、氮氧化硅、或相對電容率(relative permittivity)大于5的介電材質。上述相對電容率大于5的介電材質可以為氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化硅鉿(HfSiNxOy)、硅化鉿(HfSi4)、氧化鋯(ZrO2)、硅化鋯(ZrSi4)或氧化鑭(La2O3)。
如前所述，上述閘極介電層的等效氧化層厚度例如為3～100。上述鰭形半導體層的側壁的上述閘極介電層的厚度可以不同于頂部的厚度，例如上述鰭形半導體層的側壁的上述閘極介電層的厚度小于頂部的厚度，則上述鰭形半導體層的頂部的上述閘極介電層的等效氧化層厚度約小于20。
如前所述，上述閘極電極為一金屬、一金屬硅化物或一金屬氮化物，其材質包括一多晶硅或一多晶鍺。
如前所述，上述多重閘極晶體管更包括一間隔物，設置于上述閘極電極沿上述汲極與上述源極方向的兩側壁上。上述間隔物沿著上述汲極與上述源極的延伸寬度大體為500。
如前所述，上述閘極電極的閘極長度小于65nm。
如前所述，本發(fā)明的芯片更包括一隔離區(qū)，包圍于上述多重閘極晶體管周圍，以提供電性隔離。上述隔離區(qū)是可以由一絕緣物所構成，則上述鰭形半導體層表面與上述隔離區(qū)表面的高度差大體為200～400。上述隔離區(qū)也可以借由一平臺式隔離達成電性隔離，則上述鰭形半導體層表面與上述平臺式隔離表面的高度差大體為200～400。
合并前述第一主要特征與第二主要特征，本發(fā)明又提出一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片，主要包括一半導體基底；一平面晶體管，設置于上述半導體基底上；以及一多重閘極晶體管，設置于上述半導體基底上。上述多重閘極晶體管包括一鰭形半導體層，位于上述半導體基底上，其中上述鰭形半導體層具有一源極、一汲極以及位于上述源極和上述汲極之間的一通道區(qū)，且上述鰭形半導體層中具有一應變；一閘極介電層，位于上述鰭形半導體層的上述通道區(qū)表面；以及一閘極電極，位于上述閘極介電層上，并包覆對應于上述通道區(qū)的上述鰭形半導體層的兩側壁和一頂面。
為獲上述目的，本發(fā)明更提出一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，包括首先，提供一半導體基底。然后，形成一平面晶體管于上述半導體基底上方。并且，形成一多重閘極晶體管于上述半導體基底上方，其中上述多重閘極晶體管包括一鰭形半導體層，位于上述半導體基底上，其中上述鰭形半導體層具有一源極、一汲極以及位于上述源極和上述汲極之間的一通道區(qū)，且上述鰭形半導體層中具有一應變；一閘極介電層，位于上述鰭形半導體層的上述通道區(qū)表面；以及一閘極電極，位于上述閘極介電層上，并包覆對應于上述通道區(qū)的上述鰭形半導體層的兩側壁和一頂面。


圖1A至圖1G是顯示本發(fā)明的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法的一較佳實施例的制程立體圖；圖2A與圖2B是顯示不同主動區(qū)寬度的晶體管的電性分析結果；圖3A與圖3B是顯示不同主動區(qū)寬度與不同通道長度之下，部分空乏晶體管與完全空乏晶體管之間的關系示意圖。
符號說明108～半導體基底120～部分空乏平面晶體管130～完全空乏平面晶體管140～多重閘極晶體管122a、122b、122c～閘極層124a、124b、124c～閘極介電層126a、126b、126c～間隔物S/D～汲極/源極102～第一硅層104～絕緣層106～第二硅層106a～鰭形半導體層
150～應力膜層STI～隔離區(qū)106b、106c～圖案化第二硅層具體實施方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細說明如下本發(fā)明將一部分空乏絕緣層上覆硅與一完全空乏絕緣層上覆硅晶體管同時整合于一芯片上，并且增大應變效應，以改善超大(ultra-scaled)集成電路的載子遷移率(carrier mobility)與組件功能。
本發(fā)明提供兩種不同結構的完全空乏晶體管，利用兩種手段1.調(diào)整信道的長度并且配合調(diào)整通道摻雜的濃度，2.調(diào)整主動區(qū)的寬度，來達成備制部分空乏(PD)晶體管與完全空乏(FD)晶體管于單一芯片上，如此一來，就可以在一厚度薄的硅層上，制備出部分空乏晶體管與完全空乏晶體管。
以下將配合圖1A至圖1G的立體圖，詳細說明本發(fā)明的可同時具有部分空乏晶體管與完全空乏晶體管的芯片及其制作方法。
請先參照圖1F，說明本發(fā)明的可同時具有部分空乏晶體管與完全空乏晶體管的芯片結構的一較佳實施例。根據(jù)本發(fā)明的芯片主要包括一半導體基底102、設置于半導體基底102上的至少一平面晶體管120、130、設置于半導體基底102上的一多重閘極晶體管140。其中，平面晶體管120、130可以為部分空乏晶體管120，也可以為完全空乏晶體管130。多重閘極晶體管140是為完全空乏晶體管。
部分空乏平面晶體管120如同一般習知平面晶體管，包括設置于半導體基底102上的一閘極層122b、設置于閘極層122b與半導體基底102之間的一閘極介電層124b、設置于閘極層122b側壁的一間隔物(spacer)126b以及形成于閘極層122b外側的半導體基底102表面的汲極與源極S/D。閘極層122b的長度小于寬度。閘極層122b的長度大體為40～60nm。
根據(jù)本發(fā)明的第一主要技術特征，即延長閘極層122b的長度，可使平面晶體管由部分空乏轉變成完全空乏。便獲得完全空乏平面晶體管130，包括設置于半導體基底102上的一閘極層122c、設置于閘極層122c與半導體基底102之間的一閘極介電層124c、設置于閘極層122c側壁的一間隔物126b以及形成于閘極層122c外側的半導體基底102表面的汲極與源極S/D。完全空乏平面晶體管130的閘極層120c長度較部分空乏平面晶體管120的閘極層122b長度為長。閘極層120c的長度大于寬度。閘極層120c的長度大體為120～1000nm。值得注意的是，這里所指的閘極層長度，是指與沿著汲極經(jīng)由信道(channel)至源極的方向相互平行的方向的尺寸，即為圖1F中的LL’方向的尺寸，也就是熟知此技藝人士所指的通道長度。
另外，半導體基底102是由一依序堆棧的一第一硅層102、一絕緣層104與一第二硅層106所構成。絕緣層104例如為埋入式氧化硅層，第二硅層106的厚度大體為10～2000。完全空乏平面晶體管130下方的第二硅層106具有濃度大體為1016～1018cm-3的摻雜物，而部分空乏平面晶體管120下方的第二硅層106具有濃度大體為1018～2*1019cm-3的摻雜物。
根據(jù)本發(fā)明的第二主要特征，縮窄晶體管主動區(qū)的寬度，可使平面晶體管由部分空乏轉變成完全空乏。便獲得完全空乏平面晶體管140，包括一鰭形半導體層106a、一閘極介電層124a、一閘極電極122a、一汲極與源極S/D以及一間隔物126a。其中，鰭形半導體層106a，位于半導體基底102上，其中鰭形半導體層106a具有一源極/汲極S/D以及位于源極/汲極S/D之間的一通道區(qū)。另外，閘極介電層124a，位于鰭形半導體層122a的通道區(qū)表面。并且，閘極電極122a，位于閘極介電層124a上，并包覆對應于通道區(qū)的鰭形半導體層122a的兩側壁和一頂面。完全空乏多重閘極晶體管140的寬度(也就是其主動區(qū)寬度)較部分空乏平面晶體管120的寬度為窄。值得注意的是，這里所指的晶體管寬度，是指與前述閘極層長度同一平面且垂直于閘極層長度方向的空間尺寸，即為第1F圖中的WW’方向的尺寸。當多重閘極晶體管140的主動區(qū)寬度減少至小于其空乏區(qū)最大寬度的兩倍時，則多重閘極晶體管140便是完全空乏。
根據(jù)本發(fā)明的完全空乏多重閘極晶體管140，鰭形半導體層106a的寬度小于70nm。并且，請參照圖1G，多重閘極晶體管140更包括一應力膜層150，位于源極和汲極S/D上，使源極和汲極S/D具有一應變，其中應力膜層150的材質包括氮化硅，此應變可為沿上述源極至上述汲極方向的拉伸應變，拉伸應變量約為0.1％至2％。鰭形半導體層106a具有圓滑化的上部邊角(rounded corner)，其厚度大體為20～1000，圓滑化的上部邊角的半徑大約為200。再者，閘極介電層124a的材質例如為氧化硅、氮氧化硅、或相對電容率(relative permittivity)大于5的介電材質，其中相對電容率大于5的介電材質包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化硅鉿(HfSiNxOy)、硅化鉿(HfSi4)、氧化鋯(ZrO2)、硅化鋯(ZrSi4)或氧化鑭(La2O3)。閘極介電層124a的等效氧化層厚度可為3～100。并且，鰭形半導體層106a的側壁的閘極介電層124a的厚度可以不同于頂部的厚度，鰭形半導體層106a的側壁的閘極介電層124a的厚度最好小于頂部的厚度，頂部的閘極介電層124a的等效氧化層厚度例如小于20。再者，閘極電極122a可為一金屬、一金屬硅化物或一金屬氮化物，其材質包括一多晶硅或一多晶鍺，其長度約小于65nm。另外，多重閘極晶體管140更包括一間隔物126a，設置于閘極電極140沿汲極與源極S/D方向的兩例壁上，其寬度大約為500。
根據(jù)本發(fā)明的芯片上更包括材質例如為絕緣物的一隔離區(qū)(STI)，包圍各晶體管120、130、140周圍，以提供電性隔離，而隔離區(qū)(STI)可以由一絕緣物所構成，本發(fā)明的多重閘極晶體管140周圍的隔離區(qū)(STI)絕緣層厚度可以較其它區(qū)域隔離區(qū)絕緣物為薄，使得鰭形半導體層106a表面與隔離區(qū)(STI)表面的高度差大約為200～400，甚至多重閘極晶體管140隔離區(qū)的絕緣物可以完全去除，再此定義為一平臺式隔離(mesaisolation)，而在后段制程制作內(nèi)聯(lián)機線時，會填入內(nèi)層介電層，以達成電性隔離，如此鰭形半導體層106a表面與平臺式隔離表面的高度差大體為200～400。
如此一來，在單一芯片上就可同時制備完全空乏晶體管130、140與部分空乏晶體管120，而完全空乏晶體管可以由具有長閘極層的平面晶體管130所構成，也可以由具有窄主動區(qū)寬度的多重閘極晶體管140所構成。為了清楚起見，本實施例的芯片共包括了3種型態(tài)晶體管，并非一芯片必須同時皆包括此3種型態(tài)晶體管，熟知此技藝人士可視實際需求調(diào)整芯片上前述晶體管的種類數(shù)及其組合，例如單一芯片包括一部分空乏平面晶體管與一完全空乏平面晶體管、單一芯片包括一部分空乏平面晶體管與一完全空乏多重閘極晶體管或單一芯片包括一部分空乏平面晶體管、完全空乏平面晶體管與一完全空乏多重閘極晶體管等，在此并不加以設限。
以下請參照圖1A至圖1G，說明本發(fā)明的可同時具有部分空乏晶體管與完全空乏晶體管的芯片制作方法的一較佳實施例。
請參照圖1A，首先提供一半導體基底102，可以為一半導體層/絕緣層迭置型基底，例如為一硅層/氧化硅層迭置型基底(silicon oninsulator substrate；SOI substrate)108，其包括一第一硅層102、一絕緣層104和一第二硅層106，其中絕緣層104例如為埋入式氧化硅層。在此實施例中是以該種型式的基底為例，當然半導體層的材質和絕緣層的材質并不限定于此，例如硅鍺亦可做為半導體層。
接著請參照圖1B，于第二硅層106中預計形成平面晶體管120、130的區(qū)域定義出主動區(qū)硅層106b、106c，且在預計形成多重閘極晶體管140的區(qū)域定義出鰭形硅層(silicon fins)106a，以做為通道層之用。其中鰭形硅層106a的寬度小于70nm，高度約為20～1000。完全空乏平面晶體管130的閘極層長度約為120～1000nm。并且第二硅層106被施以摻雜物。預計形成完全空乏平面晶體管130的第二硅層106c具有濃度大體為1016～1018cm-3的摻雜物，而預計形成部分空乏平面晶體管120的第二硅層106b具有濃度大體為1018～2*1019cm-3的摻雜物。部分空乏平面晶體管120的閘極層122b的長度大約為9～100nm。完全空乏平面晶體管130的閘極層120c的長度大體為120～1000nm，定義主動區(qū)時需做應對調(diào)整。
定義第二硅層106的方法例如是于第二硅層106上形成一罩幕層，并以該罩幕層為蝕刻罩幕，以將該罩幕層的圖案轉移至其下方的第二硅層106中。此罩幕層可為光阻層(photoresist layer)、能量敏感層(energysensitive layer)、氧化硅層、氮化硅層、或其它材質的罩幕層。
接著，可對鰭形硅層106a進行側表面平滑化處理，以降低鰭形硅層106a側表面的粗糙度。側表面平滑化處理的方法為犧牲性氧化處理和側壁處理，其中側壁處理的方法例如是在1000℃含氫(H2)的環(huán)境下進行高溫回火。當鰭形硅層106a的側表面經(jīng)犧牲性氧化處理時，會于表面氧化生成一層氧化硅，借此修復表面于蝕刻過程中所受到的傷害，并將上部邊角圓滑化，如圖2所示，再將氧化硅移除。表面平滑化的目的在于使組件具有好的載子遷移率，以及利于后續(xù)形成可靠度佳的閘極介電層。將鰭形半導體層106a上部邊角圓滑化I，可以避免因為應力集中于角落所導致缺陷傳播和延伸的問題，可以使閘極電流穩(wěn)定。缺陷可能是由于制程不良率或組件退化所產(chǎn)生的。
接著，將具有干凈且平整表面的圖案化第二硅層106a、106b、106c上方的罩幕層移除。移除的方法可為電漿蝕刻或濕蝕刻，濕蝕刻所使用的蝕刻劑可為稀釋的氫氟酸(DHF)。在此蝕刻過程中，圖案化第二硅層106a、106b、106c底部可能發(fā)生底切(undercut)或凹槽(notch)。
接著，如圖1C所示，形成一淺溝槽隔離物(shallow trenchisolation；STI)于圖案化硅層106a、106b、106c周圍的半導體基底102表面。例如先全面性以適當沉積法，例如化學氣相沉積(chemical vapordeposition；CVD)形成一材質例如為氧化物的隔離物于半導體基底102表面，然后經(jīng)過化學機械研磨與選擇性蝕刻，將部分隔離物去除，僅留下平面晶體管120、130、140的圖案化硅層106a、106b、106c周圍隔離物，以做為晶體管之間的淺溝槽隔離物(STI)，其中多重閘極晶體管140周圍的隔離物STI厚度較其它區(qū)域隔離區(qū)絕緣物為薄，使得鰭形半導體層106a表面與隔離區(qū)(STI)表面的高度差大約為200～400，甚至多重閘極晶體管140隔離區(qū)的絕緣物可以完全去除，以平臺式隔離(mesa isolation)做電性隔離。
接著，如圖1D所示，分別于圖案化第二硅層106a、106b、106c表面形成一層閘極介電層124a、124b、124c，平面晶體管120、130的閘極介電層124b、124c是形成于圖案化第二硅層106b、106c頂部，而多重閘極介電層140的閘極介電層124a形成于鰭形硅層106a的頂部與側壁，其形成方法例如是熱氧化法、化學氣相沉積法、濺鍍等，其材質可為氧化硅、或氮氧化硅。通常，鰭形硅層106a的側壁和頂部的閘極介電層124a具有不同的厚度，通常是頂部的閘極介電層124a的厚度較側壁為厚，其厚度約為3埃至100埃，較佳的是10埃以下，頂部部分的厚度較佳的是20埃以下；或者為高介電常數(shù)的材質，例如氧化鋁(Al2O5)、氧化鉿(HfO2)、氧化鋯(ZrO2)、或其它類似此性質者，其等效氧化層厚度(equivalentoxide thickness)約為3至100埃。
接著，形成一層導電層于閘極介電層124a、124b、124c上，其材質可為多晶硅、多晶硅鍺、耐火金屬(refractory metal)、類金屬化合物、或其它導電材質，其中耐火金屬可為鉬(Mo)、鎢(W)等，類金屬化合物可為氮化鈦。
接著，于導電層上覆蓋一圖案化罩幕層，并借由蝕刻，將圖案化罩幕層的圖案轉移至導電層中，以形成閘極電極122a、122b、122c，平面晶體管120、130的閘極層122b、122c形成于閘極介電層124b、124c上方，而多重閘極晶體管140的閘極層122a則形成于閘極介電層124a上，并包覆對應于通道區(qū)的鰭形半導體層106a的兩側壁和一頂面，如圖1E所示。以材質為多晶硅的導電層以及材質為氮氧化硅的閘極介電層124a、124b、124c為例，其蝕刻條件例如是含氯和溴的蝕刻氣體進行電漿蝕刻，其多晶硅對氮氧化硅的蝕刻選擇比超過2000。
在完成閘極電極122a、122b、122c的定義后，則移除其上方的圖案化罩幕層。
接著，進行源極/汲極的淡摻雜制程，其形成方法例是以離子植入、電漿侵入式離子植入(plasma immersion ion implantation，PIII)、或是其它的技術來進行。
接著，借由沉積以及選擇性非等向性地蝕刻介電材質，以于閘極電極122a、122b、122c的側壁形成間隙壁126a、126b、126c，間隙壁126的材質可為氮化硅或氧化硅，如圖1F所示。之后進行源極/汲極的濃摻雜制程，其形成方法例是以離子植入、電漿侵入式離子植入、固體源擴散(solid source diffusion)、或是其它的技術。在此步驟中，亦可以根據(jù)需要，同時將離子摻雜入閘極電極122a、122b、122c，借此提高其導電性。任何植入的傷害或非晶化可借由后續(xù)高溫回火制程而獲得改善。經(jīng)過上述的源極/汲極的淡摻雜制程和濃摻雜制程后，于閘極電極122a、122b、122c兩側的圖案化第二硅層106a、106b、106c中形成具有淺摻雜汲極結構(lightly doped drain)LDD的源極/汲極S/D。并且，平面晶體管120、130的圖案化硅層106b、106c的通道區(qū)可以施以一super halo布植，由于部分空乏晶體管120的信道長度短，所以信道兩側的superhalo布植區(qū)域會在信道中間區(qū)域重迭。
接著，為了降低源極/汲極S/D的片電阻，可以在源極/汲極S/D表面形成一層導電層，意即，此導電層形成于鰭形硅層106a的頂部和側壁以及圖案化硅層106b、106c的汲極/源極S/D表面。導電層的材質例如是以自動對準金屬硅化物制程(self-aligned silicide process，salicideprocess)形成的金屬硅化物，例如硅化鈷。該材質亦可為金屬、多晶硅、或是磊晶硅。
之后，沉積一層高應力膜層150覆蓋于多重閘極晶體管140的閘極電極122a上，其厚度約為50～1000埃，如圖1G所示。由于鰭形硅層106a和高應力膜層150兩者之間的熱膨脹系數(shù)(thermal expansioncoefficient)及楊氏系數(shù)(Young’s modulus)有很大的差異，使得在經(jīng)過半導體制程中所需的高溫沉積或熱回火制程后，高應力膜層150自高溫降溫時的收縮速度和鰭形硅層106a的收縮速度會有很大的差異，因此會將應力導入鰭形硅層106a的通道區(qū)中，產(chǎn)生的應力可能是數(shù)百MPa甚至超過1GPa。
如果高應力膜層150的熱膨脹系數(shù)小于鰭形硅層106a，則鰭形硅層106a會感受到壓縮應變(compressive strain)。若高應力膜層150施與通道區(qū)的應變?yōu)閴嚎s應變，則電洞載子的遷移率可獲得提升。因此，覆蓋于高應力膜層150下方的閘極電極122a和源極/汲極S/D構成的晶體管為PMOS晶體管。上述的應變是指沿源極至汲極方向的壓縮應變，鰭形硅層106a中的壓縮應變強度為0.1％至2％，較佳的是1％至2％，應力約為-500～1500MPa，，其中負值代表是一壓縮應力，則正值代表是一拉伸應力。
如果高應力膜層150的熱膨脹系數(shù)大于鰭形硅層26a，則鰭形硅層106a會感受到拉伸應變(tensile strain)。若高應力膜層150施與通道區(qū)的應變?yōu)槔鞈儯瑒t電子和電洞載子兩者的遷移率均可獲得提升。因此，覆蓋于高應力膜層150下方的閘極電極122a和源極/汲極S/D構成的晶體管可為PMOS晶體管和NMOS晶體管。上述的應變是指沿源極至汲極方向的拉伸應變，鰭形硅層106a中的拉伸應變強度為0.1％至2％，較佳的是1％至2％。
就高應力膜層150而言，借由控制形成的條件，可以調(diào)整所形成的膜層的應力大小，根據(jù)研究，可控制應力的因素有溫度、壓力或制程氣體的流速比。舉例而言，利用電漿增強型化學氣相沉積的氮化硅(plasma-enhanced chemical vapor deposited silicon nitride)可以導入至通道區(qū)中的應力可為拉伸應力或壓縮應力，端視沉積的條件而定。此外，若選擇氧化硅制備高應力膜層150，還可以借由改變摻雜的物質及摻雜的濃度來改變其熱膨脹系數(shù)及楊氏系數(shù)，可以摻雜的物質例如是鍺(Ga)、氮(N)或耐火的金屬(refractory metal)。
發(fā)明功效當主動區(qū)的寬度W越小，則應力膜層與鰭狀半導體基底接觸的面積則越大，因此，應力效應會隨著主動區(qū)寬度W的減少而增強。如圖2A與圖2B所示，當主動區(qū)寬度W由1200nm(圖2A)減少至110nm(圖2B)，在晶體管關閉狀態(tài)(off-state)下，漏電流(leakage)約為300nA/mm，應變感應驅動電流由10％增加到17％。
關于通道長度、主動區(qū)寬度與完全空乏晶體管、部分空乏晶體管之間的關系，經(jīng)由實驗，得到以下結果。圖3A與圖3B是顯示部分空乏晶體管與完全空乏晶體管的主動區(qū)寬度W與通道長度Lg的關系示意圖。圖3A是一N型晶體管的實驗結果，平面部分空乏晶體管與平面完全空乏晶體管的主動區(qū)大于50nm，而非平面式多重閘極完全空乏晶體管的主動區(qū)寬度小于50nm。圖3B是一P型晶體管的實驗結果。在主動區(qū)寬度固定的情況下，欲將部分空乏晶體管轉變成完全空乏晶體管的方法為增加閘極長度。另外，當主動區(qū)寬度小于50nm以下，便會形成多重閘極晶體管。第3B圖中P型晶體管可形成部分空乏的范圍較第3A圖中N型晶體管可形成部分空乏的范圍為小。這是因為P形晶體管中的沖擊離子化引發(fā)寄生雙極化反應(impact ionization induced parasitic bipolar action)較弱。
發(fā)明優(yōu)點1.根據(jù)本發(fā)明的具有長通道的完全空乏平面晶體管或多重閘極完全空乏晶體管皆可有效克服浮體效應(floating body effect)的問題。
2.根據(jù)本發(fā)明的多重閘極晶體管，可視為三個并聯(lián)的晶體管，分別位于鰭形硅層兩側及頂面。該結構可有效提高組件的電流量，并且無須縮短通道長度，可以有效控制短通道效應(short-channel effect)。
3.根據(jù)本發(fā)明的應力膜層，可使應力導入通道區(qū)中，以提高載子的遷移率，進而提升組件的操作效能。
4.本發(fā)明的具有多重閘極及應變的通道層的晶體管，借由其垂直型的結構，使晶體管的積集度可以有效地提升。
權利要求
1.一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片包括一半導體基底；一完全空乏平面晶體管，具有一長閘極層，且設置于上述半導體基底上；以及一部分空乏平面晶體管，具有一短閘極層，且設置于上述半導體基底上；其中上述長閘極層的長度大于上述短閘極層。
2.根據(jù)權利要求1所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述半導體基底是由一依序堆棧的一第一硅層、一絕緣層與一第二硅層所構成。
3.根據(jù)權利要求2所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述完全空乏平面晶體管下方的上述第二硅層具有濃度為1016～1018cm-3的摻雜物。
4.根據(jù)權利要求2所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述部分空乏平面晶體管下方的上述第二硅層具有濃度為1018～2*1019cm-3的摻雜物。
5.根據(jù)權利要求2所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述第二硅層的厚度為10～2000。
6.根據(jù)權利要求1所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述完全空乏平面晶體管的上述長閘極層的長度大于寬度。
7.根據(jù)權利要求1所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述部分空乏平面晶體管的上述短閘極層的寬度大于長度。
8.根據(jù)權利要求1所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述完全空乏平面晶體管的上述長閘極層的長度為120～1000nm。
9.根據(jù)權利要求1所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述部分空乏平面晶體管的上述短閘極層的長度為9～100nm。
10.根據(jù)權利要求1所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片更包括一多重閘極晶體管，設置于上述半導體基底上方。
11.根據(jù)權利要求10所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述多重閘極晶體管是完全空乏，上述多重閘極晶體管的寬度小于70nm。
12.根據(jù)權利要求10所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述多重閘極晶體管包括一鰭形半導體層，位于上述半導體基底上，其中上述鰭形半導體層具有一源極、一汲極以及位于上述源極和上述汲極之間的一通道區(qū)，且上述鰭形半導體層中具有一應變；一閘極介電層，位于上述鰭形半導體層的上述通道區(qū)表面；以及一閘極電極，位于上述閘極介電層上，并包覆對應于上述通道區(qū)的上述鰭形半導體層的兩側壁和一頂面。
13.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片更包括一應力膜層，位于上述源極和上述汲極上。
14.根據(jù)權利要求13所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述應力膜層的材質包括氮化硅。
15.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的厚度為20～1000。
16.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的寬度為20～1000。
17.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層具有圓滑化的上部邊角(rounded corner)。
18.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層中的上述應變?yōu)檠厣鲜鲈礃O至上述汲極方向的拉伸應變。
19.根據(jù)權利要求18所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層中的上述拉伸應變量為0.1％至2％。
20.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極介電層的材質為氧化硅、氮氧化硅、或相對電容率(relative permittivity)大于5的介電材質。
21.根據(jù)權利要求20所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述相對電容率大于5的介電材質為氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化硅鉿(HfSiNxOy)、硅化鉿(HfSi4)、氧化鋯(ZrO2)、硅化鋯(ZrSi4)或氧化鑭(La2O3)。
22.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極介電層的等效氧化層厚度為3～100。
23.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其中上述鰭形半導體層的側壁的上述閘極介電層的厚度不同于頂部的厚度。
24.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的側壁的上述閘極介電層的厚度小于頂部的厚度。
25.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的頂部的上述閘極介電層的等效氧化層厚度小于20。
26.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極電極為一金屬、一金屬硅化物或一金屬氮化物，其材質包括一多晶硅或一多晶鍺。
27.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片更包括一間隔物，設置于上述閘極電極沿上述汲極與上述源極方向的兩側壁上。
28.根據(jù)權利要求27所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述間隔物沿著上述汲極與上述源極的延伸寬度為100～800。
29.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極電極的閘極長度小于65nm。
30.根據(jù)權利要求12所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片更包括一隔離區(qū)，包圍于上述多重閘極晶體管周圍，以提供電性隔離。
31.根據(jù)權利要求30所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述隔離區(qū)是由一絕緣物所構成。
32.根據(jù)權利要求30所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層表面與上述隔離區(qū)表面的高度差為200～1000。
33.根據(jù)權利要求30所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述隔離區(qū)是借由一平臺式隔離達成電性隔離。
34.一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片包括一半導體基底；以及一多重閘極晶體管，設置于上述半導體基底上，包括一鰭形半導體層，位于上述半導體基底上，其中上述鰭形半導體層具有一源極、一汲極以及位于上述源極和上述汲極之間的一通道區(qū)，且上述鰭形半導體層中具有一應變；一閘極介電層，位于上述鰭形半導體層的上述通道區(qū)表面；以及一閘極電極，位于上述閘極介電層上，并包覆對應于上述通道區(qū)的上述鰭形半導體層的兩側壁和一頂面；其中，上述鰭形半導體層的寬度小于空乏區(qū)最大寬度的兩倍。
35.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片更包括一平面晶體管，設置于上述半導體基底上。
36.根據(jù)權利要求35所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述平面晶體管是完全空乏。
37.根據(jù)權利要求36所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述平面晶體管具有一長閘極層，且上述長閘極層的長度大于寬度。
38.根據(jù)權利要求37所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述長閘極層的長度為120～1000nm。
39.根據(jù)權利要求35所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述平面晶體管是部分空乏。
40.根據(jù)權利要求39所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述平面晶體管具有一短閘極層，且上述短閘極層的長度小于寬度。
41.根據(jù)權利要求40所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述短閘極層的長度為9～100nm。
42.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述半導體基底是由一依序堆棧的一第一硅層、一絕緣層與一第二硅層所構成。
43.根據(jù)權利要求36所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述平面晶體管下方的上述第二硅層具有濃度為1016～1018cm-3的摻雜物。
44.根據(jù)權利要求39所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述平面晶體管下方的上述第二硅層具有濃度為1018～2*1019cm-3的摻雜物。
45.根據(jù)權利要求42所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述第二硅層的厚度為10～2000。
46.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述多重閘極晶體管是完全空乏，上述鰭形半導體層的寬度小于70nm。
47.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述多重閘極晶體管更包括一應力膜層，位于上述源極和上述汲極上。
48.根據(jù)權利要求47所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述應力膜層的材質包括氮化硅。
49.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的厚度為20～1000。
50.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層具有圓滑化的上部邊角(rounded corner)。
51.根據(jù)權利要求50所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述圓滑化的上部邊角的半徑為200。
52.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層中的上述應變?yōu)檠厣鲜鲈礃O至上述汲極方向的拉伸應變。
53.根據(jù)權利要求52所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層中的上述拉伸應變量為0.1％至2％。
54.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極介電層的材質為氧化硅、氮氧化硅、或相對電容率(relative permittivity)大于5的介電材質。
55.根據(jù)權利要求54所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述相對電容率大于5的介電材質為氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化硅鉿(HfSiNxOy)、硅化鉿(HfSi4)、氧化鋯(ZrO2)、硅化鋯(ZrSi4)或氧化鑭(La2O3)。
56.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極介電層的等效氧化層厚度為3～100。
57.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的側壁的上述閘極介電層的厚度不同于頂部的厚度。
58.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的側壁的上述閘極介電層的厚度小于頂部的厚度。
59.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層的頂部的上述閘極介電層的等效氧化層厚度小于20。
60.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極電極為一金屬、一金屬硅化物或一金屬氮化物，其材質包括一多晶硅或一多晶鍺。
61.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述多重閘極晶體管更包括一間隔物，設置于上述閘極電極沿上述汲極與上述源極方向的兩側壁上。
62.根據(jù)權利要求61所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述間隔物沿著上述汲極與上述源極的延伸寬度為100～800。
63.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述閘極電極的閘極長度小于65nm。
64.根據(jù)權利要求34所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于所述芯片更包括一隔離區(qū)，包圍于上述多重閘極晶體管周圍，以提供電性隔離。
65.根據(jù)權利要求64所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述隔離區(qū)是由一絕緣物所構成。
66.根據(jù)權利要求64所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層表面與上述隔離區(qū)表面的高度差為200～1000。
67.根據(jù)權利要求64所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述隔離區(qū)是借由一平臺式隔離達成電性隔離。
68.根據(jù)權利要求67所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片，其特征在于上述鰭形半導體層表面與上述平臺式隔離表面的高度差為200～1000。
69.一種可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，包括提供一半導體基底；形成一平面晶體管于上述半導體基底上方；以及形成一多重閘極晶體管于上述半導體基底上方，其中上述多重閘極晶體管包括一鰭形半導體層，位于上述半導體基底上，其中上述鰭形半導體層具有一源極、一汲極以及位于上述源極和上述汲極之間的一通道區(qū)，且上述鰭形半導體層中具有一應變；一閘極介電層，位于上述鰭形半導體層的上述通道區(qū)表面；以及一閘極電極，位于上述閘極介電層上，并包覆對應于上述通道區(qū)的上述鰭形半導體層的兩側壁和一頂面。
70.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述平面晶體管是完全空乏。
71.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述平面晶體管具有一長閘極層，且上述長閘極層的長度大于寬度。
72.根據(jù)權利要求71所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述長閘極層的長度為120～1000nm。
73.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述平面晶體管是部分空乏。
74.根據(jù)權利要求73所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述平面晶體管具有一短閘極層，且上述短閘極層的長度小于寬度。
75.根據(jù)權利要求74所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述短閘極層的長度為9～100nm。
76.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述半導體基底是由一依序堆棧的一第一硅層、一絕緣層與一第二硅層所構成。
77.根據(jù)權利要求70所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述平面晶體管下方的上述第二硅層具有濃度為1016～1018cm-3的摻雜物。
78.根據(jù)權利要求73所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述平面晶體管下方的上述第二硅層具有濃度為1018～2*1019cm-3的摻雜物。
79.根據(jù)權利要求76所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述第二硅層的厚度為10～2000。
80.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述多重閘極晶體管是完全空乏，上述鰭形半導體層的寬度小于70nm。
81.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述多重閘極晶體管更包括一應力膜層，位于上述源極和上述汲極上。
82.根據(jù)權利要求81所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述應力膜層的材質包括氮化硅。
83.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層的厚度為20～1000。
84.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層具有圓滑化的上部邊角(rounded corner)。
85.根據(jù)權利要求84所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述圓滑化的上部邊角的半徑為200。
86.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層中的上述應變?yōu)檠厣鲜鲈礃O至上述汲極方向的拉伸應變。
87.根據(jù)權利要求86所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層中的上述拉伸應變量為0.1％至2％。
88.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述閘極介電層的材質為氧化硅、氮氧化硅、或相對電容率(relative permittivity)大于5的介電材質。
89.根據(jù)權利要求88所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述相對電容率大于5的介電材質為氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化硅鉿(HfSiNxOy)、硅化鉿(HfSi4)、氧化鋯(i)、硅化鋯(ZrSi4)或氧化鑭(La2O3)。
90.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述閘極介電層的等效氧化層厚度為3～100。
91.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層的側壁的上述閘極介電層的厚度不同于頂部的厚度。
92.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層的側壁的上述閘極介電層的厚度小于頂部的厚度。
93.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層的頂部的上述閘極介電層的等效氧化層厚度小于20。
94.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述閘極電極為一金屬、一金屬硅化物或一金屬氮化物，其材質包括一多晶硅或一多晶鍺。
95.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述多重閘極晶體管更包括一間隔物，設置于上述閘極電極沿上述汲極與上述源極方向的兩側壁上。
96.根據(jù)權利要求95所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述間隔物沿著上述汲極與上述源極的延伸寬度為100～800。
97.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述閘極電極的閘極長度小于65nm。
98.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中更包括一隔離區(qū)，包圍于上述多重閘極晶體管周圍，以提供電性隔離。
99.根據(jù)權利要求98所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述隔離區(qū)是由一絕緣物所構成。
100.根據(jù)權利要求99所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層表面與上述隔離區(qū)表面的高度差為200～1000。
101.根據(jù)權利要求98所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述隔離區(qū)是借由一平臺式隔離達成電性隔離。
102.根據(jù)權利要求101所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層表面與上述平臺式隔離表面的高度差為200～1000。
103.根據(jù)權利要求69所述的可同時具有部分空乏晶體管與完全空乏晶體管的芯片的制作方法，其中上述鰭形半導體層的寬度小于空乏區(qū)最大寬度的兩倍。
全文摘要
本發(fā)明主要提出兩種不同型態(tài)的完全空乏晶體管，并且將完全空乏晶體管與部分空乏晶體管整合于單一芯片上。可透過調(diào)整閘極層的長度，以決定平面晶體管是完全空乏或是部分空乏。完全空乏晶體管的閘極層長度較部分空乏晶體管的閘極層長度為長。或是透過調(diào)整晶體管主動區(qū)的寬度，以決定晶體管是完全空乏或是部分空乏。完全空乏晶體管的主動區(qū)寬度較部分空乏晶體管的主動區(qū)寬度為窄。不斷地減少主動區(qū)的寬度，可以形成一多重閘極晶體管，當該多重閘極晶體管的主動區(qū)寬度減少至小于空乏區(qū)寬度的兩倍時，該多重閘極晶體管便是完全空乏。如此一來，在單一芯片上就可同時制備完全空乏晶體管與部分空乏晶體管。
文檔編號H01L29/786GK1542966SQ0315653
公開日2004年11月3日 申請日期2003年9月3日 優(yōu)先權日2003年4月30日
發(fā)明者楊育佳, 陳豪育, 黃健朝, 李文欽, 楊富量, 胡正明 申請人:臺灣積體電路制造股份有限公司