專利名稱：功率半導體裝置及功率半導體裝置的制造方法
技術領域：
本發(fā)明涉及功率半導體裝置及其制造方法，并涉及一種減少照相制版工序、同時改善由于該工序的減少而引起的耐壓下降的技術。
背景技術：
傳統(tǒng)的功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor金屬氧化物半導體場效應晶體管)按如下所述的方法制造。
首先，在n+型硅襯底上外延生長n-型硅層。接著，在上述外延層的主面上形成硅氧化膜(以下稱為“氧化膜”)。然后，利用照相制版術在氧化膜上形成光刻膠圖案，并以該光刻膠圖案作為掩模，對氧化膜中的的元件配置部的中央?yún)^(qū)域內的部分進行蝕刻，形成開口。此時，用剩下的氧化膜覆蓋(遮掩)外延層中的位于元件配置部的外圍區(qū)域(周邊區(qū)域)內的部分。然后，以光刻膠圖案和開口的氧化膜作為掩模離子注入p型雜質(例如硼)，之后通過熱處理，在外延層的主面內形成功率MOSFET的p基底層。其后，除去光刻膠圖案。
接著，利用照相制版術，形成在中央?yún)^(qū)域內有開口的光刻膠圖案。此時，所形成的光刻膠圖案的開口比上述氧化膜的開口窄，因此，用光刻膠圖案不僅覆蓋上述氧化膜，而且，也覆蓋p基底層中上述氧化膜的開口附近的部分。然后，以該光刻膠圖案作為掩模，離子注入n型雜質(砷)，之后通過熱處理，在p基底層的主面內形成功率MOSFET的n+源極層。其后，除去光刻膠圖案。
接著，通過CVD(Chemical Vapor Deposition化學氣相淀積)法全面形成絕緣膜，以覆蓋上述氧化膜和在該氧化膜的開口內露出的主面。接著，利用照相制版術在該絕緣膜上形成對應柵溝槽的設有開口的光刻膠圖案，并以該光刻膠圖案作為掩模對上述絕緣膜進行蝕刻。在除去光刻膠圖案后，以圖案化的絕緣膜作為掩模，對n+源極層、p基底層及外延層進行蝕刻，形成柵溝槽。然后，除去作為掩模而使用的絕緣膜，并在露出的表面上形成柵氧化膜。
接著，通過CVD法淀積n型多晶硅，以填充柵溝槽并達到高于主面的上方，其后，深蝕刻(etch back)至預定的厚度。然后，利用照相制版術形成光刻膠圖案，以將從溝道內填高至上述氧化膜上的多晶硅部分覆蓋。其后，以該光刻膠圖案作為掩模，對多晶硅進行干法刻蝕至與主面相同的高度或者以下。從而，形成多晶硅柵電極。而且，為了使MOS晶體管正常動作，將溝槽內多晶硅的上面設在高于p基底層和n+源極層之間的結面(junction face)的上方。其后，除去光刻膠圖案。
然后，在露出多晶硅的表面上形成蓋氧化膜(cap oxide)，并通過CVD法淀積作為層間絕緣膜的BPSG(Boro-Phospho Silicate Glass硼磷硅玻璃)。
接著，利用照相制版術，在層間絕緣膜上形成設有源接觸孔用開口和柵接觸孔用開口的光刻膠圖案。然后，以該光刻膠圖案作為掩模對層間絕緣膜等進行蝕刻，形成源接觸孔和柵接觸孔。然后，除去光刻膠圖案。再有，源接觸孔在多晶硅柵電極附近貫通n+源極層而到達p基底層地形成。另外，柵接觸孔形成在外圍區(qū)域內的氧化膜上，使多晶硅柵電極中從柵溝槽填高的部分在該孔內露出。
接著，用濺射法全面蒸鍍導電的Al-Si膜，以填充源接觸孔和柵接觸孔，并利用照相制版術在該Al-Si膜上形成光刻膠圖案。然后，通過以光刻膠圖案作為掩模進行蝕刻，由Al-Si膜形成鋁源電極和鋁柵電極。然后，除去光刻膠圖案。
然后，通過濺射法在襯底的外延層的相反側的表面上，全面淀積導電的Ti/Ni/Au合金，形成漏電極。
經(jīng)過以上的工序，傳統(tǒng)的功率MOSFET就告完成。
這里，就上述傳統(tǒng)的功率MOSFET的耐壓進行說明。在鋁源電極設定于接地(地線)電位上，漏電極設定于正電位上的狀態(tài)下，在p基底層和外延層之間的結部上產(chǎn)生耗盡層。一般來說，耗盡層與施加電壓的1/2次冪成比例地擴展，因此，電流也與電壓的1/2次冪成比例地增加。如果繼續(xù)增加電壓使加在耗盡層的電場強度超過某一定值時，就產(chǎn)生雪崩擊穿現(xiàn)象。為了防止產(chǎn)生雪崩擊穿現(xiàn)象，通常使用雪崩擊穿電壓的約80％的電壓。此時，由于p基底層的外端具有曲率，因此，加在耗盡層的電場將進一步增強，擊穿電壓變得比一維的pn結耐壓小。因此，就提出了提高具有曲率的功率設備的擊穿電壓的若干種結構。作為代表性的結構，提出了一般廣泛使用的場環(huán)(field ring)結構(或保護環(huán)(guard ring)結構)和場電極(field plate)結構。根據(jù)場環(huán)結構，通過在形成主結的p基底層的外圍設置多浮置狀態(tài)(multiple floating state)的p型層，緩和曲率并均勻保持耗盡層。并且，根據(jù)場電極結構，通過在p基底層的正上方和外側隔著絕緣膜配置電極，并在該電極上提供負電壓，使耗盡層容易向外側延伸，從而緩和曲率。
再有，上述傳統(tǒng)的制造方法例如在日本專利文獻1(國際公開第99/12214號小冊子)中作了介紹。
上述傳統(tǒng)的功率MOSFET的制造方法包括六個照相制版工序。即1.形成p基底層的工序；2.形成n+源極層的工序；3.形成柵溝槽的工序；4.多晶硅柵電極的圖案化工序；5.形成接觸孔工序；以及6.鋁電極的圖案化工序。
這里，為了減少制造工序的數(shù)量，如果省略形成n+源極層時的照相制版工序，就產(chǎn)生如下問題。即，n+源極層的離子注入，是通過將在離子注入p基底層時所使用的上述氧化膜原封不動地再作為掩模進行自對準來執(zhí)行(雙擴散結構)。這時，與使用已述的n+源極層用掩模(即設有比氧化膜更窄的開口的光刻膠圖案)的場合相比，n+源極層的外端更接近于p基底層的外端。也就是說，在外圍部分p基底層的寬度變窄了，換言之，p基底層的外圍和n+源極層的外圍之間的距離變短了。因而，很容易產(chǎn)生穿通現(xiàn)象(punch-through)，從而降低了耐壓。

發(fā)明內容
本發(fā)明鑒于以上問題而提出，其目的在于提供一種能夠減少照相制版工序，同時能夠改善由于該工序的減少而引起的耐壓下降的功率半導體裝置及其制造方法。
本發(fā)明的功率半導體裝置，是一種在設有中央?yún)^(qū)域和外圍區(qū)域的元件配置部內含有功率半導體元件的功率半導體裝置，其中設有第一導電型的第一半導體層、第一絕緣體、第二絕緣體、與第一導電型相反的第二導電型的第二半導體層以及第一導電型的第三半導體層。所述第一半導體層包括橫跨所述中央?yún)^(qū)域和所述外圍區(qū)域設置的主面。所述第一絕緣體設置在所述主面上，在所述中央?yún)^(qū)域內設有第一開口，它包含形成所述第一開口的側面。所述第二絕緣體設置在所述第一絕緣體的所述側面上，使所述第一開口變窄。所述第二半導體層設置在所述主面內。所述第二半導體層包括第一部分，該第一部分在所述中央?yún)^(qū)域內構成所述功率半導體元件的一部分，與所述第一絕緣體相面對地向所述外圍區(qū)域側延伸。所述第三半導體層設置在所述主面中的所述第一部分的形成區(qū)域內，并在所述第一部分的所述形成區(qū)域中的所述中央?yún)^(qū)域內，形成所述功率半導體元件的另一部分，并與所述第二絕緣體相面對地向所述外圍區(qū)域側延伸。
另外，本發(fā)明的功率半導體裝置的制造方法，包括如下的工序(a)～(h)。其中，所述功率半導體裝置在設有中央?yún)^(qū)域和外圍區(qū)域的元件配置部內含有功率半導體元件。所述工序(a)是準備第一導電型的第一半導體層的工序。再有，所述第一半導體層含有橫跨所述中央?yún)^(qū)域和所述外圍區(qū)域的主面。所述工序(b)是橫跨所述中央?yún)^(qū)域和所述外圍區(qū)域在所述主面上形成第一絕緣膜的工序。所述工序(c)是對所述第一絕緣膜進行開口，從而形成至少設有一個開口的第一絕緣體的工序。所述工序(d)是經(jīng)由所述至少一個開口離子注入與所述第一導電型相反的第二導電型雜質的工序。所述工序(e)是在所述工序(d)之后實施熱處理的工序。所述工序(f)是填充所述至少一個開口而形成第二絕緣膜的工序。所述工序(g)是對所述第二絕緣膜進行深蝕刻的工序。再有，所述至少一個開口中包括所述中央?yún)^(qū)域內的第一開口。這里，所述工序(c)包含在所述第一絕緣膜上形成所述第一開口的工序(c)-1)。并且，所述工序(d)包含經(jīng)由所述第一開口離子注入所述第二導電型的所述雜質，在所述主面內形成所述第二導電型的第二半導體層的第一部分的工序(d)-1)。并且，所述工序(g)包含在形成所述第一開口的所述第一絕緣體的側面上，由所述第二絕緣膜形成第二絕緣體，將所述第一開口變窄的工序(g)-1)。所述工序(h)是在所述工序(g)之后以設有所述第二絕緣體的狀態(tài)，經(jīng)由所述第一開口離子注入所述第一導電型的雜質，并在所述主面中所述第一部分的形成區(qū)域內形成所述第一導電型的第三半導體層的工序。


圖1是說明第一實施例的功率半導體裝置的平面圖。
圖2是圖1中的虛線所圍的部分2的放大圖。
圖3是沿圖2中的3-3線處的截面圖。
圖4是沿圖2中的4-4線處的截面圖。
圖5是圖3的局部放大圖。
圖6是圖1中的虛線所圍的部分6的截面圖。
圖7是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖8是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖9是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖10是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖11是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖12是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖13是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖14是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖15是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖16是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖17是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖18是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖19是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖20是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖21是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖22是說明第一實施例的功率半導體裝置的制造方法的截面圖。
圖23是說明第一實施例的功率半導體裝置的曲線圖。
圖24是說明比較用功率半導體裝置的曲線圖。
圖25是說明第二實施例的功率半導體裝置的平面圖。
圖26是沿圖25中的26-26線處的截面圖。
圖27是沿圖25中的27-27線處的截面圖。
圖28是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖29是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖30是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖31是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖32是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖33是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖34是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖35是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖36是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖37是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖38是說明第二實施例的功率半導體裝置的制造方法的截面圖。
圖39是說明第三實施例的功率半導體裝置的平面圖。
圖40是沿圖39中的40-40線處的截面圖。
圖41是沿圖39中的41-41線處的截面圖。
圖42是說明第四實施例的功率半導體裝置的平面圖。
圖43是沿圖42中的43-43線處的截面圖。
圖44是沿圖42中的44-44線處的截面圖。
圖45是說明第五實施例的功率半導體裝置的平面圖。
圖46是沿圖45中的46-46線處的截面圖。
圖47是沿圖45中的47-47線處的截面圖。
圖48是說明第五實施例的功率半導體裝置的制造方法的截面圖。
圖49是說明第五實施例的功率半導體裝置的另一制造方法的截面圖。
圖50是說明第六實施例的功率半導體裝置的平面圖。
圖51是沿圖50中的51-51線處的截面圖。
圖52是沿圖50中的52-52線處的截面圖。
圖53是說明第七實施例的功率半導體裝置的平面圖。
圖54是沿圖53中的54-54線處的截面圖。
圖55是沿圖53中的55-55線處的截面圖。
圖56是說明第八實施例的功率半導體裝置的平面圖。
圖57是沿圖56中的57-57線處的截面圖。
圖58是沿圖56中的58-58線處的截面圖。
圖59是說明第九實施例的功率半導體裝置的平面圖。
圖60是沿圖59中的60-60線處的截面圖。
圖61是沿圖59中的61-61線處的截面圖。
圖62是圖60的局部放大圖。
圖63是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖64是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖65是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖66是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖67是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖68是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖69是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖70是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖71是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖72是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖73是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖74是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖75是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖76是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖77是說明第九實施例的功率半導體裝置的制造方法的截面圖。
圖78是說明第九實施例的功率半導體裝置的曲線圖。
圖79是說明第十實施例的功率半導體裝置的平面圖。
圖80是沿圖79中的80-80線處的截面圖。
圖81是沿圖79中的81-81線處的截面圖。
圖82是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖83是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖84是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖85是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖86是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖87是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖88是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖89是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖90是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖91是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖92是說明第十實施例的功率半導體裝置的制造方法的截面圖。
圖93是說明第十一實施例的功率半導體裝置的平面圖。
圖94是沿圖93中的94-94線處的截面圖。
圖95是沿圖93中的95-95線處的截面圖。
圖96是說明第十二實施例的功率半導體裝置的平面圖。
圖97是沿圖96中的97-97線處的截面圖。
圖98是沿圖96中的98-98線處的截面圖。
圖99是說明第十三實施例的功率半導體裝置的平面圖。
圖100是沿圖99中的100-100線處的截面圖。
圖101是沿圖99中的101-101線處的截面圖。
圖102是說明第十四實施例的功率半導體裝置的平面圖。
圖103是沿圖102中的103-103線處的截面圖。
圖104是沿圖102中的104-104線處的截面圖。
圖105是說明第十五實施例的功率半導體裝置的平面圖。
圖106是沿圖105中的106-106線處的截面圖。
圖107是沿圖105中的107-107線處的截面圖。
圖108是說明第十六實施例的功率半導體裝置的平面圖。
圖109是沿圖108中的109-109線處的截面圖。
圖110是沿圖108中的110-110線處的截面圖。
圖111是說明第十七實施例的功率半導體裝置的平面圖。
圖112是沿圖111中的112-112線處的截面圖。
圖113是沿圖111中的113-113線處的截面圖。
圖114是說明第十八實施例的功率半導體裝置的平面圖。
圖115是沿圖114中的115-115線處的截面圖。
圖116是沿圖114中的116-116線處的截面圖。
圖117是說明第十九實施例的功率半導體裝置的平面圖。
圖118是沿圖117中的118-118線處的截面圖。
圖119是沿圖117中的119-119線處的截面圖。
圖120是說明第二十實施例的功率半導體裝置的平面圖。
圖121是沿圖120中的121-121線處的截面圖。
圖122是沿圖120中的122-122線處的截面圖。
圖123是說明第二十一實施例的功率半導體裝置的平面圖。
圖124是沿圖123中的124-124線處的截面圖。
圖125是沿圖123中的125-125線處的截面圖。
圖126是說明第二十二實施例的功率半導體裝置的平面圖。
圖127是沿圖126中的127-127線處的截面圖。
圖128是沿圖126中的128-128線處的截面圖。
圖129是說明第二十三實施例的功率半導體裝置的平面圖。
圖130是沿圖129中的130-130線處的截面圖。
圖131是沿圖129中的131-131線處的截面圖。
圖132是說明第二十四實施例的功率半導體裝置的平面圖。
圖133是沿圖132中的133-133線處的截面圖。
圖134是沿圖132中的134-134線處的截面圖。
圖135是說明第二十五實施例的功率半導體裝置的截面圖。
圖136是說明第二十五實施例的功率半導體裝置的截面圖。
501～525功率半導體裝置；550元件配置部分；551中央?yún)^(qū)域；552外圍區(qū)域；610外延層(第一半導體層)；61S主面；620、620B～620Fp型層(第二半導體層)；621、621Bp基底層(第一部分)；621BS較淺部分；621BD較深部分；621d、622d耗盡層；622第二部分；630第三半導體層；710、710B、710C第一絕緣體；711第一開口；712第二開口；71W側面；720第二絕緣體；720x第二絕緣膜；730第三絕緣體；800功率半導體元件；810、810B柵電極(控制電極)；820、820B源電極(主電極)；830漏電極(主電極)；840柵極絕緣膜。
具體實施例方式
第一實施例圖1是說明第一實施例的功率半導體裝置(以下簡單稱為“半導體裝置”)501的平面圖。
如圖1所示，半導體裝置501大致區(qū)分為元件配置部550和圍繞該元件配置部550的切割部560。而且，元件配置部550包括中央?yún)^(qū)域(或單元區(qū)域)551和圍繞該中央?yún)^(qū)域551的外圍區(qū)域552。
在圖2，表示了圖1中虛線所圍的部分2(中央?yún)^(qū)域551和外圍區(qū)域552之間的界線附近的部分)的放大平面圖。另外，在圖3表示了圖2中沿3-3線處的截面圖(硅臺面區(qū)域)，在圖4表示了圖2中沿4-4線處的截面圖，在圖5放大表示了圖3(或圖4)中的一部分。另外，在圖6表示了圖1中虛線所圍的部分6(中央?yún)^(qū)域551)的放大圖。還有，在圖2和后述同樣的平面圖中，為了便于說明，省略了絕緣膜840、850、860等圖示，并對電極820等作了破斷表示。另外，為了避免附圖的復雜性，省略了例如對圖3中的第二絕緣體720等較小部分的剖面線。
為便于說明，在以下的說明中將柵電極(控制電極)810用柵溝槽(以下簡單稱為“溝槽”)813的最外端位置，選定為中央?yún)^(qū)域551和外圍區(qū)域552之間的界線，但該界線并不限定于此。例如，也可以將第一絕緣體710的側面71W(參照圖5)位置選定為上述界線。另外，例如也可以將第二絕緣體720中離第一絕緣體710較遠側端的位置選定為上述界線。
在半導體裝置501的元件配置部550內，形成具有MOS型晶體管結構(后述)的功率半導體元件(以下簡單稱為“半導體元件”)800，本例中，列舉n溝槽型功率MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor)作為該半導體元件800。半導體元件800的MOS型晶體管結構形成于中央?yún)^(qū)域551。
如圖2～圖6所示，半導體裝置501包括由含有高濃度的n型(第一導電型)雜質的n+型硅襯底600和在該襯底600的主面上配置的n-型硅的外延層(第一半導體層)610構成的襯底，而在該兩層結構的襯底上形成各種元件。而且，該兩層結構的襯底的范圍橫跨元件配置部550和切割部560(包括了元件配置部550和切割部560)，因此，外延層610的主面(與襯底600接觸的主面相反側的主面)61S的范圍橫跨元件配置部550和切割部560。
在外圍區(qū)域552內，外延層610的主面61S上，例如配置了由硅氧化物形成的膜狀的第一絕緣體710。第一絕緣體710在中央?yún)^(qū)域551內設有開口(第一開口)711(參照后述的圖8)，從俯視圖上來看，具有圍繞中央?yún)^(qū)域551內的MOS型晶體管結構的形狀。而且，第一絕緣體710設有形成開口711的側面71W(參照圖5)，該側面71W朝向中央?yún)^(qū)域551(的中央)側。
在第一絕緣體710的側面71W上，配置了與外延層610的主面61S接觸的例如由硅氧化物形成的第二絕緣體720，因此，開口711由于第二絕緣體720而變窄。第二絕緣體720具有與所謂側壁襯墊(設置在MOSFET的柵極旁邊，并用于形成例如LDD(Lightly Doped Drain)區(qū)域)相同的形狀。在圖示的例中，第二絕緣體720具有與第一絕緣體710大致相同的高度(在主面61S的法線方向上的尺寸。在圖3～圖5中的縱方向)，而且，在高度方向上離主面61S越遠其寬度(與主面61S平行且與側面71W相交(相互垂直)的方向上的尺寸。在圖3～圖5中的橫方向)越小。并且，在圖中所表示的第二絕緣體720的中央?yún)^(qū)域551側的面(側面)為平面(因此，截面形狀為三角形)，但是，該面也可以是曲面。
在外延層610的主面61S內，形成由p型(第二導電型)雜質例如含有硼的p型硅構成的p型層(第二半導體層)620，p型層620由功率MOSFET的p基底層(第一部分)621形成。p基底層621從主面61S起以預定深度形成，但不會延伸到襯底600。另外，p基底層621設置在整個中央?yún)^(qū)域551內，同時延伸到外圍區(qū)域552側(這里是指外圍區(qū)域552內)。此時，p基底層621的端部(外端)延伸至面對第一絕緣體710中第二絕緣體720附近的端部的位置。p基底層621在中央?yún)^(qū)域551內構成MOS型晶體管結構的一部分。
在以下的說明中，可以把外延層610的主面61S中形成p型層620的區(qū)域表示為“p型層620的主面61S”，也可以同樣表示為“p基底層621的主面61S”。
另外，在p基底層621的主面61S內，形成n型雜質例如含有高濃度砷的n+型硅層(第三半導體層)630。由于該n+型硅層630形成功率MOSFET的n+源極層，因此，以下將該層630稱為“n+源極層630”。n+源極層630從主面61S起以預定深度形成，但不會延伸到p基底層621的底部，也就是說，其深度小于p基底層621且不會超過該p基底層621。另外，n+源極層630設置在中央?yún)^(qū)域551內，同時延伸到外圍區(qū)域552側(這里是指外圍區(qū)域552內)。此時，n+源極層630的端部(外端)設在面對第二絕緣體720、但不與第一絕緣體710相面對的位置上。n+源極層630在中央?yún)^(qū)域551內構成MOS型晶體管結構的一部分。
在以下的說明中，可以把外延層610的主面61S中的n+源極層630形成區(qū)域表示為“n+源極層630的主面61S”。
而且，如圖2所示，從俯視圖上來看柵溝槽813以網(wǎng)狀形成于中央?yún)^(qū)域551內。如圖3、圖4和圖6所示，溝槽813從主面61S貫通源極層630和p基底層621并到達外延層610的深度延伸形成。但是，溝槽813不到達襯底600。在溝槽813的內表面上，例如配置了由氧化硅構成的柵絕緣膜840，而在柵絕緣膜840上，配置了由高濃度摻雜的多晶硅形成的多晶硅柵電極811，從而將柵溝槽813填充。再有，該多晶硅柵電極811與柵極焊盤570(參照圖1)連接。
如圖3～圖5所示，柵絕緣膜840從溝槽813內連續(xù)延伸至主面61S上。具體地說，柵絕緣膜840延伸至n+源極層630的主面61S上，而且，其端部與第二絕緣體720接觸。柵絕緣膜840比第一絕緣體710薄。另外，如圖2～圖5所示，多晶硅柵電極811也引出到溝槽813之外，并覆蓋在柵絕緣膜840上、第二絕緣體720上以及第一絕緣體710上，而且，與這些部分840、720、710相接觸。
為達到絕緣目的而配置的蓋氧化膜850，將多晶硅柵電極811覆蓋。另外，配置了例如由BPSG(Boro-Phospho Silicate Glass硼磷硅玻璃)形成的層間絕緣膜860，以在主面61S側覆蓋外延層610。
在外圍區(qū)域552內形成柵接觸孔819，該柵接觸孔819貫通層間絕緣膜860、蓋氧化膜850以及多晶硅柵電極811、但不到達主面61S。如圖2所示，這里例示了從俯視圖上來看是線狀的柵接觸孔819。然后，在層間絕緣膜860上形成例如由導電的Al-Si形成的鋁柵電極812，以在柵接觸孔819內與多晶硅柵電極811接觸。
此時，多晶硅柵電極811的引出溝槽813外的部分，隔著柵絕緣膜840、第二絕緣體720以及第一絕緣體710，面對著主面61S延伸，而且，從中央?yún)^(qū)域551延伸到比p型層620(即p基底層621)更遠的一側。另外，鋁柵電極812隔著多晶硅柵電極811的引出溝槽813外的部分，與主面61S相面對地設置。鋁柵電極812從溝槽813的最外端附近起，朝著遠離中央?yún)^(qū)域551一側并超過p型層620的配置位置向前延伸。
這里，在功率半導體裝置501中，由多晶硅柵電極811和鋁柵電極812構成的柵電極810，將形成后述的MOS型晶體管結構的控制電極810。此時，功率半導體裝置501的柵電極810，隔著主面61S上的柵絕緣膜840部分和第一與第二絕緣體710、720，與主面61S相面對地設置，而且，從中央?yún)^(qū)域551延伸至比p型層620更遠的一側(超過p型層620的配置位置向前延伸)。再有，鋁柵電極812具有使多晶硅柵電極811的布線電阻降低的作用。
另一方面，如圖2、圖4及圖6所示，在中央?yún)^(qū)域551內形成源接觸孔829，該孔貫通層間絕緣膜860、柵絕緣膜840在主面61S上的部分以及n+源極層630，并到達p基底層621。該源接觸孔829設置在網(wǎng)狀的多晶硅柵電極811的網(wǎng)孔部分(圖2中例示了從俯視圖上來看為方形的情況)，從而使n+源極層630在多晶硅柵電極811的附近留下。而且，例如由導電的Al-Si形成的源電極(主電極)820形成于在中央?yún)^(qū)域551內的層間絕緣膜860上，以在各源接觸孔829內與n+源極層630和p基底層621相接觸。再有，在半導體裝置501中源電極820不延伸到外圍區(qū)域552內。
而且，例如由Ti/Ni/Au合金形成的漏電極(主電極)830，橫跨中央?yún)^(qū)域551和外圍區(qū)域552地配置在襯底600上。
此時，在半導體層610、620、630的堆積方向(換言之即主面61S的法線方向)上，源電極820和漏電極830夾著半導體層610、620、630而設置。
這里，柵電極810、柵絕緣膜840及半導體層610、620、630構成功率半導體元件800(此例為n溝槽型功率MOSFET)中的MOS晶體管結構。于是，形成一種流過源電極820和漏電極830之間的主路徑的主電流由柵電極810(的溝槽813內的部分)更具體地說是被施加在柵電極810的電壓控制的MOS型晶體管結構。
接著，參照圖7～圖22的截面圖就功率半導體裝置501的制造方法進行說明。再有，圖7～圖22中的(a)對應于圖3，圖7～圖22中的(b)對應于圖4，圖7～圖22中的(c)對應于圖6。
首先，準備含有高濃度n型雜質的n+型硅襯底600，并在該襯底600的主面上外延生長n-型硅層(第一半導體層)610(參照圖7)。還有，該襯底600和外延層610包含元件配置部550和切割部560，外延層610的主面61S跨越元件配置部550和切割部560。
接著，例如將由氧化硅構成的第一絕緣膜和光刻膠膜，依次在外延層610的主面61S上全面地形成(因此，第一絕緣膜和光刻膠膜橫跨中央?yún)^(qū)域551和外圍區(qū)域552地設置)。接著，利用照相制版術對上述光刻膠膜制作圖案，形成對應于已述的第一絕緣體710的光刻膠圖案900(參照圖8)。然后，以光刻膠圖案900作為掩模進行蝕刻，在第一絕緣膜上中央?yún)^(qū)域551內形成開口(第一開口)711(參照圖8)。從而，第一絕緣膜上外圍區(qū)域552內所剩的部分成為第一絕緣體710(參照圖8)。然后，除去光刻膠圖案900。
接著，以第一絕緣體710作為掩模，也就是通過第一絕緣體710的開口711離子注入p型雜質(例如硼)，然后進行熱處理，在外延層610的主面61S內形成p型層(第二半導體層)620的p基底層(第一部分)621(參照圖9)。
其后，通過CVD(Chemical Vapor Deposition化學汽相淀積)法將開口711填充，形成例如由氧化硅構成的第二絕緣膜720x(參照圖10)。此時，與主面61S相接觸地形成第二絕緣膜720x和開口711內露出的側面71W(參照圖9)。然后，通過干法刻蝕法對第二絕緣膜720x進行深蝕刻，在開口711內露出p基底層621，同時由第二絕緣膜720x在側面71W(參照圖9)上形成第二絕緣體720(參照圖11)。結果，開口711由于第二絕緣體720而變窄。
接著，在設有第二絕緣體720的狀態(tài)下通過開口711離子注入n型雜質(例如砷)，然后，通過熱處理，在p基底層621的主面61S內形成n+源極層630(參照圖12)。
然后，用CVD法形成硅氧化膜911，以全面覆蓋露出n+源極層630的主面61S和第一與第二絕緣體710、720。接著，利用照相制版術，在氧化膜91 1上形成對應于柵溝槽813的圖形的光刻膠圖案901。然后，以光刻膠圖案901作為掩模，用干法刻蝕法對氧化膜911制作圖案(參照圖13)。
除去光刻膠圖案901之后，以被圖案化的氧化膜911作為掩模，對外延層610(更具體地說，是n+源極層630、p基底層621及外延層610)進行蝕刻，形成柵溝槽813(參照圖14)。然后，將氧化膜911蝕刻掉。
接著，在外延層610的露出表面(更具體地說，n+源極層630、p基底層621、以及外延層610的各露出表面)上例如實施熱氧化，形成柵絕緣膜840(參照圖15)。
然后，用CVD法形成高濃度摻雜的多晶硅膜811x，填充柵溝槽813并進而配置在第一和第二絕緣體710、720上(參照圖16)。
然后，利用照相制版術形成光刻膠圖案902，以覆蓋柵溝槽813內的端部和與該端部連續(xù)的、第一和第二絕緣體710、720上的多晶硅膜811x部分(參照圖17)。然后，以光刻膠圖案902作為掩模對多晶硅膜811x進行干法刻蝕，形成多晶硅柵電極811(參照圖17)。再有，為了使MOS晶體管正常動作，對多晶硅膜811x進行深蝕刻，使柵溝槽813內的多晶硅柵電極811的上面，位于p基底層621和n+源極層630間的結面之上方，且位于主面61S之下方。
除去光刻膠圖案902之后，為對多晶硅柵電極811的露出面加以絕緣，形成蓋氧化膜850(參照圖18)。另外，通過CVD法形成例如由BPSG構成的層間絕緣膜860，以覆蓋多晶硅柵電極811等(參照圖18)。
接著，利用照相制版術，在層間絕緣膜860上形成設有柵接觸孔819用和源接觸孔829用開口的光刻膠圖案903(參照圖19)。然后，以光刻膠圖案903作為掩模進行干法刻蝕，使層間絕緣膜860和蓋氧化膜850開口(參照圖19)。
除去光刻膠圖案903之后，以開口的層間絕緣膜860作為掩模對多晶硅柵電極811和n+源極層630進行蝕刻，形成柵接觸孔819和源接觸孔829(參照圖20)。而且，該源接觸孔829為貫通n+源極層630并使p基底層621在該孔829內露出而形成。
接著，在層間絕緣膜860的整個面上，通過濺射法蒸鍍導電的Al-Si膜，以填充柵接觸孔819和源接觸孔829，并利用照相制版術在該Al-Si膜上形成光刻膠圖案904(參照圖21)。然后，以光刻膠圖案904作為掩模進行蝕刻，由Al-Si膜形成已述配置形態(tài)的鋁柵電極812和源電極820(參照圖21)。另外，通過控制多晶硅柵電極811和鋁柵電極812的圖案化形狀，能夠得到具有上述結構的、即隔著柵絕緣膜840的主面61S上的部分和第一與第二絕緣體710、720與主面61S相面對的、從中央?yún)^(qū)域551延伸至比p型層620更遠的一側的柵電極810。其后，將除去光刻膠圖案904。
然后，在襯底600的遠離外延層610的一側的主面上，通過濺射法全面蒸鍍導電的Ti/Ni/Au合金，形成漏電極830(參照圖22)。
如上所述，在功率半導體裝置501中，通過設有第二絕緣體720的開口711，離子注入n+源極層630用n型雜質(參照圖12)。此時，由于通過第二絕緣膜720x的深蝕刻形成第二絕緣體720(參照圖10和圖11)，不使用照相制版術，因此，與傳統(tǒng)的制造方法不同。從而，可降低成本。此外，消除了照相制版術所要求的高精度的位置調整，從而提高了成品率。
而且，與通過不使用第二絕緣體720的已述的制造方法(將p基底層用離子注入掩模照原樣地再用于n+源極層的離子注入)制造的半導體裝置相比，半導體裝置501不容易發(fā)生擊穿，從而提高了耐壓。這是因為如上所述，以第一和第二絕緣體710、720作為掩模進行形成n+源極層630的離子注入，能夠使p型層620(p基底層621)的外端的寬度W1(參照圖3和圖4)，即p型層620的外圍與n+源極層630的外圍之間的距離W1，大于不使用第二絕緣體720的已述制造方法的距離，因此，在p型層620的該外端上不易產(chǎn)生擊穿。
這樣，依據(jù)半導體裝置501，可減少照相制版工序，并能改善由于該工序的減少而引起的耐壓低的情況。
另外，柵電極810不僅設置在柵溝槽813內，而且，還隔著柵絕緣膜840的主面61S上的部分和第一與第二絕緣體710、720與主面61S相面對地從中央?yún)^(qū)域551延伸至比p型層620更遠的一側(超過p型層620的配置位置向前延伸)。因而，柵電極810控制流過源電極820和漏電極830之間的主電流，同時在半導體裝置501工作時(源電極820設定在接地(地線)電位，漏電極830設定在正電位時)起到場電極的效果，從而具有提高耐壓的作用。
這里，在圖23和圖24中，表示對功率半導體裝置501和通過不使用第二絕緣體720的已述的制造方法制造的比較用功率半導體裝置(兩種半導體裝置都是30V級的功率MOSFET)，用設備仿真程序(device simulator)Medici計算其漏-源間耐壓的結果。從圖23和圖24可知，與圖24所示的比較用半導體裝置約在19V被擊穿相對比，圖23所示的半導體裝置501的耐壓提高到約44V。
第二實施例圖25是說明第二實施例的功率半導體裝置502的平面圖，圖26是沿圖25中的26-26線處的截面圖，圖27是沿圖25中的27-27線處的截面圖。半導體裝置502具有從半導體裝置501(參照圖2～圖4)除去第一和第二絕緣體710、720后的結構。因此，在半導體裝置502中，柵絕緣膜840除柵溝槽813之外，還延伸至第一和第二絕緣體710、720的配置區(qū)域。半導體裝置502的其它結構與已述的半導體裝置501基本相同。
接著，參照圖28～圖38的截面圖，就半導體裝置502的制造方法進行說明。再有，圖28～圖38中的(a)對應于圖25，圖28～圖38中的(b)對應于圖26，圖28～圖38中的(c)對應于圖27。
首先，采用已述的半導體裝置501的制造方法，將形成過程進行到n+源極層630(參照圖12)。
接著，用濕法刻蝕除去第一和第二絕緣體710、720(參照圖28)。
其后的工序與已述的半導體裝置501的制造方法基本相同。具體地說，形成氧化膜911，并使該氧化膜911對應于柵溝槽813進行圖案化(參照圖29)。再有，如上所述，由于在半導體裝置502的制造方法中除去了第一和第二絕緣體710、720，因此，氧化膜911在原來配置第一和第二絕緣體710、720的區(qū)域與主面61S接觸。然后，以圖案化的氧化膜911作為掩模形成柵溝槽813(參照圖30)。
在除去氧化膜911之后，形成柵絕緣膜840(參照圖31)。再有，如上所述，由于在半導體裝置502的制造方法中除去了第一和第二絕緣體710、720，因此，柵絕緣膜840延伸至配置第一和第二絕緣體710、720的區(qū)域。
其后，通過形成多晶硅膜811x(參照圖32)并對該膜811x進行圖案化，形成多晶硅柵電極811(參照圖33)。接著，形成蓋氧化膜850和層間絕緣膜860(參照圖34)。然后，對層間絕緣膜860和蓋氧化膜850進行開口(參照圖35)，并形成柵接觸孔819和源接觸孔829(參照圖36)。接著，通過在層間絕緣膜860上形成Al-Si膜并對該膜圖案化，形成鋁柵電極812和源電極820(參照圖37)。進而，形成漏電極830(參照圖38)。
依據(jù)功率半導體裝置502，可與功率半導體裝置501相同地減少照相制版工序，同時能夠改善由于該工序的減少而引起耐壓低的狀況。
此時，半導體裝置502不設第一和第二絕緣體710、720，在半導體裝置502中的柵電極810的溝槽813之外的部分與主面61S之間，全面地設置比第一絕緣體710薄的柵絕緣膜840。從而，柵電極810的溝槽813之外的部分更接近于主面61S。因此，依據(jù)半導體裝置502，增強了由柵電極810的場電極效果，并進一步地提高了耐壓。
第三實施例圖39是說明第三實施例的功率半導體裝置503的平面圖，圖40是沿圖39中的40-40線處的截面圖，圖41是沿圖39中的41 41線處的截面圖。半導體裝置503具有在半導體裝置501(參照圖2～圖4)中將柵電極810變更為柵電極810B后的結構，半導體裝置503的其它結構與已述的半導體裝置501基本相同。
更詳細地說，柵電極810B由多晶硅柵電極811B構成，不包括已述的鋁柵電極812(參照圖2～圖4)，而該多晶硅柵電極811B具有在已述的多晶硅柵電極811(參照圖2～圖4)中除去引出至溝槽813之外的部分的結構。也就是說，與已述的半導體裝置501不同，半導體裝置503的柵電極810B不會從中央?yún)^(qū)域551延伸至比p型層620更遠的一側(不超過p型層620的配置位置)，換言之，不會延伸至外圍區(qū)域552內設置。再者，在半導體裝置503中蓋氧化膜850也不延伸至外圍區(qū)域552內。并且，由于柵電極810B不延伸至溝槽813之外，因此，層間絕緣膜860跟柵絕緣膜840的主面61S上的部分以及第一與第二絕緣體710、720相接觸。
具有這樣結構的半導體裝置503，例如可通過在半導體裝置501的制造方法中，不使用光刻膠圖案902對多晶硅膜811x進行深蝕刻來制造(參照已述的圖32和圖33)。
依據(jù)功率半導體裝置503，可與功率半導體裝置501一樣地減少照相制版工序，同時能夠改善由于該工序的減少而引起的耐壓低的狀況。
第四實施例在上述的半導體裝置503(參照圖39～圖41)中，由于柵電極810B在外圍區(qū)域552內沒有與主面61S相面對，因此，不能得到柵電極810B的場電極效果，即不能得到因該柵電極810B而提高耐壓的效果。因而，在第四實施例中就這些方面的改善進行說明。
圖42是說明第四實施例的功率半導體裝置504的平面圖，圖43是沿圖42中的43-43線處的截面圖，圖44是沿圖42中的44-44線處的截面圖。半導體裝置504具有在上述的半導體裝置503(參照圖39～圖41)中將源電極820變更為源電極820B后的結構，源電極820B是將源電極820延伸至外圍區(qū)域552內而形成的。半導體裝置504的其它結構與已述的半導體裝置503基本相同。
此時，在半導體裝置504中，源電極820B延伸至外圍區(qū)域552，并隔著柵絕緣膜840的主面61S上的部分和第二絕緣體720以及第一絕緣體710與主面61S相面對地設置；而且，從中央?yún)^(qū)域551延伸至比p型層620即比p基底層621更遠的一側(超過p型層620的配置位置向前延伸)設置。這樣的源電極820B，可通過在層間絕緣膜860上所配置的Al-Si膜的圖案化控制(參照已述的圖37)來形成。
依據(jù)功率半導體裝置504，能夠得到與上述的功率半導體裝置503相同的效果，同時通過源電極820B達到場電極效果，與半導體裝置503相比進一步提高了耐壓。
第五實施例圖45是說明第五實施例的功率半導體裝置505的平面圖，圖46是沿圖45中的46-46線處的截面圖，圖47是沿圖45中的47-47線處的截面圖。半導體裝置505具有在半導體裝置501(參照圖2～圖4)中將p型層620變更為p型層(第二半導體層)620B后的結構。半導體裝置505的其它結構與已述的半導體裝置501基本相同。
更詳細地說，如圖46和圖47所示，p型層620B由具有已述的p基底層621(參照圖2和圖3)的端部從主面61S延伸到比中央?yún)^(qū)域551內的部分深的部位的形狀的p基底層621B構成。再有，p基底層621B的上述較深部分621BD的最深部，處在比柵溝槽813更深的位置(接近襯底600的位置)。并且，上述較深部分621BD延伸至與第一絕緣體710相面對的位置。p基底層621B也可如下所述地形成。
首先，通過已述的半導體裝置501的制造方法，將形成過程進行到p基底層621(后來形成p基底層621B的較淺部分621BS)(參照圖9)。其后，在第一絕緣體710和主面61S上形成使p基底層621的端部露出地開口的光刻膠圖案905(參照圖48)。然后，以光刻膠圖案905作為掩模離子注入p型雜質(例如硼)，其后通過熱處理，形成p基底層621B的較深部分621BD(參照圖48)。從而，形成p基底層621B。
或者，也可以先于形成p基底層621B的較淺部分621BS的離子注入(即形成已述的p基底層621的離子注入)，進行形成p基底層621B的較深部分621BD的離子注入(參照圖49)。
再有，可以在形成較淺部分621BS的離子注入后和在形成較深部分621BD的離子注入后分別進行熱處理，也可以將這兩種熱處理集中在一次進行。
依據(jù)功率半導體裝置505，能夠得到與上述的功率半導體裝置501相同的效果。此時，由于p基底層621B的較深部分621BD，p型層620B(p基底層621B)外端的寬度W1大于p型層620的該寬度W1，因此，穿通現(xiàn)象得到進一步的抑制，從而提高了耐壓。
第六實施例圖50是說明第六實施例的功率半導體裝置506的平面圖，圖51是沿圖50中的51-51線處的截面圖，圖52是沿圖50中的52-52線處的截面圖。半導體裝置506具有將半導體裝置502(參照圖25～圖27)和半導體裝置503(參照圖39～圖41)組合而成的結構。具體地說，半導體裝置506具有在半導體裝置503中除去了第一和第二絕緣體710、720后的結構，而半導體裝置506的其它結構與已述的半導體裝置503基本相同。半導體裝置506可通過組合采用半導體裝置502、503的制造方法來制造。
依據(jù)功率半導體裝置506，能夠得到與上述的功率半導體裝置503相同的效果。
第七實施例圖53是說明第七實施例的功率半導體裝置507的平面圖，圖54是沿圖53中的54-54線處的截面圖，圖55是沿圖53中的55-55線處的截面圖。半導體裝置507具有由半導體裝置502(參照圖25～圖27)和半導體裝置504(參照圖42～圖44)組合而成的結構。具體地說，半導體裝置507具有在半導體裝置504中除去了第一和第二絕緣體710、720后的結構，半導體裝置507的其它結構與已述的半導體裝置504基本相同。半導體裝置507可通過組合采用半導體裝置502、504的制造方法來制造。
依據(jù)功率半導體裝置507，能夠得到與已述的功率半導體裝置502、504相同的效果。此時，由于半導體裝置507中設有第一和第二絕緣體710、720，因此，由源電極820B產(chǎn)生的場電極效果比半導體裝置504的更強，從而提高了耐壓。
第八實施例圖56是說明第八實施例的功率半導體裝置508的平面圖，圖57是沿圖56中的57-57線處的截面圖，圖58是沿圖56中的58-58線處的截面圖。半導體裝置508具有由半導體裝置507(參照圖53～圖55)和半導體裝置505(參照圖45～圖47)組合而成的結構。具體地說，半導體裝置508具有在半導體裝置507中將p型層620變更為p型層620B后的結構，半導體裝置508的其它結構與已述的半導體裝置507基本相同。
依據(jù)功率半導體裝置508，能夠得到與已述的功率半導體裝置507、505相同的效果。
第九實施例圖59是說明第九實施例的功率半導體裝置509的平面圖，圖60是沿圖59中的60-60線處的截面圖，圖61是沿圖59中的61-61線處的截面圖。另外，在圖62中放大表示了圖60(或圖61)中的一部分。半導體裝置509具有在半導體裝置501(參照圖2～圖4)中將第一絕緣體710和p型層620變更為第一絕緣體710B和p型層(第二半導體層)620C的結構。半導體裝置509的其它結構與已述的半導體裝置501基本相同。
詳細地說，p型層620C包括由已述的p基底層621(參照圖2～圖4)構成的第一部分621，以及設置在第一部分621的外側(離中央?yún)^(qū)域551遠的一側)的主面61S內的p型的第二部分622，而這兩個部分621、622互相連接。另外，第一絕緣體710B相當于在已述的第一絕緣體710(參照圖2～圖4)中，在外圍區(qū)域552內第二開口712設到主面61S的情況。此時，第一絕緣體710B的第二開口712與p型層620C的第二部分622(的最深部)相面對，雙方都設置在外圍區(qū)域552內p型層620C的第一部分621的外側。設置一個線狀的第一絕緣體710B的第二開口712(參照圖59)，并與此對應設置一個線狀的p型層620C的第二部分622。在第二開口712內填充了例如由硅氧化物構成的第三絕緣體730，因此，開口712被封閉。
接著，參照圖63～圖77的截面圖，就半導體裝置509的制造方法進行說明。圖63～圖77中的(a)對應于圖59，圖63～圖77中的(b)對應于圖60，圖63～圖77中的(c)對應于圖61。
首先，與已述的半導體裝置501的制造方法相同，在n+型硅襯底600上外延生長n+型硅層(第一半導體層)610(參照圖7)。接著，在外延層610的主面61S上全面地依次形成例如由氧化硅構成的第一絕緣膜和光刻膠(因此，第一絕緣膜和光刻膠遍及中央?yún)^(qū)域551和外圍區(qū)域552而設置)。
然后，用照相制版術對上述光刻膠制作圖案，形成對應于上述第一絕緣體710B的光刻膠圖案900B(參照圖63)。接著，通過以光刻膠圖案900B作為掩模進行蝕刻，在第一絕緣膜上形成第一和第二開口711、712(參照圖63)。然后，除去上述光刻膠圖案900B。
其后的工序基本上與已述的半導體裝置501的制造方法相同。具體地說，以第一絕緣體710B作為掩模，即通過第一絕緣體710B的開口711、712離子注入p型雜質(例如硼)，然后通過熱處理，在外延層610的主面61S內形成p型層620C(參照圖64)。此時，面對第一和第二開口711、712分別形成p型層620C的第一和第二部分621、622。特別地設定開口711、712的位置(間隔)與大小、離子注入條件及熱處理條件等，以使兩個部分621、622連接上。
其后，通過CVD法形成第二絕緣膜720x，將第一和第二開口711、712填埋(參照圖65)。然后，通過對第二絕緣膜720x進行深蝕刻，使p基底層621在第一開口711內露出，同時由第二絕緣膜720x形成第二和第三絕緣體720、730(參照圖66)。因此，第二開口712被第三絕緣體730封閉。
接著，在存在第二和第三絕緣體720、730的狀態(tài)下，通過第一開口711離子注入n型雜質(例如砷)，然后進行熱處理，在p型層620C的第一部分(即p基底層)621的主面61S內形成n+源極層630(參照圖67)。
其后，形成氧化膜911，并對應于柵溝槽813將該氧化膜911圖案化(參照圖68)。然后，以圖案化的氧化膜911作為掩模形成柵溝槽813(參照圖69)。除去氧化膜911之后，形成柵絕緣膜840(參照圖70)。
其后，形成多晶硅膜811x(參照圖71)，通過將該膜811x圖案化，形成多晶硅柵電極811(參照圖72)。接著，形成蓋氧化膜850和層間絕緣膜860(參照圖73)。然后，對層間絕緣膜860和蓋氧化膜850進行開口(參照圖74)，形成柵接觸孔819和源接觸孔829(參照圖75)。接著，在層間絕緣膜860上形成Al-Si膜，并通過對該膜的圖案化，形成鋁柵電極812和源電極820(參照圖76)。進而，形成漏電極830(參照圖77)。
依據(jù)功率半導體裝置509，可以與半導體裝置501相同，利用第二絕緣體720進行離子注入，減少照相制版工序，并能改善由于該工序的減少而引起的耐壓低下。另外，與半導體裝置501相同，由于柵電極810構成的場電極結構，提高了耐壓。
尤其是，因為p型層620C含有第二部分622，所以p型層620C外端的寬度W2(參照圖60和圖61)即p型層620C的外圍和n+源極層630的外圍之間的距離W2，大于已述的半導體裝置501中相應的尺寸W1(參照圖3和圖4)。因此，在p型層620C的外端更難以發(fā)生擊穿。
此時，通過光刻膠圖案設計第一絕緣體710B的第二開口712能與第一開口711同時形成，p型層620C的第二部分622能與第一部分621同時形成，第三絕緣體730能與第二絕緣體720同時形成。另外，由于第二開口712在形成p型層620C的第二部分622后被第三絕緣體730封閉，因此，不使用另外的掩模也能夠防止n+源極層630用雜質離子注入第二部分622內。因此，與半導體裝置501相比，半導體裝置509更容易制造，且并不增加制造工序。
如圖78所示，通過與半導體裝置501相同的仿真確認，功率半導體裝置509可達到43V的耐壓。
第十實施例圖79是說明第十實施例的功率半導體裝置510的平面圖，圖80是沿圖79中的80-80線處的截面圖，圖81是沿圖79中的81-81線處的截面圖。半導體裝置510具有從半導體裝置509(參照圖59～圖62)除去了第一至第三絕緣體710B、720、730的結構。因此，與已述的半導體裝置502(參照圖25～圖27)相同，在半導體裝置510中，柵絕緣膜840在柵溝槽813之外還延伸至第一至第三絕緣體710B、720、730的配置區(qū)域。半導體裝置510的其它結構與已述的半導體裝置509基本相同。
接著，參照圖82～圖92的截面圖就半導體裝置510的制造方法進行說明。圖82～圖92中的(a)對應于圖79，圖82～圖92中的(b)對應于圖80，圖82～圖92中的(c)對應于圖81。
半導體裝置510可結合采用半導體裝置509(參照圖59～圖62)和半導體裝置502(參照圖25～圖27)的制造方法來制造。具體地說，首先采用已述的半導體裝置509的制造方法，將形成過程進行到n+源極層630(參照圖67)。
接著，通過濕法刻蝕除去第一至第三絕緣體710B、720、730(參照圖82)。
其后的工序與已述的半導體裝置509的制造方法基本相同。具體地說，形成氧化膜911，并對應于柵溝槽813將該氧化膜911圖案化(參照圖83)。再有，如以上所述，由于在半導體裝置510的制造過程中除去了第一至第三絕緣體710B、720、730，因此，在原來配置第一至第三絕緣體710B、720、730的區(qū)域上氧化膜911與主面61S相接觸。然后，以被圖案化的氧化膜911作為掩模形成柵溝槽813(參照圖84)。
在除去了氧化膜911之后，形成柵絕緣膜840(參照圖85)。再有，如上所述，由于在半導體裝置510的制造過程中除去了第一至第三絕緣體710B、720、730，因此，柵絕緣膜840延伸至原來配置第一至第三絕緣體710B、720、730的區(qū)域。
然后，通過形成多晶硅膜811x(參照圖86)并對該膜811x進行圖案化，形成多晶硅柵電極811(參照圖87)。接著，形成蓋氧化膜850和層間絕緣膜860(參照圖88)。接著，對層間絕緣膜860和蓋氧化膜850開口(參照圖89)，形成柵接觸孔819和源接觸孔829(參照圖90)。接著，通過在層間絕緣膜860上形成Al-Si膜并對該膜進行圖案化，形成鋁柵電極812和源電極820(參照圖91)。進而，形成漏電極830(參照圖92)。
依據(jù)功率半導體裝置510，能夠得到與功率半導體裝置509相同的效果。
此時，由于半導體裝置510設有第一至第三絕緣體710B、720、730，因此，與半導體裝置502(參照圖25～圖27)相同，比半導體裝置509(參照圖59～圖62)更增強了由于柵電極810的場電極效果，且進一步地提高了耐壓。
第十一實施例圖93是說明第十一實施例的功率半導體裝置511的平面圖，圖94是沿圖93中的94-94線處的截面圖，圖95是沿圖93中的95-95線處的截面圖。半導體裝置511具有在半導體裝置509(參照圖59～圖62)中將柵電極810變更為已述的柵電極810B(例如參照圖39～圖41的半導體裝置503)的結構。即，在半導體裝置511中柵電極810B不延伸至外圍區(qū)域552內。半導體裝置511的其它結構與已述的半導體裝置509基本相同。再有，半導體裝置511可通過例如組合采用半導體裝置509、503的制造方法來制造。
依據(jù)功率半導體裝置511，除了柵電極810的場電極效果以外，能夠得到與功率半導體裝置509相同的效果。
第十二實施例圖96是說明第十二實施例的功率半導體裝置512的平面圖，圖97是沿圖96中的97-97線處的截面圖，圖98是沿圖96中的98-98線處的截面圖。半導體裝置512具有在上述的半導體裝置511(參照圖93～圖95)中將源電極820變更為已述的源電極820B(例如參照圖42～圖44的半導體裝置504)的結構，半導體裝置512的其它結構與已述的半導體裝置511基本相同。再有，半導體裝置512例如可結合采用半導體裝置509、504的制造方法來制造。
依據(jù)功率半導體裝置512，能夠得到與上述的功率半導體裝置511相同的效果，同時通過源電極820B所達成的場電極效果，得到比半導體裝置511更高的耐壓。
第十三實施例圖99是說明第十三實施例的功率半導體裝置513的平面圖，圖100是沿圖99中的100-100線處的截面圖，圖101是沿圖99中的101-101線處的截面圖。半導體裝置513具有在半導體裝置509(參照圖59～圖62)中將p型層620C變更為p型層(第二半導體層)620D的結構。半導體裝置513的其它結構與已述的半導體裝置509基本相同。
詳細地說，p型層620D與已述的p型層620C(參照圖59～圖62)相同也包括第一和第二部分621、622，但p型層620D中這兩個部分621、622不相互連接?？墒牵渲昧说谝缓偷诙糠?21、622(參照圖100和圖101)，使得在半導體裝置513工作時(源電極820設定在接地(地線)電位、漏電極830設定在正電位時)這兩個部分621、622附近的耗盡層621d、622d互相連接。而且，與p型層620D的第二部分622相面對地設置第一絕緣體710B的開口712(參照圖99和圖62)。p型層620D的這兩個部分621、622，可通過在半導體裝置509的制造方法中控制開口711、712的位置(間隔)與大小、離子注入條件及熱處理條件等來達到上述的配置。
依據(jù)功率半導體裝置513，能夠得到與半導體裝置501相同的效果。特別是，由于p型層620D的第二部分622具有所謂的場環(huán)結構或者保護環(huán)結構，因此，能夠得到比半導體裝置501更高的耐壓。
第十四實施例圖102是說明第十四實施例的功率半導體裝置514的平面圖，圖103是沿圖102中的103-103線處的截面圖，圖104是沿圖102中的104-104線處的截面圖。
半導體裝置514具有相當于在半導體裝置513(參照圖99～圖101)中設置兩個p型層620D的線狀的第二部分622的結構，而半導體裝置514的其它結構與已述的半導體裝置513基本相同。雖然，上述的兩個第二部分622相互隔開設置(不相連接)，但其配置使得在半導體裝置514工作時相互鄰接的第二部分622附近的耗盡層622d相互連接(參照圖103和圖104)。并且，對第一和第二部分621、622作了適當配置(參照圖103和圖104)，使得在工作時第一部分621近旁的第二部分622附近的耗盡層622d與第一部分621附近的耗盡層621d相互連接(此時也可看作多個第二部分622整體的耗盡層622d與耗盡層621d相連接)。
再有，在第一絕緣體710B上與各第二部分622相面對地設有開口712(參照圖102和圖62)，并在各開口712內配置第三絕緣體730。可通過控制開口712的位置(間隔)和大小、離子注入條件及熱處理條件等，如上所述地配置p型層620D的多個第二部分622。當然，也可以設置三個以上的這樣的第二部分622。
依據(jù)功率半導體裝置514，能夠得到與半導體裝置513相同的效果。尤其是，通過p型層620D的多個第二部分622，能夠得到比半導體裝置501更高的耐壓。
第十五實施例圖105是說明第十五實施例的功率半導體裝置515的平面圖，圖106是沿圖105中的106-106線處的截面圖，圖107是沿圖105中的107-107線處的截面圖。
半導體裝置515具有相當于在半導體裝置509(參照圖59～圖62)中設置兩個p型層620C的線狀的第二部分622的結構，而半導體裝置515的其它結構與已述的半導體裝置509基本相同。上述的兩個第二部分622相互連接，緊接在第一部分621近旁的第二部分622與第一部分621連接(因此相互連接的第二部分622與第一部分621相連接)。再有，在第一絕緣體710B上與各第二部分622相面對地設置開口712(參照圖105和圖62)，在各開口712內配置第三絕緣體730。在半導體裝置509的制造方法中，可通過控制開口712的位置(間隔)和大小、離子注入條件及熱處理條件等，如上所述地配置p型層620C的多個第二部分622。當然，也可以設置三個以上的這樣的第二部分622。
依據(jù)功率半導體裝置515，能夠得到與功率半導體裝置509相同的效果。特別是，由于設有多個第二部分622，所以p型層620C外端的寬度W2(參照圖106和圖107)大于半導體裝置509(參照圖60和圖61)的對應寬度，因此，在p型層620C的外端更不容易產(chǎn)生穿通現(xiàn)象。
第十六實施例圖108是說明第十六實施例的功率半導體裝置516的平面圖，圖109是沿圖108中的109-109線處的截面圖，圖110是沿圖108中的110-110線處的截面圖。半導體裝置516具有在半導體裝置509(參照圖59～圖62)中將第一絕緣體710B和p型層620C變更為第一絕緣體710C和p型層(第二半導體層)620E后的結構。半導體裝置516的其它結構與已述的半導體裝置509基本相同。
詳細地說，在已述的第一絕緣體710B上設有線狀的開口712，而在第一絕緣體710C上設有從俯視圖上來看是點狀的多個第二開口712。而且，p型層620E的第二部分622與各點狀的開口712相面對地以點狀設置(散布地設置)，而p型層620E包括這多個第二部分622和已述的第一部分621。此時，鄰接的第二部分622相互連接，緊接在第一部分621近旁的第二部分622與第一部分621連接(因此相互連接的第二部分622與第一部分621連接)。再有，在各開口712內配置有第三絕緣體730?？赏ㄟ^在半導體裝置509的制造方法中變更開口712的形狀并進而控制點狀開口712的位置(間隔)和大小、離子注入條件及熱處理條件等，如以上所述地配置p型層620E的多個第二部分622。
再有，圖108～圖110表示開口712和第二部分622(參照在已述的圖105～圖107中所示的兩列線狀的開口712和兩列線狀的第二部分622)在第一部分621的外側成兩列排列的情形，但是，也可以成一列或三列以上地排列點狀的開口712和點狀的第二部分622。
依據(jù)功率半導體裝置516，能夠得到與半導體裝置509相同的效果。
第十七實施例圖111是說明第十七實施例的功率半導體裝置517的平面圖，圖112是沿圖111中的112-112線處的截面圖，圖113是沿圖111中的113-113線處的截面圖。半導體裝置517具有在半導體裝置516(參照圖108～圖110)中將p型層620E變更為p型層(第二半導體層)620F后的結構。而半導體裝置517的其它結構與已述的半導體裝置516基本相同。
詳細地說，p型層620F相當于在已述的p型層620E(參照圖108～圖110)中使第一部分621和各點狀的第二部分622相互隔開的情形。但是，第一和第二部分621、622被適當配置(參照圖112和圖113)，以使得在半導體裝置517工作時，第一部分621附近的耗盡層621d和鄰接第一部分621的第二部分622附近的耗盡層622d相互連接，且鄰接的第二部分622附近的耗盡層622d也相互連接。再有，第一絕緣體710C的點狀的開口712被與p型層620F的各第二部分622相面對地設置，各開口712內配置有第三絕緣體730。再有，也可以通過使部分第二部分622相互連接地形成p型層620F?？赏ㄟ^在半導體裝置516的制造方法中控制點狀開口712的位置(間隔)和大小、離子注入條件、熱處理條件等，如以上所述地配置p型層620F的多個第二部分622。
再有，圖111～圖113表示開口712和第二部分622成兩列地排列在第一部分621的外側(參照已述的圖105～圖107中所示的兩列線狀的開口712和兩列線狀的第二部分622)的情形，但是，點狀的開口712和點狀的第二部分622也可以成一列或三列以上地排列。
依據(jù)功率半導體裝置517，能夠得到與半導體裝置513、514(參照圖99～圖101和圖102～圖104)相同的效果。
第十八實施例圖114是說明第十八實施例的功率半導體裝置518的平面圖，圖115是沿圖114中的115-115線處的截面圖，圖116是沿圖114中的116-116線處的截面圖。
功率半導體裝置518具有由半導體裝置510(參照圖79～圖81)和半導體裝置506(參照圖50～圖52)組合而成的結構。具體地說，半導體裝置518具有在已述的半導體裝置510(參照圖79～圖81)中將柵電極810變更為柵電極810B后的結構，而半導體裝置518的其它結構與已述的半導體裝置510基本相同。換言之，半導體裝置518具有在已述的半導體裝置506(參照圖50～圖52)中將p型層620變更為p型層620C后的結構，而半導體裝置518的其它結構與已述的半導體裝置506基本相同。再有，半導體裝置518例如可通過結合采用半導體裝置510、506的制造方法來制造。
依據(jù)功率半導體裝置518，能夠得到與功率半導體裝置510、506相同的效果。
第十九實施例圖117是說明第十九實施例的功率半導體裝置519的平面圖，圖118是沿圖117中的118-118線處的截面圖，圖119是沿圖117中的119-119線處的截面圖。半導體裝置519具有在上述的半導體裝置518(參照圖114～圖116)中將源電極820變更為已述的源電極820B(例如參照圖53～圖57的半導體裝置504)的結構，而半導體裝置519的其它結構與已述的半導體裝置518基本相同。再有，半導體裝置519可通過結合采用半導體裝置518、507的制造方法來制造。
依據(jù)功率半導體裝置519，能夠得到與上述的功率半導體裝置518相同的效果，并通過由源電極820B達到場電極效果獲得比半導體裝置518更高的耐壓。
第二十實施例圖120是說明第二十實施例的功率半導體裝置520的平面圖，圖121是沿圖120中的121-121線處的截面圖，圖122是沿圖120中的122-122線處的截面圖。
功率半導體裝置520具有由半導體裝置510(參照圖79～圖81)和半導體裝置513(參照圖99～圖101)組合而成的結構。具體地說，半導體裝置520具有在已述的半導體裝置510(參照圖79～圖81)中將p型層620C變更為已述的p型層620D的結構，而半導體裝置520的其它結構與已述的半導體裝置510基本相同?；蛘哒f，半導體裝置520具有在已述的半導體裝置513(參照圖99～圖101)中除去第一至第三絕緣體710B、720、730后的結構，而半導體裝置520的其它結構與已述的半導體裝置513基本相同。再有，半導體裝置520例如可通過結合采用半導體裝置510、513的制造方法來制造。
根據(jù)功率半導體裝置520，能夠得到與功率半導體裝置510、513相同的效果。
第二十一實施例圖123是說明第二十一實施例的功率半導體裝置521的平面圖，圖124是沿圖123中的124-124線處的截面圖，圖125是沿圖123中的125-125線處的截面圖。
功率半導體裝置521具有由半導體裝置510(參照圖79～圖81)和半導體裝置514(參照圖102～圖104)組合而成的結構。具體地說，半導體裝置521具有在已述的半導體裝置510(參照圖79～圖81)中如半導體裝置514那樣(參照圖102～圖104)設置多個p型層620D的第二部分622的結構，而半導體裝置521的其它結構與已述的半導體裝置510基本相同。換言之，半導體裝置521具有在已述的半導體裝置514(參照圖102～圖104)中除去第一至第三絕緣體710B、720、730后的結構，而半導體裝置521的其它結構與已述的半導體裝置514基本相同。再有，半導體裝置521例如可通過結合采用半導體裝置510、514的制造方法來制造。
依據(jù)功率半導體裝置521，能夠得到與功率半導體裝置510、514相同的效果。
第二十二實施例圖126是說明第二十二實施例的功率半導體裝置522的平面圖，圖127是沿圖126中的127-127線處的截面圖，圖128是沿圖126中的128-128線處的截面圖。
功率半導體裝置522具有由半導體裝置510(參照圖79～圖81)和半導體裝置515(參照圖105～圖107)組合而成的結構。具體地說，半導體裝置522具有在半導體裝置510(參照圖79～圖81)中如半導體裝置515那樣(參照圖105～圖107)設置多個p型層620C的第二部分622的結構，而半導體裝置522的其它結構與半導體裝置510基本相同。換言之，半導體裝置522具有在已述的半導體裝置515(參照圖105～圖107)中除去了第一至第三絕緣體710B、720、730后的結構，而半導體裝置522的其它結構與已述的半導體裝置515基本相同。再有，半導體裝置522例如可通過結合采用半導體裝置510、515的制造方法來制造。
依據(jù)功率半導體裝置522，能夠得到與功率半導體裝置510、515相同的效果。
第二十三實施例圖129是說明第二十三實施例的功率半導體裝置523的平面圖，圖130是沿圖129中的130-130線處的截面圖，圖131是沿圖129中的131-131線處的截面圖。
功率半導體裝置523具有由半導體裝置510(參照圖79～圖81)和半導體裝置516(參照圖108～圖110)組合而成的結構。具體地說，半導體裝置523具有在半導體裝置510(參照圖79～圖81)中將p型層620C變更為半導體裝置516(參照圖108～圖110)的p型層620E的結構，而半導體裝置523的其它結構與已述的半導體裝置510基本相同。換言之，半導體裝置523具有在已述的半導體裝置516(參照圖108～圖110)中去掉第一至第三絕緣體710C、720、730后的結構，而半導體裝置523的其它結構與已述的半導體裝置516基本相同。再有，半導體裝置523例如可通過結合采用半導體裝置510、516的制造方法來制造。
依據(jù)功率半導體裝置523，能夠得到與功率半導體裝置510、516相同的效果。
第二十四實施例圖132是說明第二十四實施例的功率半導體裝置524的平面圖，圖133是沿圖132中的133-133線處的截面圖，圖134是沿圖132中的134-134線處的截面圖。
功率半導體裝置524具有由半導體裝置510(參照圖79～圖81)和半導體裝置517(參照圖111～圖113)組合而成的結構。具體地說，半導體裝置524具有在半導體裝置510(參照圖79～圖81)中將p型層620C變更為半導體裝置517(參照圖111～圖113)的p型層620F的結構，而半導體裝置524的其它結構與半導體裝置510基本相同。換言之，半導體裝置524具有在半導體裝置517(參照圖111～圖113)中去掉第一至第三絕緣體710C、720、730后的結構，而半導體裝置524的其它結構與半導體裝置517基本相同。再有，半導體裝置524例如可通過結合采用半導體裝置510、517的制造方法來制造。
依據(jù)功率半導體裝置524，能夠得到與功率半導體裝置510、517相同的效果。
第二十五實施例圖135和圖136是說明第二十五實施例的半導體裝置525的截面圖。再有，圖135和圖136例如與圖3和圖4相對應。功率半導體裝置525具有在已述的半導體裝置501(參照圖3和圖4)中將n+型襯底600變更為高濃度地含有p型雜質的p+型硅襯底600B后的結構，半導體裝置525的其它結構與半導體裝置501基本相同。也就是說，半導體裝置525包括IGBT(Insulated Gate Bipolar Transistor絕緣柵雙極晶體管)作為功率半導體元件800。依據(jù)這樣的半導體裝置525，也能取得與半導體裝置501相同的效果。
再有，半導體裝置525具有所謂無緩沖層的結構(非穿通(NPT)結構)，但也可以使之變更為在p+型襯底600B與外延層610之間設置作為緩沖層的n+型層的結構(穿通(PT)結構)。另外，IGBT也可用于半導體裝置502～524。而且，半導體裝置501～525中的上述耐壓結構等，可應用于例如將反相器及其驅動電路、保護電路等集成于一個芯片內的HVIC(High Voltage Integrated Circuit高壓集成電路)等。
第一實施例～第二十五實施例的變更例除了上述例舉的功率半導體裝置501～525的元件組合以外，還可以有其他的各種組合。例如，可以將p型層620C(例如參照圖60和圖61)和p型層620D(例如參照圖100和圖101)的第一部分621變更為p基底層621B(例如參照圖46和圖47)，這樣的半導體裝置也能獲得上述的效果。
并且，即使改變功率半導體裝置501等中半導體的導電型，也能夠得到同樣的效果。也就是說，例如也可以采用p溝道型的功率MOSFET作為半導體裝置501的功率半導體元件800。
并且，氧化硅以外的絕緣體也可用于柵絕緣膜840，鑒于這種情況，可以認為功率半導體元件800包括MIS(Metal InsulatorSemiconductor金屬絕緣半導體)型晶體管結構。
并且，在鋁電極和硅之間，例如在鋁柵電極812和多晶硅柵電極811之間可以插入阻擋層金屬，由此降低連接電阻，從而達到特性的改善。
并且，半導體材料和絕緣體材料不限于上述例示的硅和氧化硅。電極811、811B可以由多晶硅以外的電極材料，例如由W-Si和Al等形成；漏電極830可以由Ti/Ni/Au合金以外的電極材料，例如由Ti/Ni/Ag合金和Al/Mo/Ni/Au合金來形成。在這些場合，也能獲得已述的效果。
依據(jù)本發(fā)明，能夠減少照相制版工序，同時也能夠改善由于該工序的減少而引起的耐壓下降。
權利要求
1.一種在設有中央?yún)^(qū)域和外圍區(qū)域的元件配置部內包含功率半導體元件的功率半導體裝置，其中有包含遍及所述中央?yún)^(qū)域和所述外圍區(qū)域而設的主面的第一導電型的第一半導體層，在所述主面上設置的、在所述中央?yún)^(qū)域內有第一開口并包含形成所述第一開口的側面的第一絕緣體，為使所述第一開口變窄而設置在所述第一絕緣體的所述側面上的第二絕緣體，以及設置在所述主面內的、具有與所述第一導電型相反的第二導電型的第二半導體層；所述第二半導體層中包括在所述中央?yún)^(qū)域內形成所述功率半導體元件之一部分，并面對著所述第一絕緣體向所述外圍區(qū)域側延伸的第一部分；所述功率半導體裝置中還有在所述主面中所述第一部分的形成區(qū)域內設置的、在所述第一部分的所述形成區(qū)域內的所述中央?yún)^(qū)域內形成所述功率半導體元件之另一部分，并面對著所述第二絕緣體向所述外圍區(qū)域側延伸的所述第一導電型的第三半導體層。
2.如權利要求1所述的功率半導體裝置，其特征在于，所述第一絕緣體，還包含設在所述第二半導體層的所述第一部分的外側并到達所述主面的至少一個第二開口；所述第二半導體層，還包含面對著所述至少一個第二開口設在所述主面內的所述第二導電型的至少一個第二部分。
3.如權利要求2所述的功率半導體裝置，其特征在于，所述至少一個第二部分與所述第一部分相分離地設置，但設置成這樣在所述功率半導體裝置工作時，所述至少一個第二部分附近的耗盡層與所述第一部分附近的耗盡層相連接。
4.如權利要求3所述的功率半導體裝置，其特征在于，所述至少一個第二部分包括相互分離地設置的多個第二部分，所述多個第二部分被設置成這樣在所述工作時各第二部分附近的耗盡層與鄰接的第二部分附近的耗盡層相連接。
5.如權利要求2所述的功率半導體裝置，其特征在于，所述至少一個第二部分與所述第一部分相連接。
6.一種在設有中央?yún)^(qū)域和外圍區(qū)域的元件配置部內包含功率半導體元件的功率半導體裝置的制造方法，其中包括(a)準備第一導電型的第一半導體層的工序；所述第一半導體層，含有遍及所述中央?yún)^(qū)域和所述外圍區(qū)域的主面；所述制造方法中還包括(b)遍及所述中央?yún)^(qū)域和所述外圍區(qū)域，在所述主面上形成第一絕緣膜的工序；(c)對所述第一絕緣膜開口而形成至少有一個開口的第一絕緣體的工序；(d)通過所述至少一個開口離子注入與所述第一導電型相反的第二導電型的雜質的工序；(e)在所述工序(d)之后進行熱處理的工序；(f)填埋所述至少一個開口而形成第二絕緣膜的工序；以及(g)對所述第二絕緣膜進行深蝕刻的工序；所述至少一個開口包含所述中央?yún)^(qū)域內的第一開口；所述工序(c)包含(c)-1)在所述第一絕緣膜上形成所述第一開口的工序；所述工序(d)包含(d)-1)通過所述第一開口離子注入所述第二導電型的所述雜質，在所述主面內形成所述第二導電型的第二半導體層的第一部分的工序；所述工序(g)包含(g)-1)在形成所述第一開口的所述第一絕緣體的側面上由所述第二絕緣膜形成第二絕緣體，將所述第一開口變窄的工序；所述制造方法中還包括工序(h)在所述工序(g)后，在設有所述第二絕緣體的狀態(tài)下，通過所述第一開口離子注入所述第一導電型的雜質，并在所述主面內的所述第一部分的形成區(qū)域內形成所述第一導電型的第三半導體層的工序。
7.如權利要求6所述的功率半導體裝置的制造方法，其特征在于，還包括工序(i)在所述工序(h)之后除去所述第一和第二絕緣體的工序。
8.如權利要求6所述的功率半導體裝置的制造方法，其特征在于，所述至少一個開口還包含所述外圍區(qū)域內的至少一個第二開口；所述工序(c)還包含工序(c)-2)在所述外圍區(qū)域內的所述第一絕緣膜上形成所述至少一個第二開口的工序；所述工序(d)包含工序(d)-2)通過所述至少一個第二開口離子注入所述第二導電型的所述雜質，在所述主面內形成所述第二半導體層的至少一個第二部分的工序；所述工序(g)包含(g)-2)在所述至少一個第二開口內，由所述第二絕緣膜形成至少一個第三絕緣體，將所述至少一個第二開口封閉的工序。
9.如權利要求8所述的功率半導體裝置的制造方法，其特征在于，還包括工序(j)在所述工序(h)之后除去所述第一至第三絕緣體的工序。
10.如權利要求8或權利要求9所述的功率半導體裝置的制造方法，其特征在于，所述至少一個第二部分，與所述第一部分相分離地設置，但對所述至少一個第二開口的位置與大小以及所述工序(d)-2)與(e)的條件加以設定，使得在所述功率半導體裝置工作時所述至少一個第二部分附近的耗盡層與所述第一部分附近的耗盡層相連接。
11.如權利要求10所述的功率半導體裝置的制造方法，其特征在于，所述至少一個第二部分包含相互分離地設置的多個第二部分；對所述至少一個第二開口的位置與大小以及所述工序(d)-2)與(e)的條件加以設定，使得在所述工作時各第二部分附近的耗盡層與鄰接的第二部分附近的耗盡層相連接。
12.如權利要求8或權利要求9所述的功率半導體裝置的制造方法，其特征在于，對所述至少一個第二開口的位置與大小以及所述工序(d)-2)與(e)的條件加以設定，使得所述至少一個第二部分與所述第一部分相連接。
全文摘要
提供一種削減照相制版工序的同時，改善由于該工序的削減而引起的耐壓下降的功率半導體裝置。在外延層(610)的主面(61S)上形成在中央?yún)^(qū)域(551)內設開口第一絕緣體(710)。接著，通過第一絕緣體(710)的上述開口離子注入p型雜質，然后通過熱處理，在主面(61S)內形成p基底層(621)。然后，填埋上述開口而形成絕緣膜，并通過對該膜進行深蝕刻在第一絕緣體(710)的側面(71W)上形成第二絕緣體(720)。接著，在設有第二絕緣體(720)的狀態(tài)下通過上述開口離子注入n型雜質，然后通過熱處理，在p基底層(621)的主面(61S)內形成n
文檔編號H01L29/739GK1510758SQ0315774
公開日2004年7月7日 申請日期2003年8月27日 優(yōu)先權日2002年12月25日
發(fā)明者梄崎敦司, 崎敦司 申請人:三菱電機株式會社