專利名稱：應用于高頻ic的導線架的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種導線架結(jié)構(gòu)，特別是一種可提供半導體組件封裝的導線架，使封裝后的結(jié)構(gòu)電性效能更好且體積更小并可應用于高頻集成電路。
背景技術(shù)：
目前半導體的封裝結(jié)構(gòu)要求更小的體積、更好的電性效能、更多的功能及更低的價格等。其中，導線架(Lead Frame)的主要功能是提供芯片承載的強度以便進行半導體組件封裝，并傳送芯片的訊號與外界溝通，因為導線架系直接與芯片接觸，所以導線架的熱膨脹系數(shù)，必須與芯片的熱膨脹系數(shù)兼容；而導線架的電導性要低，以降低電訊傳送的干擾，因此導線架結(jié)構(gòu)的影響相當?shù)厣钸h。
其中，具有低接腳電感(pin inductance)效能的方形扁平無引腳(QuadFlat No-Lead，QFN)封裝技術(shù)較為新穎，QFN封裝主要是以導線架為基礎(chǔ)的封裝方法，傳統(tǒng)的在QFN封裝中的導線架結(jié)構(gòu)如圖1所示，此導線架10包括一芯片墊片12，以及位于芯片墊片12周圍的復數(shù)個引腳14。
在進行半導體組件封裝時，如圖2及圖3所示，一芯片(Chip)16利用一環(huán)氧樹脂(Epoxy)22粘接于芯片墊片12上，并使芯片16的輸入/輸出(I/O)接點18朝上，再以復數(shù)條金線(Gold Wire)20連接芯片16上的I/O接點18與引腳14，最后再以一封裝膠體(Molding Compound)24將上述組件包覆成型，此QFN封裝結(jié)構(gòu)系符合JEDEC(MO-220)的規(guī)格要求。
在半導體組件封裝結(jié)構(gòu)中，金線為影響整體電性的主要關(guān)鍵組件之一，但在上述的QFN封裝結(jié)構(gòu)中，金線長度太長，而導致電阻(Resistance)及電感(Inductance)等電性效能(Electrical Performance)無法達到須求，此外，當在電性效能無法達到要求時，將傳統(tǒng)的QFN封裝結(jié)構(gòu)應用于高頻產(chǎn)品時，無法確保更快速的傳遞延遲及更小的輸出歪曲率，相對地會出現(xiàn)許多問題及麻煩，而且在整體封裝體積亦無法有效減小的情況下，對于傳統(tǒng)的導線架結(jié)構(gòu)而言，還是無法提供可以滿足目前趨勢的半導體組件封裝。

發(fā)明內(nèi)容
本實用新型的主要目的是提供一種應用于高頻IC的導線架，可大幅縮短引線的長度，因此，比傳統(tǒng)的導線架提供更好的封裝結(jié)構(gòu)，以達到更好電性效能，亦可減少封裝結(jié)構(gòu)的體積，使封裝后的結(jié)構(gòu)可應用于高頻產(chǎn)品。
本實用新型的另一目的是提供一種應用于高頻IC的導線架，可提供更好的接合性，以達到更佳的封裝可靠度，亦可提供更好的結(jié)構(gòu)支撐，以利半導體組件封裝的制造。
本實用新型的又一目的是提供一種應用于高頻IC的導線架，可不必更改引腳原本的尺寸，因此，亦可不必變更印刷電路板的設(shè)計。
本實用新型的上述目的是這樣實現(xiàn)的，一種應用于高頻IC的導線架，其特征在于包括復數(shù)引腳陣列，其上承載至少一芯片，該引腳底部形成至少一凹部，并在該引腳承載該芯片端的底部外緣形成一凹部。
以下結(jié)合附圖以具體實例對本實用新型進行詳細說明，以便對本實用新型的結(jié)構(gòu)特征及所達成的功效有更進一步的了解與認識。


圖1為傳統(tǒng)的導線架的結(jié)構(gòu)仰視圖；圖2為應用傳統(tǒng)的導線架封裝后的結(jié)構(gòu)仰視圖；圖3為應用傳統(tǒng)的導線架封裝后的結(jié)構(gòu)側(cè)視圖；圖4為本實用新型的結(jié)構(gòu)仰視圖；圖5為應用本實用新型封裝后的結(jié)構(gòu)側(cè)視圖；圖6為應用本實用新型封裝后的結(jié)構(gòu)仰視圖；圖7為應用傳統(tǒng)的導線架封裝后與應用本實用新型封裝后引腳與金線結(jié)構(gòu)側(cè)視圖；圖8為本實用新型另一實施例的結(jié)構(gòu)仰視圖；圖9為應用本實用新型另一實施例封裝后的結(jié)構(gòu)側(cè)視圖圖10為應用本實用新型另一實施例封裝后的結(jié)構(gòu)仰視圖。
附圖標記說明10導線架；12芯片墊片；14引腳；16芯片；18輸入/輸出接點；20金線；22環(huán)氧樹脂；24封裝膠體；30導線架；32芯片墊片；322環(huán)狀凹部；34引腳；342、344凹部；36芯片；38輸入/輸出接點；40金線；42環(huán)氧樹脂；44封裝膠體；50導線架；52引腳；522、524凹部；54芯片；56輸入/輸出接點；58金線；60環(huán)氧樹脂；62封裝膠體。
具體實施方式
本實用新型是利用導線架上凹部的設(shè)計，使其應用于半導體組件封裝時，可大幅縮短金線長度，以達到更好電性的效能，亦可達到更好的封裝可靠度。
如圖4及圖5所示，一種應用于高頻IC的導線架，此導線架(Leadframe)30包括一芯片墊片32，在芯片墊片32底部外緣蝕刻形成一環(huán)狀凹部322，復數(shù)個引腳(Leads)34位于芯片墊片32周圍，并在引腳34靠近芯片墊片32的底部外緣蝕刻一凹部342，亦在中間底部亦蝕刻形成一凹部344，且使環(huán)狀凹部322及凹部342、344的高度為芯片墊片32及引腳34高度的一半。
利用上述導線架30進行半導體組件封裝時，請在同時參考圖5及圖6所示，首先，將一芯片36的輸入/輸出(I/O)接點38朝下，并利用一環(huán)氧樹脂42將芯片36粘接于芯片墊片32上，接著，再利用復數(shù)引線(較佳者為金線(Gold Wire)40)連接芯片36的I/O接點38及引腳34的凹部342或芯片墊片32的凹部322，之后，再利用一封裝膠體44包覆芯片36、導線架30及金線40，并使封裝膠體44與引腳34外端緣平齊。
因此，利用上述的導線架30完成半導體組件封裝之后，可使金線40的長度比傳統(tǒng)的金線的長度還要短許多，這是因為導線架30內(nèi)芯片墊片32的凹部322及引腳34的凹部342的設(shè)計，可使芯片36的I/O接點38朝下粘接于芯片墊片32上，故可縮短金線40連接I/O接點及芯片墊片32的凹部322或引腳34的凹部342的長度，而金線40為影響整個封裝結(jié)構(gòu)的電性效能的重要因素的一，故金線40越短整體封裝結(jié)構(gòu)的電阻及電感等電性效能越優(yōu)異，請參考圖7A及圖7所示，其中，圖7A所表示的是應用傳統(tǒng)導線架進行封裝后的引腳14及金線20的結(jié)構(gòu)側(cè)視圖，而圖7B所表示的是應用本實用新型進行封裝后的引腳34及金線40的結(jié)構(gòu)側(cè)視圖。下表所示為電性仿真結(jié)果比較表

由電性仿真結(jié)果比較表可以得知，利用本實用新型進行封裝后結(jié)構(gòu)的電感(Inductance)為0.2795nH、電阻(Resistance)為16.9118Ω，而利用傳統(tǒng)導線架進行封裝后結(jié)構(gòu)的電感為2.5304nH、電阻為101.5720Ω，故應用本實用新型進行的封裝結(jié)構(gòu)可以得到更好的電性特性，以可確保更快速的傳遞延遲及更小的輸出歪曲率。此外，因芯片36的I/O接點38朝下利用金線40與芯片墊片32及引腳34連接，亦使整體的高度減少許多，而達到整體體積變小且更輕薄的要求，且引腳34上的凹部344可提供更好接合性，亦可提供更佳的結(jié)構(gòu)支撐以利封裝制造，因此，利用本實用新型進行封裝后的結(jié)構(gòu)，可應用于無線射頻、高速內(nèi)存等高頻的產(chǎn)品。
另外，如圖8及圖9所示，為本實用新型另一實施例，此實施例系可應用于芯片的I/O接點位于芯片的中央位置，如圖所示，導線架50包括了復數(shù)引腳52陣列，在引腳52陣列上表面用于承載一芯片，每一引腳52底部系蝕刻至少一凹部524，并在引腳52承載芯片端的底部外緣亦蝕刻一凹部522，且使凹部522、524的高度為引腳52高度的一半。
利用上述導線架50進行半導體組件封裝時，如圖9及圖10所示，首先，系將芯片54的I/O接點56朝下，并利用一環(huán)氧樹脂60粘接于引腳52陣列上，再利用復數(shù)金線58連接芯片54的I/O接點56及引腳52的端部凹部522，且再利用一封裝膠體62包覆芯片54、導線架50及金線58，并使封裝膠體62與引腳54外端緣平齊。
上述應用于I/O接點位于芯片中央的結(jié)構(gòu)中，芯片54的I/O接點56亦為朝下的粘接于引腳52陣列上，再利用金線58連接芯片54的I/O接點56與引腳52的端部凹部522，可使金線58的長度比傳統(tǒng)的金線大幅縮短，故整體的封裝結(jié)構(gòu)的電阻及電感等電性效能也會較優(yōu)異，亦可確保更快速的傳遞延遲及更小的輸出歪曲率，而整體的高度亦減少許多，且引腳上52的凹部524同樣地可提供更好接合性，也可提供更佳的結(jié)構(gòu)支撐，以利封裝制造，故封裝后的結(jié)構(gòu)亦可適用于無線射頻和高速內(nèi)存等高頻產(chǎn)品。
本實用新型提出了一種應用于高頻IC的導線架，可大幅縮短金線的長度，亦可將封裝后的整體高度降低，因此，可提供比傳統(tǒng)的導線架更好的封裝結(jié)構(gòu)，以達到更佳的電性效能并可應用于高頻產(chǎn)品；且可提供更好接合性，以達到更佳的封裝可靠度，亦可提供更好的結(jié)構(gòu)支撐，以利半導體組件封裝的制造；而本實用新型亦可不必更改引腳原本的尺寸，故亦可不必變更印刷電路板的設(shè)計。
以上所述僅為本實用新型的較佳實施例，并非用來限定本實用新型的實施范圍。故凡依本實用新型權(quán)利要求所述的形狀、構(gòu)造、特征及精神所為的均等變化或修飾，均應包括于本實用新型的保護范圍內(nèi)。
權(quán)利要求1.一種應用于高頻IC的導線架，其特征在于包括復數(shù)引腳陣列，其上承載至少一芯片，引腳底部形成至少一凹部，并在引腳承載該芯片端的底部外緣形成一凹部。
2.如權(quán)利要求1所述的應用于高頻IC的導線架，其中，在該導線架粘接一芯片，是將該芯片的輸入/輸出接點朝下粘接于該引腳陣列上，再利用復數(shù)引線連接該芯片的該輸入/輸出接點及該引腳的該凹部，以形成電性連接。
3.如權(quán)利要求2所述的應用于高頻IC的導線架，其中，該引腳的凹部以蝕刻成型。
專利摘要本實用新型是一種應用于高頻IC的導線架，包括復數(shù)引腳陣列，而在復數(shù)引腳陣列上系用于承載至少一芯片，并在引腳底部系形成至少一凹部，且在引腳承載芯片端的底部外緣亦形成一凹部。在進行半導體組件封裝時，本實用新型可提供更好接合性及結(jié)構(gòu)支撐，且可使封裝后的結(jié)構(gòu)達到更好電性效能并可應用于高頻產(chǎn)品。
文檔編號H01L23/50GK2619367SQ0323995
公開日2004年6月2日 申請日期2003年3月5日 優(yōu)先權(quán)日2003年3月5日
發(fā)明者徐嘉昌 申請人:徐嘉昌