專利名稱：具有位線隔離的內存制造方法
技術領域：
本發(fā)明大致上系相關于半導體技術，尤其系相關于減少形成MirrorBit閃存的步驟數目。
背景技術：
用于計算機及其類似的系統(tǒng)中的電子存儲媒介迄今已發(fā)展出不同型態(tài)的內存。此種內存包括電子式可清除程序化只讀存儲器(EEPROM)及可清除程序化只讀存儲器(EPROM)。每一種型態(tài)的內存皆具有其優(yōu)點及缺點。EEPROM可在沒有額外的外部裝備下進行抹除，但其資料儲存密度較低、速度較慢、且成本較高。相反的，EPROM則較為便宜且具有較高的密度，但其缺乏可抹除性。
一種稱為“快閃”EEPROM，或者稱為閃存的內存類型已經變得非常的普及，主要系因為其結合了EPROM的高密度與低成本以及EEPROM的可抹除性等優(yōu)點。閃存可重新寫入并在無外加電源的情況下保持其內容。閃存已經用于許多行動電子產品，例如行動電話、可攜式計算機、錄音機等等，以及許多大型電子系統(tǒng)，例如車輛、飛機、工業(yè)控制系統(tǒng)等等。
在閃存中，由位串組成的信息均系如同老式的內存般個別地進行寫入，例如動態(tài)隨機存取內存(DRAM)及靜態(tài)隨機存取內存(SRAM)芯片。然而，在DRAM及SRAM中，一次可抹除個別的位，而在閃存中，則必須一次抹除一個固定的多位區(qū)塊(multi-bit blocks)或區(qū)段(sectors)。
傳統(tǒng)上，閃存系由許多快閃存儲單元所組成，其中在每一個存儲單元中儲存一個位，且該存儲單元系藉由熱電子注入的方式加以寫入，并利用Fowler-Nordheim穿隧效應予以抹除。然而，逐漸提高的市場需求使得快閃存儲單元的發(fā)展必須增加其速度及其密度。新的快閃存儲單元業(yè)已開發(fā)出來，以允許每一個存儲單元中儲存超過一個的位。
一個存儲單元的結構包括超過一個階層的儲存區(qū)，以儲存電荷于各個存儲單元之中，其中一個階層表示一個位。這種結構稱為多階層儲存(MLS)結構。很不幸地，此種結構的內部必須能夠以非常精密的方式讀取與寫入各階層間的差異，以區(qū)別各個位。若使用該MLS結構的存儲單元被過度充電，即使只超過一點點，修正該位錯誤的唯一方法將系抹除該存儲單元并將該存儲單元全部重寫。在該MLS結構中，對于寫入該存儲單元時，精確控制在該存儲單元中的電荷量的需求，亦使得該項技術變慢并使資料變得較不可靠。存取或“讀取”精確電荷量所需的時間也較長。因此，為了改善存儲單元的密度，則犧牲了其速度及及可靠度。
有一種新開發(fā)的閃存的更新技術稱為MirrorBit，此技術允許在單一存儲單元中儲存多個位。在這個技術中，一個存儲單元基本上區(qū)分為兩個完全相同的(鏡像的)部份，其各個部份系設計用來儲存兩個獨立位中的一個。各個MirrorBit快閃存儲單元，如同傳統(tǒng)的快閃存儲單元，具有一個與源極和漏極相連的柵極。然而，不像傳統(tǒng)的快閃存儲單元那樣，其中該源極總是與電性源極相連而該漏極總是與電性漏極相連，各個MirrorBit快閃存儲單元可在操作時倒置該元及與該漏極的連接，以允許儲存兩個位。
該MirrorBit閃存具有一個半導體基板，其中具有摻雜注入的導體位線。在該半導體基板上形成一個稱為“電荷陷阱介電層”的多層儲存層。該電荷陷阱介電層一般可由第一絕緣層、電荷陷阱層及第二絕緣層等三個不同的沉積層構成。在該電荷陷阱介電層上，以垂直該位線的方式形成字線(wordlines)。寫入電路透過在該字線上施加一個信號的方式控制各個存儲單元上的兩個位，該字線可作為控制閘，并改變字符線的連接，使得在源極與漏極的某種排列中儲存一個位，在源與漏極交換為另一種排列時，儲存一個補償位。
對該存儲單元的寫入系循著某一個方向而完成，至于讀取則系循著與寫入方向相反的方向而完成。
過去存在著的一個主要問題在于該核心部分(core)與周邊系在同一時間注入摻雜物，而當組件尺寸變得越來越小時，因為對于較小尺寸的組件的注入密度的控制相當的困難，此種注入方式會造成埋設的位線之間的短路。
長久以來，人們便不斷地試圖尋求這個問題的解答，但卻時常被本領域的技術人員技巧性地回避掉。

發(fā)明內容
本發(fā)明提供一種在具有一個核心區(qū)域與一個周邊區(qū)域的半導體基板上制造集成電路的方法。在該核心區(qū)域上沉積一個電荷陷阱介電層，并在該周邊區(qū)域上沉積一個柵極介電層。位線系形成于該半導體基板上的核心區(qū)域而不是在該周邊區(qū)域。在該半導體基板上的核心區(qū)域上而不是在該周邊區(qū)域上形成字線柵極層，并對其注入摻雜物。如此形成了字線與柵極。在該周邊區(qū)域而不是在該核心區(qū)域的源極/漏極接合處與柵極注入摻雜物。本方法去除了較小尺寸的組件難以控制注入密度所造成的埋設位線的短路問題。
藉由閱讀以下的詳細說明并配合所附圖標，熟習此領域的技術人員可清楚地理解本發(fā)明的上述及其它優(yōu)點。


第1圖系根據本發(fā)明的MirrorBit快閃EEPROM的平面圖。
第2圖系第1圖的MxN陣列核心的一部份的電路示意圖。
第3圖系第1圖的MxN陣列核心的一部份以及周邊柵極的平面圖。
第4圖系第3圖中沿著線4--4的存儲單元的等尺寸剖面圖。
第5圖系依照本發(fā)明的已經過部份處理的EEPROM的剖面圖。
第6圖系字線-柵極層沉積完成后，且在注入摻雜物期間，第5圖的結構圖。
第7圖系字線與柵極形成之后，第6圖的結構圖。
第8圖系保角間隔層沉積完成后，第7圖的結構圖。
第9圖系保角停止層蝕刻完成后，第8圖的結構圖。
第10圖系在重摻雜物注入過程期間，第9圖的結構圖。
第11圖系依照本發(fā)明的一個簡化的流程圖。
具體實施例方式
現在請參考第1圖，其中顯示一個MirrorBit快閃EEPROM 100的平面圖，一般包括一個形成有一個或多個高密度核心區(qū)域以及一個或多個低密度周邊部份的半導體基板102。該EEPROM 100系依照本發(fā)明的程序所制成。高密度核心區(qū)域一般包括個別可尋址、完全相同的MirrorBit快閃存儲單元的一個或多個MxN陣列核心104。低密度周邊部份一般包括輸入/輸出(I/O)電路及選擇性尋址個別存儲單元的寫入電路。該寫入電路包括一個或多個x譯碼器108及y譯碼器110，與選擇了尋址的存儲單元的該源極、柵極和漏極相連接的I/O電路106合作，以預先決定在該存儲單元上產生指定操作的電壓或阻抗，例如寫入、讀取及抹除，并獲取產生這些操作所需的電壓。
在此使用的“水平”一詞系在忽略其方向的情形下定義平行于傳統(tǒng)平面或半導體基板102表面的平面。而“垂直”一詞表示與方才定義的水平面相垂直的方向。諸如在…之上(on)、在…以上(above)、在…以下(below)、高于(higher)、低于(lower)、在…上方(over)、在…下方(under)、厚(thick)、邊(side)、旁邊(beside)等詞匯均系相對于這些水平與垂直的平面而定義。至于此處所使用的諸如處理(processed)、形成(formed)等詞匯的定義系包括以下的一個或多個意義沉積或成長半導體材料、屏蔽(masking)、圖案化(patteming)、光學微影顯像(photolithography)、蝕刻、注入、移除及/或剝離。
現在請參閱第2圖，其中顯示第1圖的MxN陣列核心104的一部份的電路示意圖。該電路示意圖中顯示一條存儲單元200的線，其系包括存儲單元201到204，其可形成八位的字。各個存儲單元201到204均系與字線206相連接，其系作為控制柵極。各個存儲單元201到204具有兩條與其相關聯的位線，而大部份的存儲單元具有一條共享的位線。該存儲單元201系與位線208及209相關聯；該存儲單元202系與位線209及210相關聯；該存儲單元203系與位線210及211相關聯；而該存儲單元204則系與位線211及212相關聯。
該存儲單元201到204可在位置215到222上的寫入、讀取及抹除，端視該字線上的信號以及存儲單元位線與源極或漏極的電性連接而定。例如，對位于位置215的位的控制可透過將該位線208與該漏極相連接，并將該位線209與該源極相連接而達到。類似地，對位于位置216的位的控制可透過將該位線209與該漏極相連接，并將該位線208與該源極相連接而達到。雖然鄰近的存儲單元分享同一條位線，但是鄰近的存儲單元之間并不會相互干擾，因為該存儲單元系以一次一個的方式進行寫入，而在寫入時僅有一個存儲單元系可動作的。
現在請參閱第3圖，其中顯示第1圖的MxN陣列核心104的一部份的平面圖。該半導體基板102具有復數條相互平行延伸的注入摻雜物的位線304，以及復數條相互平行延伸所形成的字線302，其系與該復數條注入摻雜物的位線304相互垂直。該字線302及該位線304與寫入電路的晶體管間具有接觸點與交叉連接處(未圖標)，該晶體管系由第一圖中的x譯碼器108及y譯碼器110表示。
現在請參閱第4圖，其中顯示第3圖中沿著線4--4的典型存儲單元的等尺寸剖面圖，例如存儲單元400。該半導體基板102系P型摻雜的硅基板，具有一個P型材料的閾值調整注入402，例如硼。該閾值調整注入402提供一個較的該半導體基板102更為重摻雜的區(qū)域，并協助對該存儲單元400的閾值電壓的控制。
在該半導體基板102上沉積一層電荷陷阱介電層404。該電荷陷阱介電層404一般可由三個不同的沉積層所組成第一絕緣層406、電荷陷阱層408、第二絕緣層410。該第一及第二絕緣層406及410系諸如二氧化硅(SiO2)的氧化物介電層，且該電荷陷阱層408系諸如氮化硅(SixNy)的氮化物介電層。為了方便，時常將該氧化物-氮化物-氧化物組態(tài)指稱為ONO層。
對位于該半導體基板102的電荷陷阱介電層404下方的第三圖中的位線304進行摻雜物的注入，如典型的第一及第二導電位線412及414。他們一般系由注入了N型摻雜物例如砷的材料所構成，并可在一些實施例中包括一個氧化物部份(未圖標)。該第一及第二導電位線412及414系在空間上分離，并在其間定義了一個閾值調整注入402的空間，即信道416。
在該電荷陷阱層404之上沉積例如多晶硅的材料，并對其進行圖案化、蝕刻、剝離以形成字線418。該字線418系第3圖的字線302中的其中一條。
應當理解的是，各個制造步驟的施行具有其相關聯的過程步驟。
該位置420到422指示存儲單元400中何處可儲存位，此外，位置424到426系鄰近的位置，其系獨立于該存儲單元400。
現在請參閱第5圖，其中顯示一個已經過部份處理的EEPROM 500的剖面圖，該EEPROM 500具有一個硅基板506、一個核心區(qū)域502及一個周邊區(qū)域504，該核心區(qū)域502在制作完成后將被MirrorBit快閃存儲單元密集地覆蓋著，而該周邊區(qū)域504上所覆蓋者將較不密集，且其上將具有其它控制組件。
在形成存儲單元的該核心區(qū)域502中，一個P型硅基板506已經被一種P型閾值調整注入508所注入或處理。一層電荷陷阱介電層510沉積在該硅基板506之上。該電荷陷阱介電層510一般可由三個不同的沉積層所組成第一絕緣層512、電荷陷阱層514以及第二絕緣層516。第一及第二絕緣層512及516可為介電氧化物，例如二氧化硅(SiO2)的氧化物介電層，且該電荷陷阱層512可為介電氮化物，例如氮化硅(SiN)，以形成ONO層。應當注意的是，本發(fā)明并不局限于特定介電材料或電荷陷阱材料。在位于硅基板506的電荷陷阱介電層510下方進行摻雜物的注入，而形成可為N型位線的位線518至520。
在形成晶體管306的周邊區(qū)域504中，該P型硅基板506已經被一種P型閾值調整注入508所注入或處理。在該硅基板506上沉積一層柵極介電層522。該柵極介電層一般系柵極氧化物或二氧化硅。在該柵極介電層522的上方沉積一層位線光阻層523，其可確保位線不至于注入該周邊區(qū)域504。
現在請參閱第6圖，其中顯示字線-柵極層524在沉積完成后，且在摻雜物注入過程525期間，第5圖的結構圖。在摻雜物注入過程525開始之前，沉積并圖案化一層周邊光阻層526，以覆蓋該周邊區(qū)域504。
該字線-柵極層524一般系非結晶的多晶硅，且該周邊光阻層526一般系由有機光阻材料制成。晶體管及存儲單元系由一種NPN型的結構所構成的部位，該摻雜注入過程525一般說來系N型摻雜物。然而，本發(fā)明亦可使用PNP型的結構，在這種情況下該摻雜注入過程525將使用P型摻雜物。該摻雜注入過程525在該字線-柵極層524之上形成一個摻雜區(qū)域527。
現在請參閱第7圖，其中顯示字線528與柵極530形成之后，第6圖的結構。移除該周邊光阻層526并處理該字線-柵極層524以形成字線528與柵極530。雖然在第七圖中并未顯示，但是該字線528一般具有方形剖面，且將在其上具有摻雜區(qū)域527。應當注意的是，在這一點上，該柵極530將不被注入任何摻雜物，因為該周邊光阻層526會在摻雜注入過程525期間將其覆蓋。
現在請參閱第8圖，其中顯示沉積一個保角間隔層532之后，第7圖的結構。該保角間隔層532可由諸如氧化硅、氮化硅或氮氧化硅等材料所構成。有必要時，亦可形成輕摻雜源極/漏極接面或延伸。
現在請參閱第9圖，其中顯示蝕刻該保角停止層532之后，以于該柵極530及該字線524周圍形成間隔件534，第8圖的結構。
現在請參閱第10圖，其中顯示在重摻雜注入過程538期間，第9圖的結構。在該核心上方沉積一個核心光阻層536以保護該位線隔離區(qū)域，如第3圖中的p所指示的處，不至于受到重摻雜注入過程538的影響，其系在該周邊區(qū)域504之內注入該源極/漏極接面540與柵極摻雜注入542。再一次強調，該重摻雜注入過程538的摻雜物系依據組件的NPN或PNP結構而定。
在將該核心光阻層536移除后，這個部份的EEPROM 100已經準備好作進一步的處理以完成集成電路的制作。
現在請參閱第11圖，其中顯示本發(fā)明的一個簡化的流程圖600，包括提供芯片的步驟602；在周邊之上沉積位線及第一光阻的步驟604；在周邊之上沉積字線-柵極層及第一光阻的步驟606；對該字線-柵極層及第一光阻進行注入的步驟608；移除第一光阻的步驟610；形成字線與柵極的步驟612；沉積間隔層的步驟614；形成間隔件的步驟616；當核心上具有第二光阻時對柵極與源極/漏極接面進行注入的步驟618；移除第二光阻的步驟620；完成集成電路的步驟622。
本領域的技術人員在閱讀過本發(fā)明所揭露的詳細內容后，即可對本流程圖進行顯而易見的順序改變、添加及刪除。依據本發(fā)明的一個或多個樣態(tài)，本發(fā)明的不同施行可用于不同的電子組件，尤其系用于達到雙位存儲單元的結構。特別值得一提的是，本發(fā)明可用于雙位存儲單元中的兩個位均系用于儲存資料或信息的存儲元件。
本發(fā)明雖已藉由結合其最佳實施模式的方式而加以描述，惟須理解的是，本領域的技術人員在獲知上述的描述后，可輕易地找出本發(fā)明的許多不同的替代、修飾及變更的形式。據此，本發(fā)明意圖將所有這些替代、修飾及變更的形式涵蓋于所附申請專利范圍的精神與范疇之中。本案說明書中的所有議題與所附圖標，均應作例示及非限制意義的詮釋。
權利要求
1.一種集成電路的制造方法，包括提供一個具有核心區(qū)域(502)及周邊區(qū)域(504)的半導體基板(506)；在該核心區(qū)域(502)內，沉積一層電荷陷阱介電層(510)；在該周邊區(qū)域(504)內，沉積一層柵極介電材料(522)；在該半導體基板(506)的核心區(qū)域(502)而非在其周邊區(qū)域(504)形成位線(518)；形成字線-柵極材料(524)；在該核心區(qū)域(502)而非在該周邊區(qū)域(504)，將摻雜物注入該字線-柵極材料(524)；形成字線(528)與柵極(530)；以及在該周邊區(qū)域(504)而非在該核心區(qū)域(502)，對環(huán)繞具有源極/漏極接面的柵極(530)與具有柵極(530)摻雜物注入的柵極(530)的半導體基板(506)進行注入。
2.如權利要求1所述的集成電路制造方法，其中在該核心區(qū)域(502)以摻雜物注入該字線-柵極材料(524)；使用同型的摻雜物，對具有源極/漏極接面的柵極與摻雜物注入的柵極(530)進行注入。
3.如權利要求1所述的集成電路制造方法，包括在該半導體基板(506)之中注入一個閾值調整摻雜物注入(508)。
4.如權利要求1所述的集成電路制造方法，包括使用第一型的摻雜物注入一個閾值調整摻雜物注入(508)；且其中以摻雜物注入該字線柵極材料(524)并使用不同于第一型摻雜物的第二型摻雜物注入該柵極(530)。
5.如權利要求1所述的集成電路制造方法，其中提供該半導體基板(506)系指提供一個具有第一型摻雜物的基板；以及該字線柵極材料(524)系以摻雜物注入，而該柵極(530)則系使用不同于第一型摻雜物的第二型摻雜物注入。
6.如權利要求1所述的集成電路制造方法，其中提供該半導體基板(506)系指提供一個具有第一型摻雜物的基板；以及該位線(518)系則系使用不同于第一型摻雜物的第二型摻雜物而形成。
7.如權利要求1所述的集成電路制造方法，其中該電荷陷阱材料(510)系由以下材料所構成第一介電材料(512)，在該第一介電材料(512)上的電荷陷阱材料(514)，以及在該電荷陷阱材料(514)上的第二介電材料(516)。
8.一種集成電路的制造方法，包括提供一個具有核心區(qū)域(502)及周邊區(qū)域(504)的半導體基板(506)；在該核心區(qū)域(502)內，該硅基板(506)之上，沉積一層電荷陷阱介電層(510)；在該周邊區(qū)域(504)內，該硅基板(506)之上，沉積一層柵極介電材料(522)；在該硅基板(506)之中注入位線(518)；在該電荷陷阱介電層(510)及該柵極介電層(522)之上沉積字線-柵極層(524)；在該字線-柵極層(524)上形成一個周邊光阻層(526)，以覆蓋該周邊區(qū)域(504)；在該核心區(qū)域(502)之內將摻雜物注入該字線-柵極層(524)以形成字線(528)注入；移除該周邊光阻層(526)；形成具有字線(528)注入與柵極(530)的字線(528)；在該字線(528)與該柵極(530)周圍形成間隔件；在該字線(528)與該柵極(530)之上形成一個核心光阻層(536)，以覆蓋該核心區(qū)域(502)；對環(huán)繞該間隔件及環(huán)繞具有源極/漏極接面的柵極(530)與具有柵極(530)摻雜物注入的柵極(530)的硅基板(506)進行注入；以及移除該核心光阻層(536)。
9.如權利要求8所述的集成電路制造方法，其中在該核心區(qū)域(502)以摻雜物注入該字線-柵極材料(524)；以及使用同型的摻雜物，對具有源極/漏極接面的柵極與摻雜物注入的柵極(530)進行注入。
10.如權利要求8所述的集成電路制造方法，包括在該硅基板(506)之中注入一個閾值調整摻雜物注入(508)。
全文摘要
本發(fā)明提供一種集成電路的制造方法，其中提供一個具有核心區(qū)域(502)及周邊區(qū)域(504)的半導體基板(506)。在該核心區(qū)域(502)內沉積一層電荷陷阱介電層(510)，并在該周邊區(qū)域(504)內沉積一層柵極介電材料(522)。在該半導體基板(506)的核心區(qū)域(502)而非在其周邊區(qū)域(504)形成位線(518)。在該核心區(qū)域(502)而非在該周邊區(qū)域(504)形成并以摻雜物注入字線－柵極材料(524)。形成字線(528)與柵極(530)。在該周邊區(qū)域(504)而非在該核心區(qū)域(502)，對環(huán)繞該柵極(530)的半導體基板(506)中的源極/漏極接面進行注入，并以柵極(530)摻雜物注入該柵極(530)。
文檔編號H01L21/8246GK1647265SQ03807745
公開日2005年7月27日 申請日期2003年2月14日 優(yōu)先權日2002年4月8日
發(fā)明者M·T·雷姆斯比, T·卡邁勒, J·Y·楊, E·林古尼斯, H·設拉維, 孫禹 申請人:斯班遜有限公司