專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有由低閾值的晶體管組成的電路塊的半導(dǎo)體集成電路，其中當(dāng)該集成電路不工作時，中斷向該電路塊提供的電源電壓。
背景技術(shù)：
隨著半導(dǎo)體的元件構(gòu)造日趨精細化，提供給半導(dǎo)體集成電路的電源電壓也逐年下降。當(dāng)電源電壓變低并且電源電壓和晶體管的閾值電壓之間的差值變小時，導(dǎo)通晶體管的難度增加，同時其工作速度降低。為了防止上述問題，晶體管的閾值電壓呈現(xiàn)出一種與電源電壓同步降低的趨勢。
此外，伴隨著晶體管的微加工，在晶體管不工作時的晶體管的漏電流(閾下電流，subthreshold current)具有增長的趨勢。閾下電流的增加使半導(dǎo)體集成電路在待機期間(standby period)內(nèi)的功率消耗增加。因此功率消耗的增加是使用電池的便攜式設(shè)備中存在的重要問題。
近年來，已經(jīng)為減少閾下電流開發(fā)了一種被稱為MTCMOS(Multi-Threshold CMOS，多閾值CMOS)的技術(shù)。在例如日本專利特開平No.5-210976、日本專利特開平No.7-212217等中公開了該技術(shù)。根據(jù)MTCMOS技術(shù)，將需要高速工作的電路塊的內(nèi)部晶體管的閾值設(shè)低，電路塊的電源引腳(pin)通過具有高閾值電壓的開關(guān)晶體管與電源線相連接。當(dāng)電路塊工作時，該開關(guān)晶體管導(dǎo)通，當(dāng)電路塊不工作時，該開關(guān)晶體管截止，由此來減少待機期間內(nèi)的功率消耗。
然而在半導(dǎo)體集成電路的集成度隨著半導(dǎo)體元件構(gòu)造的微加工而增加時，由于開關(guān)晶體管的閾下電流的緣故，即使采用MTCMOS技術(shù)，也不能充分減少功率消耗。因此有必要進一步抑制開關(guān)晶體管的閾下電流。

發(fā)明內(nèi)容
本發(fā)明的一個目的是減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗。更具體地，目的是在不增加半導(dǎo)體集成電路的設(shè)備結(jié)構(gòu)的復(fù)雜程度的情況下，減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗。另外，該目的是在不增加半導(dǎo)體集成電路的生產(chǎn)成本的情況下，減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗。
根據(jù)本發(fā)明的半導(dǎo)體集成電路的一個方面，半導(dǎo)體集成電路包括由低閾值晶體管組成的電路塊。具有高閾值的第一導(dǎo)電晶體管和具有低閾值的第二導(dǎo)電晶體管串聯(lián)在提供電源電壓的第一實際電源線(actualpower supply line)和與電路塊的電源引腳相連接的虛擬電源線(virtual power supply line)之間。所述第一導(dǎo)電晶體管和第二導(dǎo)電晶體管具有彼此相反的極性。電源控制電路在電路塊工作時導(dǎo)通所述第一導(dǎo)電晶體管和第二導(dǎo)電晶體管，并且在電路塊不工作時截止所述第一導(dǎo)電晶體管和第二導(dǎo)電晶體管。
因為第一導(dǎo)電晶體管和第二導(dǎo)電晶體管在電路塊不工作時被截止，所以中斷了供應(yīng)到電路塊的電源電壓。因此可減少待機期間內(nèi)半導(dǎo)體集成電路的功率消耗。此外，因為低閾值的第二導(dǎo)電晶體管與高閾值的第一導(dǎo)電晶體管串聯(lián)，所以可保持第一導(dǎo)電晶體管和第二導(dǎo)電晶體管的通態(tài)電阻的增加最小，并且可增加其斷態(tài)電阻(off-state resistance)。因此，可進一步抑制第一導(dǎo)電晶體管和第二導(dǎo)電晶體管的閾下電流。借此，可進一步減少待機期間內(nèi)半導(dǎo)體集成電路的功率消耗。
根據(jù)本發(fā)明的半導(dǎo)體集成電路的另一個方面。第一導(dǎo)電晶體管和第二導(dǎo)電晶體管分別是nMOS(MOSMetal-Oxide-Semiconductor，金屬氧化物半導(dǎo)體)晶體管和pMOS晶體管。電源控制電路將第一導(dǎo)電晶體管和第二晶體管控制信號分別施加到nMOS和pMOS晶體管的柵極。第一晶體管控制信號在電路塊工作時固定到高電源電壓，并在電路塊不工作時固定到地電壓。所述高電源電壓比所述電源電壓更高，并且被提供給第二實際電源線。第二晶體管控制信號在電路塊工作時固定到地電壓，并且在電路塊不工作時固定到所述電源電壓。
雖然nMOS和pMOS晶體管在電路塊不工作時截止，但nMOS和pMOS晶體管之間的連接節(jié)點處的電壓(源電壓)由于非常小的漏電流而逐漸成為電源電壓和地電壓之間的中間電壓。同時nMOS和pMOS晶體管此時的柵極電壓分別是地電壓和電源電壓。因此nMOS和pMOS晶體管的柵源電壓此時會分別成為負(fù)電壓和正電壓。因此可確實地截止nMOS和pMOS晶體管，由此抑制閾下電流，而無需準(zhǔn)備特定的負(fù)電壓電源。因此可在不增加生產(chǎn)成本的情況下減少待機期間內(nèi)半導(dǎo)體集成電路的功率消耗。
另外，因為在電路塊工作時，將固定到高電源電壓的第一晶體管控制信號施加到nMOS晶體管的柵極上，所以即使將nMOS晶體管增加到設(shè)置在第一實際電源線路和虛擬電源線路之間的開關(guān)電路中，也可保持電源電阻的增加最小。
根據(jù)本發(fā)明的半導(dǎo)體集成電路的另一個方面，電源控制電路根據(jù)啟用會使電路塊工作的電路塊控制信號的啟用(activation)，將第一晶體管控制信號從地電壓變?yōu)楦唠娫措妷?，并且將第二晶體管控制信號從電源電壓變?yōu)榈仉妷?。電源控制電路根?jù)電路塊控制信號的停用(deactivate)，將第一晶體管控制信號從高電源電壓變?yōu)榈仉妷?，并且將第二晶體管控制信號從地電壓變?yōu)殡娫措妷骸?br> 通過使用電路塊控制信號，能夠與電路塊的工作對應(yīng)地控制nMOS和pMOS晶體管的導(dǎo)電。換言之，可根據(jù)電路塊的工作控制提供給電路塊的電源電壓。
根據(jù)本發(fā)明的半導(dǎo)體集成電路的另一個方面，電源控制電路的電平轉(zhuǎn)換器將與高邏輯電平對應(yīng)的輸出電壓從電源電壓轉(zhuǎn)換為高電源電壓。
通過提供電平轉(zhuǎn)換器，可很容易地將第一晶體管控制信號的高電平電壓轉(zhuǎn)換為高電源電壓。
根據(jù)本發(fā)明的半導(dǎo)體集成電路的另一個方面，電壓級降電路(voltage step-down circuit)級降通過外部電源引腳提供給第二實際電源線的高電源電壓，并且將其提供給第一實際電源線作為電源電壓。
通過提供電壓級降電路，可無需準(zhǔn)備兩種電源電壓。由此可抑制由于要形成用于提供電源電壓的外部電源電壓引腳等原因?qū)е律a(chǎn)成本增加。
根據(jù)本發(fā)明的半導(dǎo)體集成電路的另一方面，nMOS晶體管和pMOS晶體管的背柵極(backgate)分別連接到地線和第一實際電源線。
NMOS晶體管和pMOS晶體管的源極電壓在電路塊不工作時逐漸成為電源電壓和地電壓之間的中間電壓。因此，可僅通過使nMOS晶體管的背柵極電壓(襯底電壓(substrate voltage))變?yōu)榈仉妷憾沟胣MOS晶體管的背柵極電壓低于源電壓。此外，可僅通過使pMOS晶體管的背柵極電壓變?yōu)殡娫措妷海沟胮MOS晶體管的背柵極電壓高于源極電壓。因此可進一步抑制nMOS晶體管和pMOS晶體管的閾下電流，而無需準(zhǔn)備特定的負(fù)電壓的電源。因此可在不增加生產(chǎn)成本的情況下進一步減少待機期間內(nèi)半導(dǎo)體集成電路的功率消耗。
如上所述，與其它nMOS晶體管類似，可將第一實際電源線和虛擬電源線之間設(shè)置的nMOS晶體管的背柵極連接到地線。因此構(gòu)成半導(dǎo)體集成電路的所有nMOS晶體管的背柵極可共同接地。因此不必使設(shè)置在第一實際電源線和虛擬電源線之間的nMOS晶體管的背柵極與其它nMOS晶體管的背柵極電斷開。因此可減少待機期間內(nèi)半導(dǎo)體集成電路的功率消耗，而不使其設(shè)備結(jié)構(gòu)(優(yōu)良的結(jié)構(gòu))復(fù)雜化。


圖1是示出了本發(fā)明的半導(dǎo)體集成電路的實施例的解釋性示圖；圖2是詳細示出了圖1的電源控制電路的解釋性示圖；圖3是示出了圖1的剖面結(jié)構(gòu)的一部分的解釋性示圖；圖4是示出了第一對比例的解釋性示圖；圖5是示出了圖4的剖面結(jié)構(gòu)的一部分的解釋性示圖；圖6是示出了第二對比例的解釋性示圖；圖7是示出了圖6的剖面結(jié)構(gòu)的一部分的解釋性示圖；圖8是示出了第三對比例的解釋性示圖；圖9是示出圖8的剖面結(jié)構(gòu)的一部分的解釋性示圖；以及圖10是示出了本發(fā)明的半導(dǎo)體集成電路和對比例的半導(dǎo)體集成電路的主要性能的解釋性示圖。
具體實施例方式
此后，將參照附圖解釋本發(fā)明的優(yōu)選實施例。
圖1示出了根據(jù)本發(fā)明的半導(dǎo)體集成電路的實施例。在下文的解釋中，用與電源線相同的數(shù)字和符號來指明提供給電源線的電壓。
半導(dǎo)體集成電路10包括電壓級降電路VSDC、電路塊控制器CPU、電源控制電路CTL(CTL1到CTLm)、電路塊BLK(BLK1到BLKm)、nMOS晶體管(第一晶體管)N(N1到Nm)、pMOS晶體管(第二晶體管)P(P1到Pm)、第一實際電源線VDDI、第二實際電源線VDDE、虛擬電源線VDDV(VDDV1到VDDVm)、和地線VSS。電源控制電路CTL2到CTLm、電路塊BLK2到BLKm、nMOS晶體管N2到Nm、pMOS晶體管P2到Pm、以及虛擬電源線VDDV2到VDDVm的結(jié)構(gòu)與電源控制電路CTL1、電路塊BLK1、nMOS晶體管N1、pMOS晶體管P1、以及虛擬電源線VDDV1的結(jié)構(gòu)分別等同，并且它們的基本操作也是相同的。因此僅在此詳細解釋電源控制電路CTL1、電路塊BLK1、nMOS晶體管N1、pMOS晶體管P1、以及虛擬電源線VDDV1。
電壓級降電路VSDC級降通過外部電源引腳EPP提供給第二實際電源線VDDE的高電源電壓VDDE(3V)，并且將其提供給第一實際電源線VDDI作為電源電壓VDDI(1.5V)。
電路塊控制器CPU將電路塊控制信號BC1輸出給電源控制電路CTL1和電路塊BLK1，該電路塊控制信號BC1被啟用以使電路塊BLK1工作。啟用電路塊控制信號BC1用以將地電壓VSS(0V)變?yōu)殡娫措妷篤DDI。停用電路塊控制信號BC1用以將電源電壓VDDI變?yōu)榈仉妷篤SS。
電路塊BLK1是由具有低閾值(|0.3V|)的MOS晶體管組成的CMOS電路。電路塊BLK1與電路塊控制信號BC1的啟用(上升沿，rising edge)同步地開始其工作，并且與電路塊控制信號的停用(下降沿，fallingedge)同步地停止其工作。
NMOS晶體管N1和pMOS晶體管P1串聯(lián)在第一實際電源線VDDI和虛擬電源線VDDV1之間，該虛擬電源線VDDV1與電路塊BLK1的電源引腳BPP1相連接。nMOS晶體管N1具有高閾值(0.6V)。nMOS晶體管N1的漏極和背柵極分別連接到第一實際電源線VDDI和地線VSS。pMOS晶體管P1具有低閾值(-0.3V)。pMOS晶體管P1的漏極和背柵極分別連接到虛擬電源線VDDV1和第一實際電源線VDDI上。此外，nMOS晶體管N1和pMOS晶體管P1的源極彼此連接。取代如傳統(tǒng)技術(shù)中設(shè)置的具有高閾值的pMOS晶體管，根據(jù)本發(fā)明的半導(dǎo)體集成電路10，將低閾值的pMOS晶體管P1串聯(lián)連接到高閾值的nMOS晶體管N1上，這樣可防止nMOS晶體管N1和pMOS晶體管P1的通態(tài)電阻增加，同時增加其斷態(tài)電阻。
電源控制電路CTL1將第一晶體管控制信號TCN1和第二晶體管控制信號TCP1分別輸出到nMOS晶體管N1和pMOS晶體管P1的柵極。電源控制電路CTL1與電路塊控制信號BC1的啟用(上升沿)同步地將第一晶體管控制信號TCN1從地電壓VSS變?yōu)楦唠娫措妷篤DDE，并且將第二晶體管控制信號TCP1從電源電壓VDDI變?yōu)榈仉妷篤SS。電源控制電路CTL1與電路塊控制信號BC1的停用(下降沿)同步地將第一晶體管控制信號TCN1從高電源電壓VDDE變?yōu)榈仉妷篤SS，并將第二晶體管控制信號TCP1從地電壓VSS變?yōu)殡娫措妷篤DDI。即，電源控制電路CTL1在電路塊BLK1工作時(啟用期間內(nèi))導(dǎo)通nMOS晶體管N1和pMOS晶體管P1，并且在電路塊BLK1不工作時(待機期間內(nèi))截止nMOS晶體管N1和pMOS晶體管P1。因此可根據(jù)電路塊BLK1的是否工作，控制是否向電路塊BLK1提供電源電壓。此外當(dāng)電路塊BLK1工作時，將固定到高電源電壓VDDE的第一晶體管控制信號TCN1施加到nMOS晶體管N1的柵極。這樣可使得nMOS晶體管N1的通態(tài)電阻下降并且防止電源電阻上升。
圖2詳細示出圖1的電源控制電路。
電源控制電路CTL1由反相電路INV1到INV4和電平轉(zhuǎn)換器LC組成。
反相器電路INV1由pMOS晶體管CP1和nMOS晶體管CN1組成。反相器電路INV1反相從電路塊控制器CPU(圖1)輸出的電路塊控制信號BC1，并且將其輸出作為內(nèi)部信號/BC1。
反相器電路INV2由pMOS晶體管CP2和nMOS晶體管CN2組成。反相器電路INV2使內(nèi)部信號/BC1反向并將其輸出作為內(nèi)部信號/TCP1。
反相器電路INV3由pMOS晶體管CP3和nMOS晶體管CN3組成。反相器電路INV3反相內(nèi)部信號/TCP1并且將其作為第二晶體管控制信號TCP1輸出到pMOS晶體管P1(圖1)的柵極。由此，pMOS晶體管P1在電路塊BLK1工作時導(dǎo)通，并且在電路塊BLK1不工作時截止。
電平轉(zhuǎn)換器LC將內(nèi)部信號/BC1的高電平電壓從電源電壓VDDI轉(zhuǎn)換為高電源電壓VDDE，并且將其輸出為內(nèi)部信號/TCN1。
反相器電路INV4由pMOS晶體管CP4和nMOS晶體管CN4組成。反相器電路INV4使內(nèi)部信號/TCN1反相并將其作為第一晶體管控制信號TCN1輸出到nMOS晶體管N1(圖1)的柵極。由此nMOS晶體管N1在電路塊BLK1工作時導(dǎo)通，并且在電路塊BLK1不工作時截止。
雖然nMOS晶體管N1和pMOS晶體管P1在電路塊BLK1不工作時截止，但由于非常小的漏電流，nMOS晶體管N1和pMOS晶體管P1之間的連接節(jié)點的電壓(源極電壓)逐漸成為電源電壓VDDI和地電壓VSS之間的中間電壓。同時nMOS晶體管N1和pMOS晶體管P1此時的柵極電壓分別是地電壓VSS和電源電壓VDDI。因此nMOS晶體管N1的柵源電壓此時變?yōu)樨?fù)電壓，而且此時pMOS晶體管P1的柵源電壓變?yōu)檎妷?。因此，不需要提供特定的?fù)電壓電源就可確切地截止nMOS晶體管N1和pMOS晶體管P1，由此抑制閾下電流。
因為nMOS晶體管N1和pMOS晶體管P1之間的連接節(jié)點處的電壓(源極電壓)在電路塊BLK1不工作時逐漸成為電源電壓和地電壓之間的中間電壓，所以僅通過將該nMOS晶體管N1的背柵極接地就可將nMOS晶體管N1的背柵極電壓變?yōu)榈陀谠措妷?。此外，僅通過將pMOS晶體管P1的背柵極連接到第一實際電源線VDDI，就可將pMOS晶體管P1的背柵極電壓變?yōu)楦哂陔娫措妷?。因此，不需要提供特定?fù)電壓的電源，就可使nMOS晶體管N1和pMOS晶體管P1的閾值電壓變高。因此可進一步抑制nMOS晶體管N1和pMOS晶體管P1的閾下電流。
如上所述，電源控制電路CTL2到CTLm、電路塊BLK2到BLKm、nMOS晶體管N2到Nm、pMOS晶體管P2到Pm、以及虛擬電源線VDDV2到VDDVm的結(jié)構(gòu)與電源控制電路CTL1、電路塊BLK1、nMOS晶體管N1、pMOS晶體管P1、以及虛擬電源線VDDV1的結(jié)構(gòu)分別相同，并且它們的基本操作也相同。因此在半導(dǎo)體集成電路10中，僅將電源電壓VDDI提供給與已啟用的電路塊控制信號BC對應(yīng)的電路塊BLK。因為在電路塊BLK不工作時中斷對其供應(yīng)電源電壓VDDI，所以可減少半導(dǎo)體集成電路10中的功率消耗。如上所述，因為抑制了nMOS晶體管N1和pMOS晶體管P1的閾下電流，所以可顯著地減少特別是在待機期間(沒有電路塊BLK工作的期間)的半導(dǎo)體集成電路10的功率消耗。
圖3示出了圖1的剖面結(jié)構(gòu)(cross-section structure)的一部分。
在p型襯底PSUB中，通過摻雜n型雜質(zhì)形成n型阱NW，并且通過摻雜p型雜質(zhì)形成p型阱PW。通過將n型雜質(zhì)摻雜到p型阱PW中，形成nMOS晶體管的源極和漏極(都在N+層上)。通過將p型雜質(zhì)摻雜到p型阱PW中形成nMOS晶體管的背柵極(P+層)。通過將p型雜質(zhì)摻雜到n型阱NW中，形成pMOS晶體管的源極和漏極(都在P+層上)。通過將n型雜質(zhì)摻雜到n型阱NW中形成pMOS晶體管的背柵極(N+層)。nMOS和pMOS晶體管的柵極(圖中黑色四邊形)形成在源極和漏極之間的溝道區(qū)上，其間具有氧化膜(未示出)。
與nMOS晶體管CN3、CN4和BN1相似，nMOS晶體管N1的背柵極與公共地線VSS連接。因此不必將nMOS晶體管N1的背柵極與nMOS晶體管CN3、CN4和BN1的背柵極電斷開。因此可通過簡單的雙阱結(jié)構(gòu)來實現(xiàn)半導(dǎo)體集成電路10。
接著解釋發(fā)明人在作出本發(fā)明之前研究的電路。
圖4示出一個示例(第一對比例)，其中僅將nMOS晶體管N(N1到Nm)分別設(shè)置在第一實際電源線VDDI和虛擬電源線VDDV(VDDV1到VDDVm)之間。圖5示出圖4的剖面結(jié)構(gòu)的一部分。圖6示出一個示例(第二對比例)，其中僅將高閾值(-0.5V)的pMOS晶體管Pb(P1b到Pmb)分別設(shè)置在第一實際電源線VDDI和虛擬電源線VDDV(VDDV1到VDDVm)之間。圖7示出圖6的剖面結(jié)構(gòu)的一部分。圖8示出一個示例(第三對比例)，其中將負(fù)電壓施加到圖4的nMOS晶體管N(N1到Nm)的背柵極。圖9示出圖8的剖面結(jié)構(gòu)的一部分。使用相同的數(shù)字和符號指明與圖1到圖3中所解釋的元件相同的元件，并且在此省略它們的詳細解釋。圖4、圖5、圖8和圖9中示出的電路還未被公知。
在圖4中，當(dāng)nMOS晶體管N1截止時，由于電路塊BLK1的非常小的漏電流，nMOS晶體管N1的源電壓逐漸變得等于地電壓VSS。因此不可能在電路塊BLK1的待機期間內(nèi)使nMOS晶體管N1的柵源電壓變?yōu)樨?fù)電壓。同樣地，不可能使nMOS晶體管N1的背柵極低于源電壓。因此削弱了nMOS晶體管N1對閾下電流的抑制效果。
在圖6中，pMOS晶體管P1b的源電壓在任何時候都是電源電壓VDDI，并且因此不可能使pMOS晶體管P1b的柵源電壓在電路塊BLK1的待機期間內(nèi)變成正電壓。類似地，不可能使pMOS晶體管P1b的背柵極電壓變?yōu)楦哂谠措妷骸Ｒ虼讼魅趿藀MOS晶體管P1對閾下電流的抑制效果。
在圖8中，當(dāng)nMOS晶體管N1截止時，由于電路塊BLK1的非常小的漏電流，nMOS晶體管N1的源電壓逐漸變?yōu)榈扔诘仉妷篤SS。因此不可能在電路塊BLK1的待機期間內(nèi)使得nMOS晶體管N1的柵源電壓變?yōu)樨?fù)電壓。因此削弱了nMOS晶體管N1對閾下電流的抑制效果。
此外，將nMOS晶體管N1的背柵極連接到由負(fù)電壓產(chǎn)生器提供的負(fù)電壓的電源線VSSA。因此nMOS晶體管N1的背柵極電壓在nMOS晶體管N1截止時變得低于源電壓。然而，因為需要特定負(fù)電壓電源，所以產(chǎn)品成本升高。
在圖9中，將nMOS晶體管N1的背柵極連接到負(fù)電壓電源線VSSA。為了避免從地線VSS到負(fù)電壓電源線VSSA的電流泄漏，需要將nMOS晶體管N1的背柵極與nMOS晶體管CN4和BN1的背柵極電斷開。因此半導(dǎo)體集成電路10c需要可將nMOS晶體管N1的p型阱PW與襯底PSUB隔離的三阱結(jié)構(gòu)。因此造成生產(chǎn)成本的增加。
圖10示出本發(fā)明的半導(dǎo)體集成電路10和在圖4，圖6，和圖8中示出的半導(dǎo)體集成電路10a、10b和10c的主要性能。通態(tài)電流(或者斷態(tài)電流)是當(dāng)設(shè)置在第一實際電源線VDDI和虛擬電源線VDDV之間的MOS晶體管導(dǎo)通(截止)時的電流值(模擬)。在表中，通態(tài)電流和斷態(tài)電流表示在將最差的第一對比例中的值假設(shè)為1時的相對值。設(shè)置在第一實際電源線VDDI和虛擬電源線VDDV之間的MOS晶體管的大小(溝道長度和溝道寬度)都是相同的。
如圖10所示，在本發(fā)明的半導(dǎo)體集成電路10中，將pMOS晶體管用作設(shè)置在第一實際電源線VDDI和虛擬電源線VDDV之間的開關(guān)元件，當(dāng)將本發(fā)明的半導(dǎo)體集成電路10與第二對比例的半導(dǎo)體集成電路10b相比較時，本發(fā)明的半導(dǎo)體集成電路10的通態(tài)電流是第二對比例的半導(dǎo)體集成電路10b的通態(tài)電流的兩倍。換言之，能夠?qū)⒃O(shè)置在第一實際電源線VDDI和虛擬電源線VDDV之間的MOS晶體管的通態(tài)電阻的增加保持最小。此外，根據(jù)本發(fā)明的半導(dǎo)體集成電路10，與第一到第三對比例的半導(dǎo)體集成電路10a，10b和10c相比，可充分減少斷態(tài)電流(閾下電流)。即，能夠顯著減少待機期間內(nèi)半導(dǎo)體集成電路10的功率消耗。此外，因為可通過簡單的雙阱結(jié)構(gòu)實現(xiàn)本發(fā)明的半導(dǎo)體集成電路10，并且不需要提供負(fù)電壓電源，因而能夠使生產(chǎn)成本的增加最小。
根據(jù)上述實施例可產(chǎn)生下面的效果。
因為nMOS晶體管N和pMOS晶體管P在電路塊BLK不工作時截止，所以中斷對電路塊BLK的電源電壓供應(yīng)。因此能夠減少半導(dǎo)體集成電路10在待機期間內(nèi)的功率消耗。此外，因為將低閾值的pMOS晶體管P串聯(lián)連接到高閾值的nMOS晶體管N，所以可將nMOS晶體管N和pMOS晶體管P的通態(tài)電阻的增加保持最小，并且可增加其斷態(tài)電阻。因此能夠進一步抑制nMOS晶體管N和pMOS晶體管P的閾下電流。因此能夠進一步減少半導(dǎo)體集成電路10在待機期間內(nèi)的功率消耗。
因為nMOS晶體管N和pMOS晶體管P的源極電壓在電路塊BLK不工作時逐漸變?yōu)殡娫措妷汉偷仉妷褐g的中間電壓，因此能夠使得nMOS晶體管N和pMOS晶體管P的柵源電壓分別變?yōu)樨?fù)電壓和正電壓。因此可確切地截止nMOS晶體管N和pMOS晶體管P，而無需準(zhǔn)備特定負(fù)電壓電源，因而可抑制閾下電流。據(jù)此可在不增加生產(chǎn)成本的情況下減少半導(dǎo)體集成電路10在待機期間內(nèi)的功率消耗。
因為在電路塊BLK工作時將固定為高電源電壓VDDE的第一晶體管控制信號TCN施加到nMOS晶體管N的柵極，所以即使在設(shè)置于第一實際電源線VDDI和虛擬電源線VDDV之間的開關(guān)電路中增加nMOS晶體管N，也能夠使電源電阻的增加保持最小。
通過使用電路塊控制信號BC，能夠根據(jù)電路塊BLK1的工作與否，控制nMOS晶體管N和pMOS晶體管P是否導(dǎo)電。換言之，可根據(jù)電路塊BLK的操作來控制對電路塊BLK的電源電壓VDDI的供應(yīng)。
通過設(shè)置電平轉(zhuǎn)換器LC，可容易地將第一晶體管控制信號TCN的高電平電壓轉(zhuǎn)換為高電源電壓VDDE。
通過設(shè)置電壓級降電路VSDC，不需要準(zhǔn)備兩種電壓電源。因此可抑制由于形成用于提供電源電壓VDDI的外部電源引腳等引起的生產(chǎn)成本的增加。
因為nMOS晶體管N和pMOS晶體管P在電路塊BLK不工作時逐漸變?yōu)殡娫措妷汉偷仉妷褐g的中間電壓，因此可僅通過將nMOS晶體管N的背柵極變?yōu)榈仉妷篤SS，使得nMOS晶體管N的背柵極電壓低于源電壓。另外，可僅通過使pMOS晶體管P的背柵極電壓變?yōu)殡娫措妷篤DDI而使得pMOS晶體管P的背柵極電壓變?yōu)楦哂谠措妷?。憑借這一點，可在不提供特定負(fù)電壓電源的情況下進一步抑制nMOS晶體管N和pMOS晶體管P的閾下電流。因此可在不增加生產(chǎn)成本的情況下進一步減少半導(dǎo)體集成電路10在待機期間內(nèi)的功率消耗。
與其它nMOS晶體管類似地，可將nMOS晶體管N的背柵極連接到地線。因此組成半導(dǎo)體集成電路10的全部nMOS晶體管的背柵極可公共接地。由此無需將nMOS晶體管N的背柵極與其它nMOS晶體管的背柵極電斷開。憑借這一點，可在不增加半導(dǎo)體集成電路10的設(shè)備結(jié)構(gòu)(阱結(jié)構(gòu))的復(fù)雜程度的情況下，減少待機期間內(nèi)半導(dǎo)體集成電路10的功率消耗。
附帶地，在上述實施例中，說明了從電路塊控制器CPU提供電路塊控制信號BC(BC1到BCm)的示例。本發(fā)明不限于該實施例。例如，可使用從外部通過外部信號引腳提供的用于控制電路塊BLK(BLK1到BLKm)的操作的信號作為電路塊控制信號BC(BC1到BCm)。
本發(fā)明不限于上述實施例，并且可在不脫離本發(fā)明的精神和范圍的情況下進行各種改變。可對部分或者全部組件進行改進。
工業(yè)實用性根據(jù)本發(fā)明的半導(dǎo)體集成電路，可抑制第一和第二導(dǎo)電晶體管的閾下電流。憑借這一點，可進一步減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗。
根據(jù)本發(fā)明的半導(dǎo)體集成電路，可使得nMOS晶體管的柵源電壓成為負(fù)電壓。結(jié)果，無需準(zhǔn)備特定負(fù)電壓電源就可確切地截止nMOS晶體管，這樣可抑制閾下電流。因此可在不增加生產(chǎn)成本的情況下減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗。
另外，因為將高電源電壓提供給nMOS晶體管的柵極，所以即使將nMOS晶體管加入到設(shè)置在第一實際電源線和虛擬電源線之間的開關(guān)電路中，也可使電源電阻的增加保持最小。
根據(jù)本發(fā)明的半導(dǎo)體集成電路，根據(jù)電路塊的工作來控制提供給電路塊的電源電壓的供應(yīng)。
根據(jù)本發(fā)明的半導(dǎo)體集成電路，通過提供電平轉(zhuǎn)換器，可將第一晶體管控制信號的高電平電壓容易地轉(zhuǎn)換為高電源電壓。
根據(jù)本發(fā)明的半導(dǎo)體集成電路，通過提供電壓級降電路，可無需準(zhǔn)備兩種電壓供應(yīng)源。從而可抑制由于形成用于提供電源電壓的外部電源引腳而引起的生產(chǎn)成本的增加。
根據(jù)本發(fā)明的半導(dǎo)體集成電路，當(dāng)電路塊不工作時，可使nMOS晶體管的背柵極電壓低于源極電壓并且使得pMOS的背柵極電壓高于源極電壓。憑借這一點，可在不準(zhǔn)備特定負(fù)電壓電源的情況下進一步抑制nMOS和pMOS晶體管的閾下電流。因此可進一步減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗，卻不會增加其生產(chǎn)成本。
此外，類似于其它nMOS晶體管，可將設(shè)置在第一實際電源線和虛擬電源線之間的nMOS晶體管的背柵極連接到公用地線。因此無需將設(shè)置在第一實際電源線和虛擬電源線之間的nMOS晶體管的背柵極與其它nMOS晶體管的背柵極電斷開。憑借這一點，可減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗，但卻不會增加其設(shè)備結(jié)構(gòu)(阱結(jié)構(gòu))的復(fù)雜程度。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括電路塊，由具有低閾值的晶體管構(gòu)成；第一實際電源線，用于提供電源電壓；虛擬電源線，連接到所述電路塊的電源引腳；具有高閾值的第一導(dǎo)電晶體管和極性與所述第一導(dǎo)電晶體管相反的具有低閾值的第二導(dǎo)電晶體管，所述第一導(dǎo)電晶體管和所述第二導(dǎo)電晶體管串聯(lián)在所述第一實際電源線和所述虛擬電源線之間；和電源控制電路，在所述電路塊工作時導(dǎo)通所述第一導(dǎo)電晶體管和所述第二導(dǎo)電晶體管，并且在所述電路塊不工作時截止所述第一導(dǎo)電晶體管和所述第二導(dǎo)電晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括第二實際電源線，用于提供高于所述電源電壓的高電源電壓，其中所述第一導(dǎo)電晶體管是nMOS晶體管；所述第二導(dǎo)電晶體管是pMOS晶體管；所述電源控制電路在所述電路塊工作時將被固定為所述高電源電壓的第一晶體管控制信號施加到所述nMOS晶體管的柵極上，并且在所述電路塊不工作時將被固定為地電壓的第一晶體管控制信號施加到所述nMOS晶體管的柵極上，并且所述電源控制電路在所述電路塊工作時將被固定為所述地電壓的第二晶體管控制信號施加到所述pMOS晶體管的柵極上，并且在所述電路塊不工作時將被固定為所述電源電壓的第二晶體管控制信號施加到所述pMOS晶體管的柵極上。
3.根據(jù)權(quán)利要2所述的半導(dǎo)體集成電路，其中所述電源控制電路根據(jù)在啟用時可使所述電路塊工作的電路塊控制信號的啟用將所述第一晶體管控制信號從地電壓變?yōu)樗龈唠娫措妷?，并且將所述第二晶體管控制信號從所述電源電壓變?yōu)榈仉妷?；并且所述電源控制電路根?jù)所述電路塊控制信號的停用將所述第一晶體管控制信號從所述高電源電壓變?yōu)榈仉妷?，并且將所述第二晶體管控制信號從地電壓變?yōu)樗鲭娫措妷骸?br> 4.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中所述電源控制電路包括電平轉(zhuǎn)換器，所述電平轉(zhuǎn)換器將對應(yīng)于高邏輯電平的輸出電壓從所述電源電壓轉(zhuǎn)換為所述高電源電壓。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，還包括電壓級降電路，用于級降所述高電源電壓，并且將經(jīng)過級降的電壓提供給所述第一實際電源線作為所述電源電壓，其中將所述高電源電壓通過一外電源引腳提供給所述第二實際電源線。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中所述nMOS晶體管的背柵極連接到地線；并且所述pMOS晶體管的背柵極連接到所述第一實際電源線。
全文摘要
半導(dǎo)體集成電路。高閾值的第一導(dǎo)電晶體管和低閾值的第二導(dǎo)電晶體管串聯(lián)在提供電源電壓的第一實際電源線和與由低閾值的晶體管組成的電路塊的電源引腳相連接的虛擬電源線之間。該第一和第二導(dǎo)電晶體管的極性彼此相反。電源控制電路在電路塊工作時導(dǎo)通第一和第二導(dǎo)電晶體管，并在電路塊不工作時截止第一和第二導(dǎo)電晶體管。因為低閾值的第二導(dǎo)電晶體管串聯(lián)連接到高閾值的第一導(dǎo)電晶體管上，所以可使第一和第二導(dǎo)電晶體管的通態(tài)電阻的增加最小，并且可增加其斷態(tài)電阻。因此可抑制第一和第二導(dǎo)電晶體管的閾下電流。憑借這一點，可減少半導(dǎo)體集成電路在待機期間內(nèi)的功率消耗。
文檔編號H01L27/04GK1685612SQ03822570
公開日2005年10月19日 申請日期2003年3月6日 優(yōu)先權(quán)日2003年3月6日
發(fā)明者柿內(nèi)隆 申請人:富士通株式會社