多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)的制作方法
專利名稱:多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)的制作方法
【專利摘要】一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，由一個具有多個貫穿開孔的封裝基板，多個功能及大小不同的芯片、多條導線、多個局部封裝體及多個導電組件所構(gòu)成，其中多個芯片與封裝基板結(jié)合，使得多個芯片的焊墊可以由封裝基板的貫穿開孔曝露出來，并利用導線將焊墊與鄰近于貫穿開孔的連接點電性連接，再利用點膠的方式將封裝體填人貫穿開孔以包覆導線、多個功能及大小不同的芯片的主動面及焊墊，以局部封裝的方式完成多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，藉此可以降低封模時造成的污染并且降低制程成本。
【專利說明】
多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)
技術(shù)領域
[0001]本實用新型揭露一種多芯片的系統(tǒng)級封裝結(jié)構(gòu)(SiP)，特別是一種將多個具有不同功能、尺寸的芯片與封裝基板結(jié)合并利用晶圓級封裝制程及打線制程來完成系統(tǒng)級的封裝結(jié)構(gòu)。
【背景技術(shù)】
[0002]半導體技術(shù)的發(fā)展非常地快速，特別是半導體芯片(semiconductordice)有趨于小型化的傾向。然而，半導體芯片的功能需求卻有相對多樣化的傾向。換言之，半導體芯片于較小區(qū)域中需求更多的輸入/輸出墊(pads)，所以引腳(pins)的密度也隨之快速的提高。其導致半導體芯片的封裝變得更困難且降低良率。封裝結(jié)構(gòu)的主要目的在于保護芯片免受外部損傷。然而，大部份封裝技術(shù)是先將晶圓上芯片切割成多個單一芯片，然后再封裝與測試每一顆單一芯片。另外，一種稱為「晶圓級封裝」(wafer level package ;WLP)的封裝技術(shù)，可以在分割芯片成為單一芯片之前，于晶圓上封裝芯片。晶圓級封裝技術(shù)有一些優(yōu)點，例如生產(chǎn)周期較短、成本較低以及不需要填充物(under-fill)。
[0003]此外，基于3C消費性產(chǎn)品的需求逐年增加，對于功能型芯片及內(nèi)存芯片的尺寸及空間要求愈來愈微型化，因此，晶圓級的多芯片系統(tǒng)級封裝結(jié)構(gòu)(System in Package；SiP)的需求也隨著增加。然而，在進行晶圓級的系統(tǒng)級封裝過程中，除了必須使用精密且昂貴的芯片接合機臺(die bonder)，才能將每一顆芯片的主動面上的焊墊(pad)準確地與基板上的連接端電性連接在一起外，更由于芯片都已研磨至(即約50-100微米)的厚度，因此，于芯片與基板進行黏合及電性連接時，常會造成芯片破損；上述兩個主要的問題，對于晶圓級的系統(tǒng)級封裝制程來說除了設備投資昂貴之外，其制程的良率也需要提升。
【實用新型內(nèi)容】
[0004]根據(jù)前述在晶圓級的系統(tǒng)級封裝上的良率問題，本創(chuàng)作的主要目的在于提供一種打線晶圓級封裝(Wire-Bonding Chip Scale Package;TOCSP)，使得在進行多芯片的系統(tǒng)級晶圓級封裝過程中，僅需使用取放機臺(pick and place)將不同晶粒放置安排好的配置區(qū)域中黏著并接合后，由打線機臺(wire bonder)完成打線，之后，再將打線區(qū)域局部充填膠體后，即完成封裝制程；因此，可以有效地降低制造設備的費用，可以有效將低產(chǎn)品的制造成本。
[0005]此外，在本實用新型的實施例中，需要進行封裝的多個芯片，均可以選擇先不進行研磨，待完成前述系統(tǒng)級晶圓級封裝后，視需要可以選擇性的進行芯片的研磨；由于已完成系統(tǒng)級晶圓級封裝的結(jié)構(gòu)中，已經(jīng)有封裝基板的支撐，故有效的解決芯片在制程中破片的問題，因此，可以避免芯片研磨造成的污染，而可以大幅度的提高整體制程的良率，并進一步可以有效將低產(chǎn)品的制造成本。
[0006]根據(jù)上述的目的，本實用新型首先揭露一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，在封裝基板上默認的多個芯片配置區(qū)分別形成貫穿開孔，并將具有側(cè)邊焊墊的芯片以及具有中間焊墊的芯片分別設置于封裝基板的多個芯片配置區(qū)上，將具有不同焊墊位置的芯片與多個芯片配置區(qū)的貫穿開孔對準，使得多個芯片上的焊墊可曝露于貫穿開孔，并藉由打線制程將多個芯片與封裝基板彼此電性連接，并經(jīng)由封裝體完成封裝制程之后，以形成多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)。
[0007]本實用新型的再一目的在于本實用新型所揭露一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，可適用于各種不同功能及尺寸大小的芯片的封裝制程，例如內(nèi)存，特別是動態(tài)隨機存取存儲器(01^10、熟仰閃存芯片(熟仰Flash)、N0R閃存芯片(NOR Flash)、通訊芯片、處理器以及具有I/O的邏輯芯片。
[0008]本實用新型的又一目的在于所揭露的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，于此封裝結(jié)構(gòu)的其中一面是將多個外部連接端點曝露在外，用以與其他電子裝置電性連接的端點。
[0009]本實用新型的另一目的在于所揭露的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，將多個不同功能尺寸大小的芯片或者將多個芯片以堆棧的形式固接于封裝基板的背面，因此可以視需要對芯片進行研磨至設定的厚度或者是對芯片不進行研磨；換句話說，本實用新型的系統(tǒng)級晶圓級封裝結(jié)構(gòu)可以包括多個芯片各自具有不同的厚度。
[0010]本實用新型的另一目的在于所揭露的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)中，只需要局部填膠即可，即將封裝材料填入貫穿開孔以及覆蓋住鄰近于貫穿開孔的封裝基板的表面即可，并不需要對整個結(jié)構(gòu)進行封模制程(molding process)，因此，可以降低在封模制程中因封膠體對封裝結(jié)構(gòu)造成的污染。
[0011]根據(jù)以上所述的各種目的，本實用新型揭露一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，由封裝基板，多個芯片、多條導線、封裝體及多個導電組件所形成。其中，封裝基板具有正面及背面，在封裝基板基板的正面的四個側(cè)邊上配置有多個外部連接端點，于封裝基板上配置有多個芯片配置區(qū)，于每一個芯片配置區(qū)設置有貫穿開孔，于相鄰每一個貫穿開孔的的一側(cè)邊配置有多個連接點，這些連接點經(jīng)由多條布線分別與多個外部連接端點彼此電性連接。多個芯片，每一個芯片具有主動面及背面，且每一個芯片的主動面上設置有多個焊墊，每一個焊墊的位置與封裝基板的貫穿開孔的位置相互對應，將每一個芯片配置于每一個芯片配置區(qū)且固設于封裝基板的背面，使得每一個芯片的主動面上的焊墊經(jīng)由貫穿開孔曝露出來。多條導線將封裝基板多個連接點電性連接于每一個芯片的主動面上的焊墊。封裝體，用以填充于每一個芯片配置區(qū)上的貫穿開孔以包覆多個連接點、每一個芯片的主動面上的焊墊以及多條導線。多個導電組件，設置在封裝基板的正面的四個側(cè)邊的多個外部連接端點上，其中每一個導電組件的高度與封裝體的頂點至每一個芯片的主動面的距離相同。
[0012]本實用新型還揭露另一個多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，由封裝基板，多個芯片、多條導線、封裝體及多個導電組件。其中，封裝基板具有正面及背面，且在封裝基板的正面的四個側(cè)邊上配置有多個外部連接端點，于封裝基板配置有多個芯片配置區(qū)，且于每一個芯片配置區(qū)設置有具有階梯結(jié)構(gòu)的貫穿開孔，于每一個芯片配置區(qū)的每一個貫穿開孔的階梯結(jié)構(gòu)上配置有多個連接點，這些連接點經(jīng)由多條布線與多個外部連接端點電性連接。多個芯片，每一個芯片具有主動面及背面，于每一個芯片的主動面上設置有多個焊墊，且這些焊墊的位置與封裝基板的貫穿開孔的位置相互對應，將這些芯片配置于芯片配置區(qū)并且固設于封裝基板的背面，使得每一個芯片的主動面上的焊墊曝露于貫穿開孔且鄰近于貫穿開孔的階梯結(jié)構(gòu)。多條導線，將配置在每一個芯片配置區(qū)的每一個貫穿開孔的階梯結(jié)構(gòu)上的多個連接點電性連接于這些芯片的主動面上的多個焊墊，使得這些導線在貫穿開孔內(nèi)的高度至少等于貫穿開孔的高度。封裝體，用以包覆每一個芯片配置區(qū)上的貫穿開孔、每一個連接點、每一個芯片的主動面上的焊墊及導線，使得封裝體的高度至少等于每一個芯片的主動面的高度。多個導電組件，設置在封裝基板的正面的四個側(cè)邊的多個外部連接端點上。
[0013]基于以上所述，本實用新型所揭露的技術(shù)可以將多個具有不同功能、尺寸的芯片配置于封裝基板，使得在完成封裝之后的多芯片封裝結(jié)構(gòu)具有微小的尺寸，可以節(jié)省現(xiàn)有技術(shù)的封裝結(jié)構(gòu)中，芯片尺寸的空間。
[0014]本實用新型的上述及其他目的與優(yōu)點，不難從下述所選用實施例的詳細說明與附圖中，獲得深入了解。
[0015]當然，本實用新型在某些另件上，或另件的安排上容許有所不同，但所選用的實施例，則于本說明書中，予以詳細說明，并于附圖中展示其構(gòu)造。
【附圖說明】
[0016]圖1是根據(jù)本實用新型所揭露的技術(shù)，表示在晶圓上具有多個芯片的俯視圖。
[0017]圖2A根據(jù)本實用新型所揭露的技術(shù)，表示封裝基板的正面俯視圖。
[0018]圖2B根據(jù)本實用新型所揭露的技術(shù)，表示封裝基板的背面俯視圖。
[0019]圖3是根據(jù)本實用新型所揭露的技術(shù)，表示在圖2A及圖2B中具有多個連接點與多個外部連接端點利用多條布線電性連接以及封裝基板與多個芯片結(jié)合的俯視圖。
[0020]圖4A是根據(jù)本實用新型所揭露的技術(shù)，表示在圖3中以X-X方向的截面示意圖。
[0021]圖4B是根據(jù)本實用新型所揭露的技術(shù)，表示于圖4A的結(jié)構(gòu)中形成封裝體的截面示意圖。
[0022]圖5A是根據(jù)本實用新型所揭露的技術(shù)，表示具有階梯結(jié)構(gòu)的封裝基板與多個芯片結(jié)合的截面示意圖。
[0023]圖5B是根據(jù)本實用新型所揭露的技術(shù)，表示在圖5A的結(jié)構(gòu)中形成打線的截面示意圖。
[0024]圖5C是根據(jù)本實用新型所揭露的技術(shù)，表示在第圖5B的結(jié)構(gòu)中形成封裝體以及在具有階梯結(jié)構(gòu)的封裝基板的背面及多個芯片的背面形成導電組件及抗干擾膠的截面示意圖。
【具體實施方式】
[0025]本實用新型在此所探討的方向為一種芯片封裝結(jié)構(gòu)，特別是利用簡單的打線制程來形成晶圓級封裝結(jié)構(gòu)，故稱為一種打線晶圓級封裝(Wire-Bonding Chip ScalePackage;WBCSP)，可適用于大型芯片的封裝結(jié)構(gòu)，且由于封裝結(jié)構(gòu)上的結(jié)構(gòu)簡單，且可以節(jié)省封裝成本。為了能徹底地了解本實用新型，將在下列的描述中提出詳盡的步驟及其組成。眾所周知的芯片及封裝基板的制作方式及詳細步驟并未描述于細節(jié)中，以避免造成本實用新型不必要的限制。然而，對于本實用新型的較佳實施例，則會詳細描述如下，然而除了這些詳細描述之外，本實用新型還可以廣泛地施行在其他的實施例中，且本實用新型的范圍不受限定，其以之后的專利范圍為準。
[0026]首先，請同時參考圖1A及圖1B。圖1A及圖1B分別表示本實用新型所揭露的晶圓上具有多個芯片的俯視圖。如圖1A，晶圓10上具有多個芯片101，每一個芯片101具有主動面1012及背面(未在圖中表示)。在此實施例中，于芯片101的主動面1012的中間區(qū)域配置有多個焊墊1014，其中每一個焊墊1014可以選擇藉由重配置層(redistribut1n layer，RDL)制程來完成配置在芯片101的主動面(未在圖中表示)的中間區(qū)域。另外，如圖1B所示，晶圓20上具有多個芯片201，每一個芯片201具有主動面2012及背面(未在圖中表示)。在此實施例中，于芯片201的主動面2012的側(cè)邊配置有多個焊墊2014，同樣的，每一個焊墊2014可以選擇藉由重配置層制程來完成配置在芯片201的主動面(未在圖中表示)的中間區(qū)域要說明的是，在圖1A及圖1B中所揭露的晶圓10、20上的多個芯片101、201為已經(jīng)完成制造的芯片。在此要說明的是，于以下本實用新型的實施例中，所取用的芯片為焊墊位于芯片的主動面?zhèn)冗叺男酒虼嗽趫D1B中表示了另一個晶圓30，其同樣是在晶圓30上具有多個芯片301，每一個芯片301具有主動面3012及背面(未在圖中表示)，其中晶圓20與晶圓30可以是具有相同或是不相同功能的晶圓。在本實用新型的實施例中，將以儲存型閃存芯片做說明，特別是以具有48個接腳的儲存型閃存(NAND Flash)芯片來做說明，然而上述芯片的制作過程及重配置層(redi stribut 1n layer)制程并非本實用新型主要的技術(shù)內(nèi)容，故不在此多加描述。
[0027]接著，請參考圖2A及圖2B。圖2A是表示本實用新型所揭露的封裝基板的正面俯視圖及圖2B是表示封裝基板的背面俯視圖。封裝基板30具有正面31(如圖2A所示)及背面32(如圖2B所示)，在封裝基板30的正面31的四個側(cè)邊上配置有多個外部連接端點302。在此要說明的是，在封裝基板30的正面31的四個側(cè)邊上所配置的多個外部連接端點302是用來與其他電子組件(未在圖中表示)電性連接，在本實用新型的實施例中，外部連接端點302可以是一種金手指結(jié)構(gòu)(golden finger)或一種金屬引線(metal trace)；當外部連接端點302為金手指結(jié)構(gòu)時，可以藉由絕緣材料(例如塑料)(未在圖中表示)或是陶瓷材料(ceramic)(未在圖中表示)來隔離每一個外部連接端點302，但并不限于此。
[0028]另外，在封裝基板30上默認有多個芯片配置區(qū)501、601、701(即如圖2A及圖2B中，虛線所圍的區(qū)域)，而在這些芯片配置區(qū)域501、601、701中分別設置有貫穿開孔5011、6011、7011，這些貫穿開孔5011、6011、7011是為了在后續(xù)封裝基板30與多個芯片固接時，讓每一個芯片的主動面上的焊墊曝露出來。要說明的是，這些芯片配置區(qū)501、601、701是為了讓使用者方便將每一個芯片配置并對準于封裝基板30，并非實際存在于封裝基板30的區(qū)域。另夕卜，在芯片配置區(qū)501、601、701的大小以及貫穿開孔5011、6011、7011的位置可視用戶的設計而定，并不受本實施例所限制，而且并非只限制只有如圖2A及圖2B所揭露的結(jié)構(gòu)。另外，在本實用新型的實施例中，封裝基板30可以是可燒性電路板(flexible circuit board)或是硬性基板(rigid substrate)。另外，以硬性基板而言，封裝基板30可以是單層的印刷電路板(PCB)或是多層的印刷電路板。另外，以可撓性電路板而言，可以是由高分子材料所形成。
[0029]接著請參考圖3。圖3是表示在圖2A及圖2B中，在封裝基板上多個連接點與外接連接端點利用多條布線電性連接以及封裝基板與多個芯片結(jié)合的俯視圖。特別要說明的是，在圖3的虛線示意為多條布線40，同時為避免圖示過于復雜，部分的布線40并未畫出，其表示布線40被覆蓋;然而，在實際的實施例中，每一個芯片的焊墊均會經(jīng)由這些布線40配置到封裝基板30的正面31的四個側(cè)邊上的多個外部連接端點302。如圖3所示，在封裝基板30上的芯片配置區(qū)501、601，鄰近于貫穿開孔5011、6011的一側(cè)邊(即在封裝基板30的正面31)設置有多個第二連接點502及多個第三連接點602。另外，多個第一連接點702環(huán)設在封裝基板30上的另一個芯片配置區(qū)701的貫穿開孔7011的兩側(cè)邊。而這些第一連接點702、第二連接點502及第三連接點602則是利用多條布線40與封裝基板30的側(cè)邊上的多個外部連接端點302電性連接。其中，多條布線40可是用網(wǎng)印或是電鍍的方式形成在封裝基板30上，在此，并不限制多條布線40的形成方式。
[0030]接著，使用芯片取放機臺(chippick and place)(未在圖中表示)分別將芯片101、201、301以主動面朝上的方式設置于封裝基板30的背面32，并與封裝基板30的背面32結(jié)合。在此，多個芯片101、201、301可以是具有不同功能、不同尺寸大小的芯片，例如:動態(tài)隨機存取存儲器(01^10、熟_閃存芯片(熟_ Flash)、N0R閃存芯片(NOR Flash)、通訊芯片、處理器以及具有I/O的邏輯芯片等等，但不限于此。在本實用新型中，是將多個第一焊墊1014是在主動面的中間區(qū)域的芯片(以下稱第一芯片101)以及多個第二焊墊2014及多個第三焊墊3014是在主動面的側(cè)邊的芯片(以下稱第二芯片201及第三芯片301)來做為說明。因此，將多個第一焊墊1014位于主動面的中間區(qū)域的第一芯片101及/或多個第二焊墊2014及多個第三焊墊3014位于主動面的側(cè)邊的第二芯片201及第三芯片301分別設置并對準于封裝基板30所默認的芯片配置區(qū)501、601、701，使得位于第一芯片101的主動面的中間區(qū)域的多個第一焊墊1014可由貫穿開孔7011曝露出來，而位于第二芯片201及第三芯片301的主動面?zhèn)冗叺亩鄠€第二焊墊2014及多個第三焊墊3014可分別由貫穿開孔5011、6011曝露出來。
[0031]請繼續(xù)參考圖3。當封裝基板30與第一芯片101、第二芯片201及第三芯片301對準并且結(jié)合之后，可利用打線制程(wire bonding process)將多數(shù)條導線510、610、710分別形成在封裝基板30上的每一個第一連接點702、第二連接點502、第三連接點602及第一芯片101的每一個焊墊1014上、第二芯片201的每一個焊墊2014以及第三芯片301的每一個焊墊3014上，使得第一芯片101、第二芯片201及第三芯片301與封裝基板30可以彼此電性連接。
[0032]接著請參考圖4A。圖4A表不在圖3中以X-X方向截面不意圖。由圖3中可以得到在完成打線制程之后，于X-X方向的封裝基板30配置在第一芯片101與第三芯片301的截面示意圖。緊接著，請參考圖4B。圖4B表示在圖4A的結(jié)構(gòu)中形成封裝體的截面示意圖。在圖4B中，于前述步驟完成打線制程之后，利用點膠機臺(dispensing system)以注入或是點膠的方式將封裝材料填充于在封裝基板30的貫穿開孔5011、6011、7011以形成封裝體80，且此封裝體80包覆部份第一芯片101、第一連接端點702、第一芯片101的主動面上的焊墊1014以及多條導線710、部份第二芯片201、第二連接端點502、第二芯片201的主動面上的焊墊2014及多條導線510以及部份第三芯片301、第三連接端點602、第三芯片301的主動面上的焊墊3014及多條導線610，也就是說，由本實用新型的技術(shù)中可以得知，只需要局部填膠即可，即將封裝材料填入貫穿開孔5011、6011、7011以及覆蓋住鄰近于貫穿開孔5011、6011、7011的封裝基板30的局部正面31即可，并不需要對整個結(jié)構(gòu)進行封模制程(molding process)，因此，可以降低在封模制程中因封膠體對封裝結(jié)構(gòu)造成的污染。
[0033]接著，請繼續(xù)參考圖4B。在完成前述的封裝制程之后，再利用回焊制程(reflowsoldering)或是波焊制程(wave soldering)，于封裝基板30的正面31的多個外部連接端點302上形成導電組件90，其形成的高度至少大于或等于封裝基板30加上封裝體80的總高度，此外，也可以選擇使用凸塊(bump)制程，使得導電組件90為凸塊(bump)。要說明的是，在完成打線制程之后，其導線610、710的頂點與每一個芯片101、301的主動面之間的距離為40um-60um，較佳的距離為50um。而完成封裝制程之后，封裝體80的頂點與每一個芯片101、301的主動面之間的距離為80um-100um。另外，由于本實用新型所使用的芯片101、201、301可能是具有不同功能及不同尺寸大小的芯片，因此其芯片101、201、301的厚度可能也會不一樣，換句話說，本創(chuàng)作的系統(tǒng)級晶圓級封裝結(jié)構(gòu)可以包括多個芯片各自具有不同的厚度。為了使用者需要，可以選擇性地在進行封裝制程之前，對于要配置于封裝基板30的每一個芯片101、201、301的背面進行研磨至1.5mil_4mil，較佳的厚度為2mil_4mil，使得每一個芯片101、201、301的厚度相同。另外、為了微型化縮小體積，于本實用新型的另一實施例中，可適時的將完成封裝的多芯片堆棧結(jié)構(gòu)予以研磨至不超過4mil。
[0034]于另一可選擇的實施例來說，對于每一個配置在封裝基板30的多個芯片101、201、301先不需要進行研磨制程，待經(jīng)由上述的封裝制程形成封裝結(jié)構(gòu)之后，再使用研磨制程對這些芯片101、201、301的背面進行研磨至1.5mil-4mil原來的厚度，較佳的厚度為2mil-4mil，使得每一個芯片101、201、301的厚度相同。而在另一個實施例中，配置于封裝基板30的每一個芯片101、201、301的厚度可能不相同，舉例來說，當?shù)谌酒?01為多個相同的內(nèi)存堆棧所形成的內(nèi)存模塊時，其厚度雖然相較于其他的第一芯片101、第二芯片201較厚，但將第一芯片101、第二芯片201與由多個第三芯片301堆棧形成的內(nèi)存模塊一起配置于封裝基板30時，也可以選擇不需要進行研磨制程，使得設置于封裝基板30的背面32的這些芯片101、201、301具有不相同的厚度。因此在本實用新型中，由于不需要進行芯片的研磨制程，可進一步地降低制程成本及降低污染，而提高封裝結(jié)構(gòu)的良率。
[0035]另外，同樣參考圖4B。在完成上述步驟之后，為了防止其他電子組件對本實用新型所揭露的具有封裝基板的多芯片封裝結(jié)構(gòu)的干擾，則在封裝基板30的背面32、第一芯片101、第二芯片201以及第三芯片301的背面(未在圖中表示)進行抗干擾膠92的涂布，其中抗干擾膠92涂布的厚度為200um-300um，其厚度至少大于第一芯片101、第二芯片201以及第三芯片301在封裝基板30背面的厚度，使得抗干擾膠92可以包覆住第一芯片101、第二芯片201以及第三芯片301的背面。在本實用新型的實施例中，所使用的抗干擾膠92可以是有機硅(silicone)、丙稀酸樹脂(acrylic)、尿素樹脂(urethane)或是環(huán)氧樹脂(epoxy)等等，其形成的方式可以是利用浸漬(dipping)、噴涂(spraying)、刷涂(brushing)或是選擇性涂布(selective coating)，但不在此限制。
[0036]另外，于本實用新型中還揭露一種具有封裝基板36的多芯片封裝結(jié)構(gòu)，其中所使用的組件以及形成方式與前述實施例相同，在此不再加以陳述。然而，與前述實施例的差異在于，于封裝基板36上所形成的貫穿開孔5011、6011、701為具有階梯結(jié)構(gòu)的貫穿開孔5011、6011、7011，如圖5A所示。另外，多個第一連接點702、多個第二連接點502及多個第三連接點602則是設置貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上，另外，于貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上的個第一連接點704、多個第二連接點504及多個第三連接點604與多個外部連接端點302之間的電性連接同樣可以利用網(wǎng)印或是電鍍(electroplating)的手段達成。因此，與先前實施例一樣，將第一芯片101、第二芯片201及第三芯片301的主動面朝上設置于封裝基板36的背面361b，并分別對應于封裝基板36上各個貫穿開孔5011、6011、7011的位置，當封裝基板36與第一芯片101、第二芯片201及第三芯片301結(jié)合之后，于貫穿開孔5011、6011、7011曝露出第一芯片101、第二芯片201及第三芯片301的主動面上的焊墊1014、2014、3014，但是在此實施例中，第一芯片101、第二芯片201及第三芯片301的主動面上的焊墊1014、2014、3014則是分別鄰近于在貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上的多個第一連接點704、多個第二連接點504及多個第三連接點604。
[0037]接著請參考圖5B。于此實施例中，同樣是利用打線制程(wire bonding process)將多條導線510、610、710形成在貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上的每一個第一連接點704、第二連接點504、第三連接點604及第一芯片101的每一個焊墊1014上、第二芯片201的每一個焊墊2014以及第三芯片301的每一個焊墊3014上，使得第一芯片101、第二芯片201及第三芯片301與封裝基板36可以彼此電性連接。
[0038]請參考圖5C。如圖5C所示，于前述步驟完成打線制程之后，利用點膠的方式將封裝材料填滿在封裝基板36的貫穿開孔5011、6011、7011內(nèi)以及部份的封裝基板36上，以形成封裝體80，且此封裝體80包覆住在貫穿開孔5011、6011、7011內(nèi)的第一連接端點704、第一芯片101的主動面上的焊墊1014以及多條導線710、第二連接端點504、第二芯片201的主動面上的焊墊2014及多條導線510以及第三連接端點604、第三芯片301的主動面上的焊墊3014及多條導線610。同樣的，在本實用新型所揭露的技術(shù)可以得知，只需要局部填膠，將封裝材料以點膠的方式填入貫穿開孔5011、6011、7011以及覆蓋住鄰近于貫穿開孔5011、6011、7011的封裝基板36的正面361a，并不需要對整個結(jié)構(gòu)進行封模制程(molding process)，因此，可以降低在封模制程中因封膠體對封裝結(jié)構(gòu)造成的污染。接著，同樣再利用回焊制程，于封裝基板36的正面361a的多個外部連接端點302上形成導電組件90，要說明的是在本實施例中，對于封裝體80的高度可以選擇性地與封裝基板36的正面361a的高度相同或是略高于封裝體80的高度，故可以降低導電組件90的高度。此外，也可以選擇使用凸塊(bump)制程，使得導電組件90為凸塊(bump)。
[0039]另外，由于本實用新型所使用的芯片101、201、301可能是具有不同功能及不同尺寸大小的芯片，因此其芯片101、201、301的厚度可能也會不一樣，為了使用者需要，可以選擇性地先對于每一個芯片101、201、301的背面進行研磨至1.5mil_4mil，較佳的厚度為2mil?4mil，使得每一個芯片101、201、301的厚度相同，為了微型化縮小整個封裝結(jié)構(gòu)的體積，于本實用新型的實施例中還可以進一步地將多個相同芯片堆棧所形成的模塊的厚度予以研磨至不超過4mil。又，于再一可選擇的實施例來說，對于配置于封裝基板36的芯片101、201、301先不進行研磨制程，待完成與前述相同的封裝制程之后，再利用研磨制程將芯片101、201、301研磨至1.5111丨1-4111丨1，較佳的厚度為2111丨1-4111丨1，使得每一個芯片101、201、301的厚度相同。而在另一個實施例中，配置于封裝基板36的每一個芯片101、201、301的厚度可能不相同，舉例來說，當?shù)谌酒?01為多個相同的內(nèi)存堆棧所形成的內(nèi)存模塊時，其厚度雖然相較于其他的第一芯片101、第二芯片201較厚，但將第一芯片101、第二芯片201與由多個第三芯片301堆棧形成的內(nèi)存模塊一起配置于封裝基板36時，也可以選擇不需要進行研磨制程，使得設置于封裝基板36的背面361b的這些芯片101、201、301具有不相同的厚度。因此在本實用新型中，由于不需要進行芯片的研磨制程，可進一步地降低制程成本及降低污染，而提高封裝結(jié)構(gòu)的良率。
[0040]另外，同樣的，在完成上述步驟之后，為了防止其他電子組件對本實用新型所揭露的具有封裝基板36的多芯片封裝結(jié)構(gòu)的干擾，則在封裝基板36的背面361b、第一芯片101、第二芯片201以及第三芯片301的背面進行抗干擾膠92的涂布，其中抗干擾膠92涂布的厚度為200um-300um，使得抗干擾膠92可以包覆住第一芯片101、第二芯片201以及第三芯片3016的背面32。
[0041]由以上詳細說明，可使熟知本項技藝者明了本實用新型的確可達成前述目的，實已符合專利法的規(guī)定，爰提出專利申請。
[0042]惟以上所述者，僅為本實用新型的較佳實施例而已，當不能以此限定本實用新型實施的范圍；故，凡依本實用新型申請專利范圍及實用新型說明書內(nèi)容所作的簡單的等效變化與修飾，皆應仍屬本實用新型專利涵蓋的范圍內(nèi)。
【主權(quán)項】
1.一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，包括: 封裝基板，具有正面及背面，且在所述封裝基板的所述正面的四個側(cè)邊上配置有多個外部連接端點，于所述封裝基板配置有多個芯片配置區(qū)，且于每一所述芯片配置區(qū)設置有貫穿開孔，并于鄰近于所述貫穿開孔的一側(cè)邊設置多個連接點，其中所述連接點經(jīng)由多條布線分別與所述外部連接端點電性連接； 多個芯片，每一所述芯片具有主動面及背面，于所述芯片的所述主動面上設置有多個焊墊，且所述焊墊的位置與所述封裝基板的所述貫穿開孔的位置相互對應，將所述芯片配置于所述芯片配置區(qū)且固設于所述封裝基板的所述背面，使得每一所述芯片的所述主動面上的所述焊墊由所述貫穿開孔曝露出來； 多條導線，將所述封裝基板的所述連接點電性連接于所述芯片的所述主動面上的所述焊墊；以及 封裝體，填充每一所述芯片配置區(qū)上的所述貫穿開孔以包覆所述連接點、每一所述芯片的所述主動面上的所述焊墊及所述導線并局部覆蓋鄰近于每一所述芯片配置區(qū)上的所述貫穿開孔的所述封裝基板的所述局部正面。2.一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，包括: 封裝基板，具有正面及背面，且在所述封裝基板的所述正面的四個側(cè)邊上配置有多個外部連接端點，于所述封裝基板配置有多個芯片配置區(qū)，且于每一所述芯片配置區(qū)設置有具有至少一個階梯結(jié)構(gòu)的貫穿開孔，于每一所述芯片配置區(qū)的每一所述貫穿開孔的所述階梯結(jié)構(gòu)上配置有多個連接點，其中所述連接點由多條布線與所述外部連接端點電性連接； 多個芯片，每一所述芯片具有主動面及背面，于所述芯片的所述主動面上設置有多個焊墊，且所述焊墊的位置與所述封裝基板的所述貫穿開孔的位置相互對應，將所述芯片配置于所述芯片配置區(qū)且固設于所述封裝基板的所述背面，使得每一所述芯片的所述主動面上的所述焊墊曝露于所述貫穿開孔且鄰近于所述貫穿開孔的所述階梯結(jié)構(gòu)； 多條導線，將配置在每一所述芯片配置區(qū)的每一所述貫穿開孔的所述階梯結(jié)構(gòu)上的所述連接點電性連接于所述芯片的所述主動面上的所述焊墊，使得所述導線在所述貫穿開孔內(nèi)的高度至少等于所述貫穿開孔的高度；以及 封裝體，填充于每一所述芯片配置區(qū)上的所述貫穿開孔以包覆所述連接點、每一所述芯片的所述主動面上的所述焊墊及所述導線以及局部覆蓋住鄰近于每一所述貫穿開孔的所述封裝基板的所述正面，使得所述封裝體的高度至少等于每一所述芯片的所述主動面的高度。3.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述封裝基板為印刷電路板或可撓性電路板。4.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述芯片的功能及尺寸大小不同。5.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，設置在所述芯片的所述主動面的所述焊墊的位置可以是在所述主動面的一側(cè)邊或是在所述主動面的中間區(qū)域。6.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述芯片可以是記憶體芯片、通訊芯片、處理器以及具有I/O的邏輯芯片。7.根據(jù)權(quán)利要求6所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述記憶體芯片可以是動態(tài)隨機存取存儲器(01^10、熟仰閃存芯片(嫩仰Flash)以及NOR閃存芯片(NORFlash) ο8.根據(jù)權(quán)利要求7所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述記憶體芯片可以是由多個相同功能及尺寸的芯片堆棧所形成的內(nèi)存芯片模塊。
【文檔編號】H01L23/31GK205723498SQ201620136494
【公開日】2016年11月23日
【申請日】2016年2月23日
【發(fā)明人】陳石磯, 李皞白
【申請人】冠研（上海）專利技術(shù)有限公司
【專利摘要】一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，由一個具有多個貫穿開孔的封裝基板，多個功能及大小不同的芯片、多條導線、多個局部封裝體及多個導電組件所構(gòu)成，其中多個芯片與封裝基板結(jié)合，使得多個芯片的焊墊可以由封裝基板的貫穿開孔曝露出來，并利用導線將焊墊與鄰近于貫穿開孔的連接點電性連接，再利用點膠的方式將封裝體填人貫穿開孔以包覆導線、多個功能及大小不同的芯片的主動面及焊墊，以局部封裝的方式完成多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，藉此可以降低封模時造成的污染并且降低制程成本。
【專利說明】
多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)
技術(shù)領域
[0001]本實用新型揭露一種多芯片的系統(tǒng)級封裝結(jié)構(gòu)(SiP)，特別是一種將多個具有不同功能、尺寸的芯片與封裝基板結(jié)合并利用晶圓級封裝制程及打線制程來完成系統(tǒng)級的封裝結(jié)構(gòu)。
【背景技術(shù)】
[0002]半導體技術(shù)的發(fā)展非常地快速，特別是半導體芯片(semiconductordice)有趨于小型化的傾向。然而，半導體芯片的功能需求卻有相對多樣化的傾向。換言之，半導體芯片于較小區(qū)域中需求更多的輸入/輸出墊(pads)，所以引腳(pins)的密度也隨之快速的提高。其導致半導體芯片的封裝變得更困難且降低良率。封裝結(jié)構(gòu)的主要目的在于保護芯片免受外部損傷。然而，大部份封裝技術(shù)是先將晶圓上芯片切割成多個單一芯片，然后再封裝與測試每一顆單一芯片。另外，一種稱為「晶圓級封裝」(wafer level package ;WLP)的封裝技術(shù)，可以在分割芯片成為單一芯片之前，于晶圓上封裝芯片。晶圓級封裝技術(shù)有一些優(yōu)點，例如生產(chǎn)周期較短、成本較低以及不需要填充物(under-fill)。
[0003]此外，基于3C消費性產(chǎn)品的需求逐年增加，對于功能型芯片及內(nèi)存芯片的尺寸及空間要求愈來愈微型化，因此，晶圓級的多芯片系統(tǒng)級封裝結(jié)構(gòu)(System in Package；SiP)的需求也隨著增加。然而，在進行晶圓級的系統(tǒng)級封裝過程中，除了必須使用精密且昂貴的芯片接合機臺(die bonder)，才能將每一顆芯片的主動面上的焊墊(pad)準確地與基板上的連接端電性連接在一起外，更由于芯片都已研磨至(即約50-100微米)的厚度，因此，于芯片與基板進行黏合及電性連接時，常會造成芯片破損；上述兩個主要的問題，對于晶圓級的系統(tǒng)級封裝制程來說除了設備投資昂貴之外，其制程的良率也需要提升。
【實用新型內(nèi)容】
[0004]根據(jù)前述在晶圓級的系統(tǒng)級封裝上的良率問題，本創(chuàng)作的主要目的在于提供一種打線晶圓級封裝(Wire-Bonding Chip Scale Package;TOCSP)，使得在進行多芯片的系統(tǒng)級晶圓級封裝過程中，僅需使用取放機臺(pick and place)將不同晶粒放置安排好的配置區(qū)域中黏著并接合后，由打線機臺(wire bonder)完成打線，之后，再將打線區(qū)域局部充填膠體后，即完成封裝制程；因此，可以有效地降低制造設備的費用，可以有效將低產(chǎn)品的制造成本。
[0005]此外，在本實用新型的實施例中，需要進行封裝的多個芯片，均可以選擇先不進行研磨，待完成前述系統(tǒng)級晶圓級封裝后，視需要可以選擇性的進行芯片的研磨；由于已完成系統(tǒng)級晶圓級封裝的結(jié)構(gòu)中，已經(jīng)有封裝基板的支撐，故有效的解決芯片在制程中破片的問題，因此，可以避免芯片研磨造成的污染，而可以大幅度的提高整體制程的良率，并進一步可以有效將低產(chǎn)品的制造成本。
[0006]根據(jù)上述的目的，本實用新型首先揭露一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，在封裝基板上默認的多個芯片配置區(qū)分別形成貫穿開孔，并將具有側(cè)邊焊墊的芯片以及具有中間焊墊的芯片分別設置于封裝基板的多個芯片配置區(qū)上，將具有不同焊墊位置的芯片與多個芯片配置區(qū)的貫穿開孔對準，使得多個芯片上的焊墊可曝露于貫穿開孔，并藉由打線制程將多個芯片與封裝基板彼此電性連接，并經(jīng)由封裝體完成封裝制程之后，以形成多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)。
[0007]本實用新型的再一目的在于本實用新型所揭露一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，可適用于各種不同功能及尺寸大小的芯片的封裝制程，例如內(nèi)存，特別是動態(tài)隨機存取存儲器(01^10、熟仰閃存芯片(熟仰Flash)、N0R閃存芯片(NOR Flash)、通訊芯片、處理器以及具有I/O的邏輯芯片。
[0008]本實用新型的又一目的在于所揭露的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，于此封裝結(jié)構(gòu)的其中一面是將多個外部連接端點曝露在外，用以與其他電子裝置電性連接的端點。
[0009]本實用新型的另一目的在于所揭露的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，將多個不同功能尺寸大小的芯片或者將多個芯片以堆棧的形式固接于封裝基板的背面，因此可以視需要對芯片進行研磨至設定的厚度或者是對芯片不進行研磨；換句話說，本實用新型的系統(tǒng)級晶圓級封裝結(jié)構(gòu)可以包括多個芯片各自具有不同的厚度。
[0010]本實用新型的另一目的在于所揭露的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)中，只需要局部填膠即可，即將封裝材料填入貫穿開孔以及覆蓋住鄰近于貫穿開孔的封裝基板的表面即可，并不需要對整個結(jié)構(gòu)進行封模制程(molding process)，因此，可以降低在封模制程中因封膠體對封裝結(jié)構(gòu)造成的污染。
[0011]根據(jù)以上所述的各種目的，本實用新型揭露一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，由封裝基板，多個芯片、多條導線、封裝體及多個導電組件所形成。其中，封裝基板具有正面及背面，在封裝基板基板的正面的四個側(cè)邊上配置有多個外部連接端點，于封裝基板上配置有多個芯片配置區(qū)，于每一個芯片配置區(qū)設置有貫穿開孔，于相鄰每一個貫穿開孔的的一側(cè)邊配置有多個連接點，這些連接點經(jīng)由多條布線分別與多個外部連接端點彼此電性連接。多個芯片，每一個芯片具有主動面及背面，且每一個芯片的主動面上設置有多個焊墊，每一個焊墊的位置與封裝基板的貫穿開孔的位置相互對應，將每一個芯片配置于每一個芯片配置區(qū)且固設于封裝基板的背面，使得每一個芯片的主動面上的焊墊經(jīng)由貫穿開孔曝露出來。多條導線將封裝基板多個連接點電性連接于每一個芯片的主動面上的焊墊。封裝體，用以填充于每一個芯片配置區(qū)上的貫穿開孔以包覆多個連接點、每一個芯片的主動面上的焊墊以及多條導線。多個導電組件，設置在封裝基板的正面的四個側(cè)邊的多個外部連接端點上，其中每一個導電組件的高度與封裝體的頂點至每一個芯片的主動面的距離相同。
[0012]本實用新型還揭露另一個多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，由封裝基板，多個芯片、多條導線、封裝體及多個導電組件。其中，封裝基板具有正面及背面，且在封裝基板的正面的四個側(cè)邊上配置有多個外部連接端點，于封裝基板配置有多個芯片配置區(qū)，且于每一個芯片配置區(qū)設置有具有階梯結(jié)構(gòu)的貫穿開孔，于每一個芯片配置區(qū)的每一個貫穿開孔的階梯結(jié)構(gòu)上配置有多個連接點，這些連接點經(jīng)由多條布線與多個外部連接端點電性連接。多個芯片，每一個芯片具有主動面及背面，于每一個芯片的主動面上設置有多個焊墊，且這些焊墊的位置與封裝基板的貫穿開孔的位置相互對應，將這些芯片配置于芯片配置區(qū)并且固設于封裝基板的背面，使得每一個芯片的主動面上的焊墊曝露于貫穿開孔且鄰近于貫穿開孔的階梯結(jié)構(gòu)。多條導線，將配置在每一個芯片配置區(qū)的每一個貫穿開孔的階梯結(jié)構(gòu)上的多個連接點電性連接于這些芯片的主動面上的多個焊墊，使得這些導線在貫穿開孔內(nèi)的高度至少等于貫穿開孔的高度。封裝體，用以包覆每一個芯片配置區(qū)上的貫穿開孔、每一個連接點、每一個芯片的主動面上的焊墊及導線，使得封裝體的高度至少等于每一個芯片的主動面的高度。多個導電組件，設置在封裝基板的正面的四個側(cè)邊的多個外部連接端點上。
[0013]基于以上所述，本實用新型所揭露的技術(shù)可以將多個具有不同功能、尺寸的芯片配置于封裝基板，使得在完成封裝之后的多芯片封裝結(jié)構(gòu)具有微小的尺寸，可以節(jié)省現(xiàn)有技術(shù)的封裝結(jié)構(gòu)中，芯片尺寸的空間。
[0014]本實用新型的上述及其他目的與優(yōu)點，不難從下述所選用實施例的詳細說明與附圖中，獲得深入了解。
[0015]當然，本實用新型在某些另件上，或另件的安排上容許有所不同，但所選用的實施例，則于本說明書中，予以詳細說明，并于附圖中展示其構(gòu)造。
【附圖說明】
[0016]圖1是根據(jù)本實用新型所揭露的技術(shù)，表示在晶圓上具有多個芯片的俯視圖。
[0017]圖2A根據(jù)本實用新型所揭露的技術(shù)，表示封裝基板的正面俯視圖。
[0018]圖2B根據(jù)本實用新型所揭露的技術(shù)，表示封裝基板的背面俯視圖。
[0019]圖3是根據(jù)本實用新型所揭露的技術(shù)，表示在圖2A及圖2B中具有多個連接點與多個外部連接端點利用多條布線電性連接以及封裝基板與多個芯片結(jié)合的俯視圖。
[0020]圖4A是根據(jù)本實用新型所揭露的技術(shù)，表示在圖3中以X-X方向的截面示意圖。
[0021]圖4B是根據(jù)本實用新型所揭露的技術(shù)，表示于圖4A的結(jié)構(gòu)中形成封裝體的截面示意圖。
[0022]圖5A是根據(jù)本實用新型所揭露的技術(shù)，表示具有階梯結(jié)構(gòu)的封裝基板與多個芯片結(jié)合的截面示意圖。
[0023]圖5B是根據(jù)本實用新型所揭露的技術(shù)，表示在圖5A的結(jié)構(gòu)中形成打線的截面示意圖。
[0024]圖5C是根據(jù)本實用新型所揭露的技術(shù)，表示在第圖5B的結(jié)構(gòu)中形成封裝體以及在具有階梯結(jié)構(gòu)的封裝基板的背面及多個芯片的背面形成導電組件及抗干擾膠的截面示意圖。
【具體實施方式】
[0025]本實用新型在此所探討的方向為一種芯片封裝結(jié)構(gòu)，特別是利用簡單的打線制程來形成晶圓級封裝結(jié)構(gòu)，故稱為一種打線晶圓級封裝(Wire-Bonding Chip ScalePackage;WBCSP)，可適用于大型芯片的封裝結(jié)構(gòu)，且由于封裝結(jié)構(gòu)上的結(jié)構(gòu)簡單，且可以節(jié)省封裝成本。為了能徹底地了解本實用新型，將在下列的描述中提出詳盡的步驟及其組成。眾所周知的芯片及封裝基板的制作方式及詳細步驟并未描述于細節(jié)中，以避免造成本實用新型不必要的限制。然而，對于本實用新型的較佳實施例，則會詳細描述如下，然而除了這些詳細描述之外，本實用新型還可以廣泛地施行在其他的實施例中，且本實用新型的范圍不受限定，其以之后的專利范圍為準。
[0026]首先，請同時參考圖1A及圖1B。圖1A及圖1B分別表示本實用新型所揭露的晶圓上具有多個芯片的俯視圖。如圖1A，晶圓10上具有多個芯片101，每一個芯片101具有主動面1012及背面(未在圖中表示)。在此實施例中，于芯片101的主動面1012的中間區(qū)域配置有多個焊墊1014，其中每一個焊墊1014可以選擇藉由重配置層(redistribut1n layer，RDL)制程來完成配置在芯片101的主動面(未在圖中表示)的中間區(qū)域。另外，如圖1B所示，晶圓20上具有多個芯片201，每一個芯片201具有主動面2012及背面(未在圖中表示)。在此實施例中，于芯片201的主動面2012的側(cè)邊配置有多個焊墊2014，同樣的，每一個焊墊2014可以選擇藉由重配置層制程來完成配置在芯片201的主動面(未在圖中表示)的中間區(qū)域要說明的是，在圖1A及圖1B中所揭露的晶圓10、20上的多個芯片101、201為已經(jīng)完成制造的芯片。在此要說明的是，于以下本實用新型的實施例中，所取用的芯片為焊墊位于芯片的主動面?zhèn)冗叺男酒虼嗽趫D1B中表示了另一個晶圓30，其同樣是在晶圓30上具有多個芯片301，每一個芯片301具有主動面3012及背面(未在圖中表示)，其中晶圓20與晶圓30可以是具有相同或是不相同功能的晶圓。在本實用新型的實施例中，將以儲存型閃存芯片做說明，特別是以具有48個接腳的儲存型閃存(NAND Flash)芯片來做說明，然而上述芯片的制作過程及重配置層(redi stribut 1n layer)制程并非本實用新型主要的技術(shù)內(nèi)容，故不在此多加描述。
[0027]接著，請參考圖2A及圖2B。圖2A是表示本實用新型所揭露的封裝基板的正面俯視圖及圖2B是表示封裝基板的背面俯視圖。封裝基板30具有正面31(如圖2A所示)及背面32(如圖2B所示)，在封裝基板30的正面31的四個側(cè)邊上配置有多個外部連接端點302。在此要說明的是，在封裝基板30的正面31的四個側(cè)邊上所配置的多個外部連接端點302是用來與其他電子組件(未在圖中表示)電性連接，在本實用新型的實施例中，外部連接端點302可以是一種金手指結(jié)構(gòu)(golden finger)或一種金屬引線(metal trace)；當外部連接端點302為金手指結(jié)構(gòu)時，可以藉由絕緣材料(例如塑料)(未在圖中表示)或是陶瓷材料(ceramic)(未在圖中表示)來隔離每一個外部連接端點302，但并不限于此。
[0028]另外，在封裝基板30上默認有多個芯片配置區(qū)501、601、701(即如圖2A及圖2B中，虛線所圍的區(qū)域)，而在這些芯片配置區(qū)域501、601、701中分別設置有貫穿開孔5011、6011、7011，這些貫穿開孔5011、6011、7011是為了在后續(xù)封裝基板30與多個芯片固接時，讓每一個芯片的主動面上的焊墊曝露出來。要說明的是，這些芯片配置區(qū)501、601、701是為了讓使用者方便將每一個芯片配置并對準于封裝基板30，并非實際存在于封裝基板30的區(qū)域。另夕卜，在芯片配置區(qū)501、601、701的大小以及貫穿開孔5011、6011、7011的位置可視用戶的設計而定，并不受本實施例所限制，而且并非只限制只有如圖2A及圖2B所揭露的結(jié)構(gòu)。另外，在本實用新型的實施例中，封裝基板30可以是可燒性電路板(flexible circuit board)或是硬性基板(rigid substrate)。另外，以硬性基板而言，封裝基板30可以是單層的印刷電路板(PCB)或是多層的印刷電路板。另外，以可撓性電路板而言，可以是由高分子材料所形成。
[0029]接著請參考圖3。圖3是表示在圖2A及圖2B中，在封裝基板上多個連接點與外接連接端點利用多條布線電性連接以及封裝基板與多個芯片結(jié)合的俯視圖。特別要說明的是，在圖3的虛線示意為多條布線40，同時為避免圖示過于復雜，部分的布線40并未畫出，其表示布線40被覆蓋;然而，在實際的實施例中，每一個芯片的焊墊均會經(jīng)由這些布線40配置到封裝基板30的正面31的四個側(cè)邊上的多個外部連接端點302。如圖3所示，在封裝基板30上的芯片配置區(qū)501、601，鄰近于貫穿開孔5011、6011的一側(cè)邊(即在封裝基板30的正面31)設置有多個第二連接點502及多個第三連接點602。另外，多個第一連接點702環(huán)設在封裝基板30上的另一個芯片配置區(qū)701的貫穿開孔7011的兩側(cè)邊。而這些第一連接點702、第二連接點502及第三連接點602則是利用多條布線40與封裝基板30的側(cè)邊上的多個外部連接端點302電性連接。其中，多條布線40可是用網(wǎng)印或是電鍍的方式形成在封裝基板30上，在此，并不限制多條布線40的形成方式。
[0030]接著，使用芯片取放機臺(chippick and place)(未在圖中表示)分別將芯片101、201、301以主動面朝上的方式設置于封裝基板30的背面32，并與封裝基板30的背面32結(jié)合。在此，多個芯片101、201、301可以是具有不同功能、不同尺寸大小的芯片，例如:動態(tài)隨機存取存儲器(01^10、熟_閃存芯片(熟_ Flash)、N0R閃存芯片(NOR Flash)、通訊芯片、處理器以及具有I/O的邏輯芯片等等，但不限于此。在本實用新型中，是將多個第一焊墊1014是在主動面的中間區(qū)域的芯片(以下稱第一芯片101)以及多個第二焊墊2014及多個第三焊墊3014是在主動面的側(cè)邊的芯片(以下稱第二芯片201及第三芯片301)來做為說明。因此，將多個第一焊墊1014位于主動面的中間區(qū)域的第一芯片101及/或多個第二焊墊2014及多個第三焊墊3014位于主動面的側(cè)邊的第二芯片201及第三芯片301分別設置并對準于封裝基板30所默認的芯片配置區(qū)501、601、701，使得位于第一芯片101的主動面的中間區(qū)域的多個第一焊墊1014可由貫穿開孔7011曝露出來，而位于第二芯片201及第三芯片301的主動面?zhèn)冗叺亩鄠€第二焊墊2014及多個第三焊墊3014可分別由貫穿開孔5011、6011曝露出來。
[0031]請繼續(xù)參考圖3。當封裝基板30與第一芯片101、第二芯片201及第三芯片301對準并且結(jié)合之后，可利用打線制程(wire bonding process)將多數(shù)條導線510、610、710分別形成在封裝基板30上的每一個第一連接點702、第二連接點502、第三連接點602及第一芯片101的每一個焊墊1014上、第二芯片201的每一個焊墊2014以及第三芯片301的每一個焊墊3014上，使得第一芯片101、第二芯片201及第三芯片301與封裝基板30可以彼此電性連接。
[0032]接著請參考圖4A。圖4A表不在圖3中以X-X方向截面不意圖。由圖3中可以得到在完成打線制程之后，于X-X方向的封裝基板30配置在第一芯片101與第三芯片301的截面示意圖。緊接著，請參考圖4B。圖4B表示在圖4A的結(jié)構(gòu)中形成封裝體的截面示意圖。在圖4B中，于前述步驟完成打線制程之后，利用點膠機臺(dispensing system)以注入或是點膠的方式將封裝材料填充于在封裝基板30的貫穿開孔5011、6011、7011以形成封裝體80，且此封裝體80包覆部份第一芯片101、第一連接端點702、第一芯片101的主動面上的焊墊1014以及多條導線710、部份第二芯片201、第二連接端點502、第二芯片201的主動面上的焊墊2014及多條導線510以及部份第三芯片301、第三連接端點602、第三芯片301的主動面上的焊墊3014及多條導線610，也就是說，由本實用新型的技術(shù)中可以得知，只需要局部填膠即可，即將封裝材料填入貫穿開孔5011、6011、7011以及覆蓋住鄰近于貫穿開孔5011、6011、7011的封裝基板30的局部正面31即可，并不需要對整個結(jié)構(gòu)進行封模制程(molding process)，因此，可以降低在封模制程中因封膠體對封裝結(jié)構(gòu)造成的污染。
[0033]接著，請繼續(xù)參考圖4B。在完成前述的封裝制程之后，再利用回焊制程(reflowsoldering)或是波焊制程(wave soldering)，于封裝基板30的正面31的多個外部連接端點302上形成導電組件90，其形成的高度至少大于或等于封裝基板30加上封裝體80的總高度，此外，也可以選擇使用凸塊(bump)制程，使得導電組件90為凸塊(bump)。要說明的是，在完成打線制程之后，其導線610、710的頂點與每一個芯片101、301的主動面之間的距離為40um-60um，較佳的距離為50um。而完成封裝制程之后，封裝體80的頂點與每一個芯片101、301的主動面之間的距離為80um-100um。另外，由于本實用新型所使用的芯片101、201、301可能是具有不同功能及不同尺寸大小的芯片，因此其芯片101、201、301的厚度可能也會不一樣，換句話說，本創(chuàng)作的系統(tǒng)級晶圓級封裝結(jié)構(gòu)可以包括多個芯片各自具有不同的厚度。為了使用者需要，可以選擇性地在進行封裝制程之前，對于要配置于封裝基板30的每一個芯片101、201、301的背面進行研磨至1.5mil_4mil，較佳的厚度為2mil_4mil，使得每一個芯片101、201、301的厚度相同。另外、為了微型化縮小體積，于本實用新型的另一實施例中，可適時的將完成封裝的多芯片堆棧結(jié)構(gòu)予以研磨至不超過4mil。
[0034]于另一可選擇的實施例來說，對于每一個配置在封裝基板30的多個芯片101、201、301先不需要進行研磨制程，待經(jīng)由上述的封裝制程形成封裝結(jié)構(gòu)之后，再使用研磨制程對這些芯片101、201、301的背面進行研磨至1.5mil-4mil原來的厚度，較佳的厚度為2mil-4mil，使得每一個芯片101、201、301的厚度相同。而在另一個實施例中，配置于封裝基板30的每一個芯片101、201、301的厚度可能不相同，舉例來說，當?shù)谌酒?01為多個相同的內(nèi)存堆棧所形成的內(nèi)存模塊時，其厚度雖然相較于其他的第一芯片101、第二芯片201較厚，但將第一芯片101、第二芯片201與由多個第三芯片301堆棧形成的內(nèi)存模塊一起配置于封裝基板30時，也可以選擇不需要進行研磨制程，使得設置于封裝基板30的背面32的這些芯片101、201、301具有不相同的厚度。因此在本實用新型中，由于不需要進行芯片的研磨制程，可進一步地降低制程成本及降低污染，而提高封裝結(jié)構(gòu)的良率。
[0035]另外，同樣參考圖4B。在完成上述步驟之后，為了防止其他電子組件對本實用新型所揭露的具有封裝基板的多芯片封裝結(jié)構(gòu)的干擾，則在封裝基板30的背面32、第一芯片101、第二芯片201以及第三芯片301的背面(未在圖中表示)進行抗干擾膠92的涂布，其中抗干擾膠92涂布的厚度為200um-300um，其厚度至少大于第一芯片101、第二芯片201以及第三芯片301在封裝基板30背面的厚度，使得抗干擾膠92可以包覆住第一芯片101、第二芯片201以及第三芯片301的背面。在本實用新型的實施例中，所使用的抗干擾膠92可以是有機硅(silicone)、丙稀酸樹脂(acrylic)、尿素樹脂(urethane)或是環(huán)氧樹脂(epoxy)等等，其形成的方式可以是利用浸漬(dipping)、噴涂(spraying)、刷涂(brushing)或是選擇性涂布(selective coating)，但不在此限制。
[0036]另外，于本實用新型中還揭露一種具有封裝基板36的多芯片封裝結(jié)構(gòu)，其中所使用的組件以及形成方式與前述實施例相同，在此不再加以陳述。然而，與前述實施例的差異在于，于封裝基板36上所形成的貫穿開孔5011、6011、701為具有階梯結(jié)構(gòu)的貫穿開孔5011、6011、7011，如圖5A所示。另外，多個第一連接點702、多個第二連接點502及多個第三連接點602則是設置貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上，另外，于貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上的個第一連接點704、多個第二連接點504及多個第三連接點604與多個外部連接端點302之間的電性連接同樣可以利用網(wǎng)印或是電鍍(electroplating)的手段達成。因此，與先前實施例一樣，將第一芯片101、第二芯片201及第三芯片301的主動面朝上設置于封裝基板36的背面361b，并分別對應于封裝基板36上各個貫穿開孔5011、6011、7011的位置，當封裝基板36與第一芯片101、第二芯片201及第三芯片301結(jié)合之后，于貫穿開孔5011、6011、7011曝露出第一芯片101、第二芯片201及第三芯片301的主動面上的焊墊1014、2014、3014，但是在此實施例中，第一芯片101、第二芯片201及第三芯片301的主動面上的焊墊1014、2014、3014則是分別鄰近于在貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上的多個第一連接點704、多個第二連接點504及多個第三連接點604。
[0037]接著請參考圖5B。于此實施例中，同樣是利用打線制程(wire bonding process)將多條導線510、610、710形成在貫穿開孔5011、6011、7011的階梯結(jié)構(gòu)362上的每一個第一連接點704、第二連接點504、第三連接點604及第一芯片101的每一個焊墊1014上、第二芯片201的每一個焊墊2014以及第三芯片301的每一個焊墊3014上，使得第一芯片101、第二芯片201及第三芯片301與封裝基板36可以彼此電性連接。
[0038]請參考圖5C。如圖5C所示，于前述步驟完成打線制程之后，利用點膠的方式將封裝材料填滿在封裝基板36的貫穿開孔5011、6011、7011內(nèi)以及部份的封裝基板36上，以形成封裝體80，且此封裝體80包覆住在貫穿開孔5011、6011、7011內(nèi)的第一連接端點704、第一芯片101的主動面上的焊墊1014以及多條導線710、第二連接端點504、第二芯片201的主動面上的焊墊2014及多條導線510以及第三連接端點604、第三芯片301的主動面上的焊墊3014及多條導線610。同樣的，在本實用新型所揭露的技術(shù)可以得知，只需要局部填膠，將封裝材料以點膠的方式填入貫穿開孔5011、6011、7011以及覆蓋住鄰近于貫穿開孔5011、6011、7011的封裝基板36的正面361a，并不需要對整個結(jié)構(gòu)進行封模制程(molding process)，因此，可以降低在封模制程中因封膠體對封裝結(jié)構(gòu)造成的污染。接著，同樣再利用回焊制程，于封裝基板36的正面361a的多個外部連接端點302上形成導電組件90，要說明的是在本實施例中，對于封裝體80的高度可以選擇性地與封裝基板36的正面361a的高度相同或是略高于封裝體80的高度，故可以降低導電組件90的高度。此外，也可以選擇使用凸塊(bump)制程，使得導電組件90為凸塊(bump)。
[0039]另外，由于本實用新型所使用的芯片101、201、301可能是具有不同功能及不同尺寸大小的芯片，因此其芯片101、201、301的厚度可能也會不一樣，為了使用者需要，可以選擇性地先對于每一個芯片101、201、301的背面進行研磨至1.5mil_4mil，較佳的厚度為2mil?4mil，使得每一個芯片101、201、301的厚度相同，為了微型化縮小整個封裝結(jié)構(gòu)的體積，于本實用新型的實施例中還可以進一步地將多個相同芯片堆棧所形成的模塊的厚度予以研磨至不超過4mil。又，于再一可選擇的實施例來說，對于配置于封裝基板36的芯片101、201、301先不進行研磨制程，待完成與前述相同的封裝制程之后，再利用研磨制程將芯片101、201、301研磨至1.5111丨1-4111丨1，較佳的厚度為2111丨1-4111丨1，使得每一個芯片101、201、301的厚度相同。而在另一個實施例中，配置于封裝基板36的每一個芯片101、201、301的厚度可能不相同，舉例來說，當?shù)谌酒?01為多個相同的內(nèi)存堆棧所形成的內(nèi)存模塊時，其厚度雖然相較于其他的第一芯片101、第二芯片201較厚，但將第一芯片101、第二芯片201與由多個第三芯片301堆棧形成的內(nèi)存模塊一起配置于封裝基板36時，也可以選擇不需要進行研磨制程，使得設置于封裝基板36的背面361b的這些芯片101、201、301具有不相同的厚度。因此在本實用新型中，由于不需要進行芯片的研磨制程，可進一步地降低制程成本及降低污染，而提高封裝結(jié)構(gòu)的良率。
[0040]另外，同樣的，在完成上述步驟之后，為了防止其他電子組件對本實用新型所揭露的具有封裝基板36的多芯片封裝結(jié)構(gòu)的干擾，則在封裝基板36的背面361b、第一芯片101、第二芯片201以及第三芯片301的背面進行抗干擾膠92的涂布，其中抗干擾膠92涂布的厚度為200um-300um，使得抗干擾膠92可以包覆住第一芯片101、第二芯片201以及第三芯片3016的背面32。
[0041]由以上詳細說明，可使熟知本項技藝者明了本實用新型的確可達成前述目的，實已符合專利法的規(guī)定，爰提出專利申請。
[0042]惟以上所述者，僅為本實用新型的較佳實施例而已，當不能以此限定本實用新型實施的范圍；故，凡依本實用新型申請專利范圍及實用新型說明書內(nèi)容所作的簡單的等效變化與修飾，皆應仍屬本實用新型專利涵蓋的范圍內(nèi)。
【主權(quán)項】
1.一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，包括: 封裝基板，具有正面及背面，且在所述封裝基板的所述正面的四個側(cè)邊上配置有多個外部連接端點，于所述封裝基板配置有多個芯片配置區(qū)，且于每一所述芯片配置區(qū)設置有貫穿開孔，并于鄰近于所述貫穿開孔的一側(cè)邊設置多個連接點，其中所述連接點經(jīng)由多條布線分別與所述外部連接端點電性連接； 多個芯片，每一所述芯片具有主動面及背面，于所述芯片的所述主動面上設置有多個焊墊，且所述焊墊的位置與所述封裝基板的所述貫穿開孔的位置相互對應，將所述芯片配置于所述芯片配置區(qū)且固設于所述封裝基板的所述背面，使得每一所述芯片的所述主動面上的所述焊墊由所述貫穿開孔曝露出來； 多條導線，將所述封裝基板的所述連接點電性連接于所述芯片的所述主動面上的所述焊墊；以及 封裝體，填充每一所述芯片配置區(qū)上的所述貫穿開孔以包覆所述連接點、每一所述芯片的所述主動面上的所述焊墊及所述導線并局部覆蓋鄰近于每一所述芯片配置區(qū)上的所述貫穿開孔的所述封裝基板的所述局部正面。2.一種多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，包括: 封裝基板，具有正面及背面，且在所述封裝基板的所述正面的四個側(cè)邊上配置有多個外部連接端點，于所述封裝基板配置有多個芯片配置區(qū)，且于每一所述芯片配置區(qū)設置有具有至少一個階梯結(jié)構(gòu)的貫穿開孔，于每一所述芯片配置區(qū)的每一所述貫穿開孔的所述階梯結(jié)構(gòu)上配置有多個連接點，其中所述連接點由多條布線與所述外部連接端點電性連接； 多個芯片，每一所述芯片具有主動面及背面，于所述芯片的所述主動面上設置有多個焊墊，且所述焊墊的位置與所述封裝基板的所述貫穿開孔的位置相互對應，將所述芯片配置于所述芯片配置區(qū)且固設于所述封裝基板的所述背面，使得每一所述芯片的所述主動面上的所述焊墊曝露于所述貫穿開孔且鄰近于所述貫穿開孔的所述階梯結(jié)構(gòu)； 多條導線，將配置在每一所述芯片配置區(qū)的每一所述貫穿開孔的所述階梯結(jié)構(gòu)上的所述連接點電性連接于所述芯片的所述主動面上的所述焊墊，使得所述導線在所述貫穿開孔內(nèi)的高度至少等于所述貫穿開孔的高度；以及 封裝體，填充于每一所述芯片配置區(qū)上的所述貫穿開孔以包覆所述連接點、每一所述芯片的所述主動面上的所述焊墊及所述導線以及局部覆蓋住鄰近于每一所述貫穿開孔的所述封裝基板的所述正面，使得所述封裝體的高度至少等于每一所述芯片的所述主動面的高度。3.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述封裝基板為印刷電路板或可撓性電路板。4.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述芯片的功能及尺寸大小不同。5.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，設置在所述芯片的所述主動面的所述焊墊的位置可以是在所述主動面的一側(cè)邊或是在所述主動面的中間區(qū)域。6.根據(jù)權(quán)利要求1或2所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述芯片可以是記憶體芯片、通訊芯片、處理器以及具有I/O的邏輯芯片。7.根據(jù)權(quán)利要求6所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述記憶體芯片可以是動態(tài)隨機存取存儲器(01^10、熟仰閃存芯片(嫩仰Flash)以及NOR閃存芯片(NORFlash) ο8.根據(jù)權(quán)利要求7所述的多芯片的系統(tǒng)級晶圓級封裝結(jié)構(gòu)，其特征在于，所述記憶體芯片可以是由多個相同功能及尺寸的芯片堆棧所形成的內(nèi)存芯片模塊。
【文檔編號】H01L23/31GK205723498SQ201620136494
【公開日】2016年11月23日
【申請日】2016年2月23日
【發(fā)明人】陳石磯, 李皞白
【申請人】冠研（上海）專利技術(shù)有限公司
相關(guān)技術(shù)
網(wǎng)友詢問留言
已有0條留言
- 還沒有人留言評論。精彩留言會獲得點贊！
1