專利名稱：金屬線間介質(zhì)膜的填充工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路制造工藝技術(shù)領(lǐng)域，具體涉及一種金屬互連線間介質(zhì)膜的填充工藝背景技術(shù)隨著IC工藝技術(shù)的不斷提升，國(guó)內(nèi)大生產(chǎn)線技術(shù)從0.25μm工藝已經(jīng)進(jìn)入0.18μm或更先進(jìn)的技術(shù)；從國(guó)際上來(lái)講，現(xiàn)在已進(jìn)入主流0.13μm的銅工藝，研發(fā)0.09μm或更先進(jìn)的工藝。就0.18μm的工藝而言，Al線互連仍然是生產(chǎn)廠家和顧客的首選，因?yàn)榻?jīng)過(guò)多年的生產(chǎn)和研究，人們對(duì)Al線互連了解的比較清楚。然而，由于器件尺寸的減小，金屬層厚度變化微小或未變(為了保持一定的電阻率)，使得刻蝕后Al線之間的槽變得窄而深，即較IC用語(yǔ)于為高的高寬比A/R(比如≥3.0)，這就給高密度等離子體(HDP)化學(xué)氣相淀積(CVD)。填空帶來(lái)一定的難度，尤其是A/R≥3.0的情形。
通常人們解決這一問(wèn)題的方法是降低D/S(淀積/濺射)比，但這并不一定解決空洞，只能將空洞轉(zhuǎn)移到靠近底部。通過(guò)實(shí)驗(yàn)，我們發(fā)現(xiàn)降低預(yù)淀積層(HDPCVD工藝的一部分---淀積開(kāi)始前的防護(hù)膜)的厚度，并改用富硅SiO2作為預(yù)淀積層(抗等離子體濺射能力強(qiáng))，可有效的解決填空性的問(wèn)題，對(duì)等離子體損傷也能起到有效的防護(hù)。
綜上所述，隨著IC技術(shù)的發(fā)展，尤其是0.18μm的工藝發(fā)展，金屬互連線間的填空問(wèn)題成為人們關(guān)注的問(wèn)題之一。我們通過(guò)實(shí)驗(yàn)，對(duì)A/R≥3.0的情形進(jìn)行了研究，提出采用富硅SiO2作為預(yù)淀積層，并減小其厚度，可有效的改善其填空性。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種可以有效改善金屬線間介質(zhì)填空性的填充工藝。
通常情況下，HDPCVD工藝中預(yù)淀積層為通常的SiO2，其厚度為50-70nm，以防止隨后的等離子體對(duì)金屬線的損傷；正是由于預(yù)淀積層使得已經(jīng)很高的A/R比提高了2-3倍，比如，A/R＝3.25(刻蝕后的金屬間槽深(A)為650nm，寬(R)為200nm)，預(yù)淀積層后A/R變?yōu)?左右，從而使得真正填空的難度提高。為了減少填空的難度，本發(fā)明對(duì)A/R為3.0-3.4的情形，減少預(yù)淀積層的厚度至25-35nm，同時(shí)采用富硅SiO2作為預(yù)淀積層，淀積/濺射(D/S)減到≤2.8，以保證等離子體的損傷為最小。
本發(fā)明提出HDPCVD填空工藝如下對(duì)A/R為3.0-2.4的情形，在HDPCVD淀積時(shí)，將相應(yīng)的預(yù)淀積層淀積步驟的總時(shí)間減為一半(如從原來(lái)的12秒改該為6秒)，同時(shí)將O2/SiH4從1.7-2.0調(diào)到1.4-1.6左右(比如O2＝78Ssccm(每分鐘立方厘米)，SiH4＝39sccm調(diào)到O2＝58Ssccm，SiH4＝39sccm；控制預(yù)淀積層的富硅氧化膜的流量O2/SiH4為(50-64)/(30-48)(sccm)。同時(shí)，將D/S(淀積/濺射)比減小到≤2.8。
本發(fā)明通過(guò)實(shí)驗(yàn)有效改善了原有HDPCVD工藝的填空能力，使得原來(lái)A/R＝3.0的槽不僅填滿，而且A/R＝3.25的槽也能填滿。本技術(shù)工藝簡(jiǎn)單，操作方便，工藝窗口寬。從而提高了產(chǎn)品的可靠性和成品率，節(jié)約了成本。
具體實(shí)施例方式
下面通過(guò)具體實(shí)施例進(jìn)一步描述本發(fā)明將刻蝕后并清洗后的硅片放入HDPCVD淀積腔內(nèi)(如應(yīng)用材料公司生產(chǎn)的Ultima腔)，其中A/R＝3.25(刻蝕后的金屬間槽深為650nm，寬為200nm)，選取D/S(淀積/濺射)比為2.6，然后進(jìn)行填空淀積，其預(yù)淀積層的主要參數(shù)如下

其填空效果很好。調(diào)整相應(yīng)參數(shù)，均可獲得良好填空效果。
權(quán)利要求
1.一種采用高密度等離子體化學(xué)氣相淀積的金屬互連線間介質(zhì)膜的填充工藝，其特征在于對(duì)高寬比A/R為3.0-3.4的情形，A.預(yù)淀積層的厚度為25-35nm；B.預(yù)淀積層采用富硅氧化膜；C.淀積/濺射比減小到≤2.8。
2.根據(jù)權(quán)利要求1所述的填充工藝，其特征在于所述的富硅氧化膜的組份比例為O2/SiH4＝1.4-1.6。
3.根據(jù)權(quán)利要求1或2所述的填充工藝，其特征在于上述預(yù)淀積層的富硅氧化膜的流量O2/SiH4分別為(50-64)/(30-48)每分鐘立方厘米。
全文摘要
本發(fā)明屬于半導(dǎo)體集成電路制造工藝技術(shù)領(lǐng)域，具體涉及一種金屬互連線間介質(zhì)膜的填充工藝。隨著IC技術(shù)的進(jìn)步，尤其是0.18μm的Al工藝，金屬互連線間的介質(zhì)填空性成為人們關(guān)注的問(wèn)題之一。為了改善填空性，提高產(chǎn)品的互連可靠性，本發(fā)明采用了新的高密度等離子體(HDP)化學(xué)氣相淀積(CVD)工藝，有效的改善了填空性。本發(fā)明通過(guò)控制預(yù)淀積層的厚度和成分，有效地解決了A/R(高寬比)為3.0－3.4的填空問(wèn)題。從而提高了互連的可靠性，同時(shí)提高了產(chǎn)額。
文檔編號(hào)H01L21/31GK1540726SQ200310108278
公開(kāi)日2004年10月27日 申請(qǐng)日期2003年10月30日 優(yōu)先權(quán)日2003年10月30日
發(fā)明者繆炳有 申請(qǐng)人:上海集成電路研發(fā)中心有限公司, 上海華虹(集團(tuán))有限公司