專利名稱：可編程邏輯器件結(jié)構(gòu)建模方法
技術(shù)領(lǐng)域：
本發(fā)明屬電子技術(shù)領(lǐng)域，具體涉及可編程邏輯器件結(jié)構(gòu)建模方法。
背景技術(shù)：
可編程邏輯器件出現(xiàn)于八十年代中期。通過(guò)編程，可以把一個(gè)通用的可編程邏輯器件配置成為用戶需要的硬件數(shù)字電路，從而大大加快電路產(chǎn)品的研發(fā)周期，降低研發(fā)成本，縮短電子產(chǎn)品的上市時(shí)間。隨著SOC技術(shù)的進(jìn)步，可編程片上系統(tǒng)(SOPC)的發(fā)展日益得到人們的重視。在SOC中嵌入可編程邏輯器件的IP核，不僅可以降低開發(fā)SOC的風(fēng)險(xiǎn)，而且其可重編程或重配置的靈活能力提供了將同一芯片用到不同應(yīng)用中去的機(jī)會(huì)，尤其適用于不斷變化和發(fā)展標(biāo)準(zhǔn)的產(chǎn)品開發(fā)中，例如通訊和網(wǎng)絡(luò)芯片產(chǎn)品等，有效地縮短了產(chǎn)品的開發(fā)和上市時(shí)間。
一套高效的CAD系統(tǒng)是使用可編程邏輯器件的必要條件。和普通VLSI的CAD系統(tǒng)不同，可編程邏輯器件的CAD系統(tǒng)往往需要處理一系列或者不同系列的可編程邏輯器件芯片；另外，可編程IP核的供應(yīng)商也需要根據(jù)客戶的需要，定制各種規(guī)模、結(jié)構(gòu)不同的IP核，所以可編程邏輯器件的CAD系統(tǒng)處理的對(duì)象更加靈活。在這些CAD系統(tǒng)中，如何使軟件系統(tǒng)可以處理各種各樣的可編程邏輯器件的結(jié)構(gòu)，是個(gè)很重要的問題。
較早的可編程邏輯器件的CAD系統(tǒng)[1]將可編程邏輯器件所有的可編程開關(guān)都放在一個(gè)文件中描述。這種方法的優(yōu)點(diǎn)是思路簡(jiǎn)單，描述詳細(xì)，而且適用于各種可編程邏輯器件的結(jié)構(gòu)；然而，隨著商業(yè)可編程邏輯器件的芯片規(guī)模的日益擴(kuò)大，這種方法很快就不適用了。有關(guān)資料表明，一個(gè)包含8000個(gè)4輸入LUT的可編程邏輯器件芯片的可編程開關(guān)描述文件的大小將近30MB[2]。這么大的文件在創(chuàng)建、查錯(cuò)、修改等方面都有很大的難度，不適合研究和實(shí)際的應(yīng)用。CGE[3]、SEGA[4]等可編程邏輯器件布線程序開始了對(duì)可編程邏輯器件結(jié)構(gòu)的建模工作，但是它們建模的方法比較簡(jiǎn)單，難以處理實(shí)際復(fù)雜的可編程邏輯器件芯片結(jié)構(gòu)。VPR[5]是一個(gè)用于可編程邏輯器件布圖研究的通用算法，它采用的建模方法比CGE、SEGA詳細(xì)，也提出了較完整的布圖方法的解決方案。但VPR對(duì)可編程邏輯器件的結(jié)構(gòu)描述過(guò)于抽象，許多芯片結(jié)構(gòu)的細(xì)節(jié)依賴于軟件的“智能”推測(cè)，所以VPR沒有辦法處理實(shí)際的芯片結(jié)構(gòu)。
如何對(duì)可編程邏輯器件結(jié)構(gòu)進(jìn)行抽象建模，并用高級(jí)語(yǔ)言描述，是可編程邏輯器件的CAD系統(tǒng)的基礎(chǔ)，但目前此類方法在國(guó)際上的相關(guān)文獻(xiàn)中還未見完整并實(shí)用的解決方案。
參考文獻(xiàn)[1]Dwight D.Hill，＂A CAD System for the Design of Field Programmable Gate Arrays＂，Proc.of the 28th Design Automation Conference，June 1991，pp.187-192. Vaughn Betz，Jonathan Rose and Alexander Marquardt，＂Architecture and CAD forDeep-Submicron FPGAs＂，Kluwer Academic Publishers，1999. Stephen Brown，Jonathan Rose，Zvonko G. Vranesic，＂A Detailed Router for Field-Programmable GateArrays＂，IEEE Transactions on Comuter Aided Design of Integrated Circuits and Systems，Vol.11，No.5，pp.620-628，1992[4]Guy G. Lemieux，Stephen D.Brown，＂A Detailed Routing Algorithm for Allocating WireSegments in Field-Programmable Gate Arrays＂，ACM/SIGDA Physical Design Workshop，1993，pp.215-226[5]Vaughn Betz，Jonathan Rose，＂VPRA New Packing，Placement and Routing Tool for FPGAResearch＂，Int.Workshop on Field-Programmable Logic and Applications，1997，pp.213-222發(fā)明內(nèi)容本發(fā)明的目的在于提出一種對(duì)可編程邏輯器件結(jié)構(gòu)進(jìn)行抽象建模的方法，用高級(jí)語(yǔ)言描述復(fù)雜的可編程邏輯電路的結(jié)構(gòu)，并用于可編程邏輯電路的CAD系統(tǒng)中。
近20年來(lái)，可編程邏輯器件的廠商推出了多種結(jié)構(gòu)的商用的可編程邏輯器件芯片，不同結(jié)構(gòu)的可編程邏輯器件有著各自的特點(diǎn)，可是，不管可編程邏輯器件結(jié)構(gòu)如何變化，它們都是由實(shí)現(xiàn)電路邏輯功能(如“與”、“或”、“非”等)的邏輯單元、實(shí)現(xiàn)電路連線功能的布線資源、以及用于連接外部信號(hào)的輸入/輸出塊組成的。其中，布線資源的方向有水平和垂直兩種，分別為水平布線資源和垂直布線資源。以上幾種可編程邏輯器件的基本組成部分自身在結(jié)構(gòu)上有著豐富的變化，再加上它們互相之間多樣的互連方式，從而形成了各種各樣的可編程邏輯器件的結(jié)構(gòu)。
鑒于此，本發(fā)明提出的對(duì)可編程邏輯器件結(jié)構(gòu)進(jìn)行抽象建模的方法，首先將可編程邏輯器件的結(jié)構(gòu)在邏輯上可以分為以下幾個(gè)組成模塊1.可編程邏輯單元實(shí)現(xiàn)電路的邏輯功能2.可編程的輸入/輸出塊連接芯片(IP核)引腳和內(nèi)部信號(hào)3.水平布線資源水平方向上的布線資源4.垂直布線資源垂直方向上的布線資源5.連通模塊連接開關(guān)的集合，用于連接可編程邏輯單元和布線通道6.開關(guān)模塊連接開關(guān)的集合，用于連接水平布線通道和垂直布線通道中的連線需要注意的是，上述的這些模塊是我們模型中的抽象模塊，而不是可編程邏輯電路內(nèi)部有實(shí)際對(duì)應(yīng)的物理模塊。在這個(gè)模型中，各個(gè)模塊的抽象結(jié)構(gòu)可能和實(shí)際的物理設(shè)計(jì)不同，但保持功能上的一致性。比如，有的可編程邏輯電路的結(jié)構(gòu)內(nèi)部沒有獨(dú)立的連通模塊，但是，我們可以提取所有的用于可編程邏輯單元和布線資源連接的開關(guān)并集合在一起，這就形成了一個(gè)抽象模型中的連通模塊。
將上述各個(gè)模塊按實(shí)際要求加以組合，就可以得到組合出整個(gè)可編程邏輯器件的結(jié)構(gòu)圖。如圖1所示。由于這種結(jié)構(gòu)具有高度的對(duì)稱性，本發(fā)明分別對(duì)各個(gè)模塊進(jìn)行建模，并用高級(jí)語(yǔ)言予以描述，通過(guò)對(duì)模型各個(gè)部分的組合，即可得到實(shí)際的整個(gè)可編程邏輯器件電路的結(jié)構(gòu)。
下面，本發(fā)明逐一說(shuō)明如何對(duì)可編程邏輯電路的各個(gè)部分進(jìn)行建模。為了便于用高級(jí)語(yǔ)言描述，布線通道中的布線資源、邏輯單元的輸入/輸出管腳、開關(guān)模塊、連通模塊都用數(shù)字標(biāo)明序號(hào)。本文以整個(gè)模型以左下角為原點(diǎn)，對(duì)各模塊或者模塊中管腳、布線等依次標(biāo)號(hào)；如果是圓形等封閉圖形，則以右下角為起點(diǎn)，逆時(shí)針方向標(biāo)號(hào)；如果是描述文件里出現(xiàn)的多個(gè)相同資源，則將第一個(gè)標(biāo)注為0，其后序號(hào)依次遞增。
一、布線通道模型的建立布線通道包括水平布線資源和垂直布線資源，其中布線資源結(jié)構(gòu)比較復(fù)雜，涉及的方面也比較多。根據(jù)布線資源的起始偏移位置，可以分為起始位置交錯(cuò)的布線資源和起始位置對(duì)齊的布線資源；根據(jù)布線資源的長(zhǎng)度，可以分為跨越多個(gè)邏輯單元的可分割長(zhǎng)線和跨越整個(gè)芯片的長(zhǎng)線；根據(jù)布線資源和其他模塊的連接開關(guān)的類型，可以確定該布線資源能否作為總線。圖2是兩種布線通道模型例子示意圖，這兩種布線資源都是可分割長(zhǎng)線，其中，(A)的布線資源起始位置交錯(cuò)，這樣的結(jié)構(gòu)有良好的可布性，被許多商業(yè)可編程電路所采用；(B)的布線資源起始位置對(duì)齊，這種布線資源較多的出現(xiàn)在層次化結(jié)構(gòu)的可編程電路中，用于層內(nèi)的局部互連。
鑒于上述情況，本發(fā)明中，一個(gè)布線通道模型可由下述信息加以描述水平、垂直通道的寬度，布線資源的類型等。而布線資源的類型包括該布線資源的長(zhǎng)度(以跨越的可編程邏輯單元的個(gè)數(shù)表示)、偏移位置，該布線資源和其他布線資源連接的開關(guān)的類型，及連通模塊和開關(guān)模塊在該布線資源上的分布情況等參數(shù)。具體用高級(jí)語(yǔ)言描述如下用語(yǔ)句“ChanDirectionHorizontal”表示對(duì)水平方向布線資源的描述，用語(yǔ)句“ChanDirectionVertical”表示對(duì)垂直方向布線資源的描述語(yǔ)句“ChanWidthx”表示該布線資源通道的寬度的x，x為通道中布線資源的條數(shù)。
緊接著對(duì)每條布線資源(共x條)分別進(jìn)行描述語(yǔ)句“Lengthy；”表示該條布線的長(zhǎng)度為y，即y為該條布線資源跨越邏輯單元個(gè)數(shù)；語(yǔ)句“Offsetz”表示布線資源起始位置交錯(cuò)的時(shí)候的起點(diǎn)偏移邏輯單元的個(gè)數(shù)(z個(gè))，語(yǔ)句Wire、OPin、IPin分別表示該布線資源是用Buffer還是用Switch和其他模塊相連；語(yǔ)句“CB”和“SB”分別表示連通模塊和開關(guān)模塊在布線資源上的分布情況，用自然數(shù)n表示該位置為第n種連通(開關(guān))模塊，-1表示該位置沒有連通開關(guān)。
下面是圖2(A)布線資源的具體描述 “ChanDirectionHorizontal”語(yǔ)句說(shuō)明緊跟著的是水平方向布線資源的描述?！癈hanWidth3”語(yǔ)句說(shuō)明該布線資源的通道寬度是3，也就是通道中有3條布線資源。緊跟其后的三行語(yǔ)句依次說(shuō)明各條布線資源的具體信息“Length4”語(yǔ)句說(shuō)明一條布線資源跨越4個(gè)邏輯單元；“Offset2”語(yǔ)句表示布線資源起始位置交錯(cuò)的時(shí)候的起點(diǎn)偏移了2個(gè)邏輯單元；Wire、OPin、IPin語(yǔ)句分別說(shuō)明布線資源是用Buffer還是Switch和其他模塊相連；CB和SB語(yǔ)句分別說(shuō)明連通模塊和開關(guān)模塊在布線資源上的分布情況，0表示該位置為第0種連通(開關(guān))模塊。
FPGA中還有另一種特殊的布線資源不適合按水平、垂直方向分類，這就是短線。短線提供了一種專用的快速連線方式，即，相鄰邏輯單元間的互連可通過(guò)短線進(jìn)行連接(圖3)。因?yàn)槎叹€是相鄰邏輯單元之間專用的連線，所以描述也很簡(jiǎn)單，用語(yǔ)句“ShortLine”表示對(duì)短線的描述，并用一個(gè)邏輯單元的輸出連接到相連邏輯單元的輸入管腳的序號(hào)來(lái)表示。
下面是圖3中的短線的具體描述 ShortLine語(yǔ)句說(shuō)明緊跟著的是短線的描述；后面的語(yǔ)句表示邏輯單元的第0個(gè)輸出管腳和周圍8個(gè)邏輯單元的第1個(gè)輸入管腳相連。
二、邏輯單元模型的建立對(duì)于可編程邏輯單元，其模型用邏輯單元的數(shù)目和陣列排列方式，以及邏輯單元輸入/輸出管腳的數(shù)目和位置等參數(shù)來(lái)描述。
在本發(fā)明的抽象模型里，邏輯單元是矩形的，邏輯單元的輸入/輸出管腳分布在矩形的四邊，而且每條邊上的輸入/輸出管腳只能通過(guò)同側(cè)的連通模塊與同側(cè)的布線資源相連。所以，模型中的邏輯單元的輸入/輸出管腳的位置已經(jīng)不是物理設(shè)計(jì)時(shí)的位置，而是取決于與之相連的布線通道的方向如果邏輯單元物理設(shè)計(jì)中的左邊的一個(gè)管腳和右邊的布線通道相連，在模型中就應(yīng)該將這個(gè)管腳放置在右邊。
另外，在抽象模型中，邏輯單元的一個(gè)管腳只能和相同方向的布線通道相連；而在實(shí)際電路中，邏輯單元的一個(gè)管腳可能和不同方向的布線通道相連——如圖4(A)。為此，我們將其拆分成多個(gè)與不同方向的布線通道相連的管腳——如圖4(B)所示。這些管腳對(duì)于邏輯單元來(lái)說(shuō)，有著相同的邏輯功能，布線的時(shí)候可以互相交換。所以，在抽象建模后，邏輯單元的管腳數(shù)和實(shí)際物理設(shè)計(jì)的管腳數(shù)不一定相同。具體用高級(jí)語(yǔ)言描述如下用語(yǔ)句“ClbArraym n”表示可編程邏輯器件中邏輯單元陣列規(guī)模為m×n，然后，用語(yǔ)句“IPin”，“OPin”分別表示各個(gè)單元輸入/輸出管腳情況，緊接著用語(yǔ)句“Directionn”表示管腳在邏輯單元的方向，n可為0、1、2、3，分別表示右方、上方、左方、下方；用語(yǔ)句“Classp”表示管腳的類別；p可為0、1、2、3，…等整數(shù)，用于分別表示第p種類別——同一類別的管腳的邏輯功能相同，布線的時(shí)候可以互相交換。
下面是圖4中的邏輯單元的具體描述 “ClbArray16 16”語(yǔ)句說(shuō)明可編程邏輯器件中，邏輯單元的陣列是的規(guī)模是16×16。后面兩句IPin語(yǔ)句說(shuō)明了圖4(B)中兩個(gè)輸入管腳的具體情況。Direction語(yǔ)句說(shuō)明這兩個(gè)管腳在邏輯單元的右方和上方；而Class語(yǔ)句說(shuō)明這兩個(gè)管腳都屬于第0類別。
三、開關(guān)模塊模型的建立圖5是兩種不同拓?fù)浣Y(jié)構(gòu)的開關(guān)模塊模型的示意圖。對(duì)于開關(guān)模塊模型，本發(fā)明通過(guò)建立一個(gè)三維數(shù)加以描述，該數(shù)組的三維分別是開關(guān)起點(diǎn)方向、開關(guān)終點(diǎn)方向、開關(guān)起點(diǎn)連線序號(hào)；該數(shù)組的值是開關(guān)終點(diǎn)連線序號(hào)。具體用語(yǔ)句“SB”引導(dǎo)，一個(gè)可編程邏輯器件中可能有多種不同拓?fù)浣Y(jié)構(gòu)的開關(guān)模塊，我們可以描述多個(gè)開關(guān)模塊的模型，并在描述布線通道的時(shí)候注明布線資源上是哪些開關(guān)模塊以及它們具體分布的位置。下面是圖5(A)開關(guān)模型的具體描述 SB語(yǔ)句說(shuō)明下面描述的是一個(gè)開關(guān)模塊，第一個(gè)描述的開關(guān)模塊的序號(hào)為0，后面描述的序號(hào)依次遞增。這里的具體描述表示為兩維數(shù)組，每個(gè)元素是一個(gè)數(shù)組，最終表達(dá)了一個(gè)三維數(shù)組的內(nèi)容。
四、連通模塊模型的建立圖6是一個(gè)連通模塊的模型的示意圖。連通模塊的模型比較簡(jiǎn)單，本發(fā)明用邏輯單元輸入/輸出管腳和布線通道的哪些連線相連來(lái)描述。一個(gè)可編程邏輯器件中可能有多種不同拓?fù)浣Y(jié)構(gòu)的連通模塊，我們也可以在描述的時(shí)候標(biāo)號(hào)，并在描述布線通道的時(shí)候注明布線資源上是哪些連通模塊以及它們具體分布的位置。具體用語(yǔ)句“CB”表示對(duì)連通模塊的描述，用語(yǔ)句“OPin mn1，n2…”表示序號(hào)為的m的連通模塊與布線資源的第n1，n2…來(lái)相連。下面是圖6中的連通模塊的具體描述
CB語(yǔ)句說(shuō)明下面描述的是一個(gè)連通模塊，第一個(gè)描述的連通模塊的序號(hào)為0，后面描述的序號(hào)依次遞增。“OPin 00，1”語(yǔ)句說(shuō)明序號(hào)為0的輸出管腳，連接到第0、1兩條布線資源。
五、輸入/輸出模塊模型的建立可編程輸入/輸出塊與布線通道的連接模型與連通模塊類似但比連通模塊簡(jiǎn)單(可編程輸入/輸出塊可以認(rèn)為是只有一個(gè)輸入/輸出管腳的邏輯單元)，描述方法也類似。具體用語(yǔ)句“IOPADm1，m2，…”表示該輸入/輸出塊與布線通道中的第m1，m2…條布線資源相連。下面是一個(gè)可編程輸入/輸出塊的具體描述 IOPAD語(yǔ)句說(shuō)明這是一個(gè)輸入/輸出塊。后面的“0，1，2”表示該輸入/輸出塊與布線通道中第0、1、2條布線資源相連。
發(fā)明的特點(diǎn)是1、對(duì)可編程邏輯器件的結(jié)構(gòu)進(jìn)行了抽象建模。抽象得到的模型和可編程邏輯器件的物理結(jié)構(gòu)位于不同的描述層次上，但保持邏輯功能的一致，并適合用高級(jí)語(yǔ)言描述。
2、對(duì)可編程邏輯器件結(jié)構(gòu)模型的各個(gè)組成部分進(jìn)行了詳細(xì)的分析和具體的建模，并對(duì)一些特殊的情況和結(jié)構(gòu)提出了相應(yīng)的處理方法。
3、通過(guò)可編程邏輯器件結(jié)構(gòu)模型各個(gè)部分的組合，可以得到各種各樣實(shí)際的可編程邏輯器件結(jié)構(gòu)，并應(yīng)用于可編程邏輯器件的CAD系統(tǒng)中。


圖1可編程邏輯器件結(jié)構(gòu)模型。
圖2布線通道模型。
圖3短線結(jié)構(gòu)模型。
圖4邏輯單元模型。
圖5開關(guān)模塊模型。
圖6連通模塊模型。
圖7可編程邏輯器件模型全圖。
具體實(shí)施例方式
下面是一個(gè)具體的可編程邏輯器件，按照本發(fā)明的方法，抽象建模后，用高級(jí)語(yǔ)言描述的實(shí)例。其中的斜體文字是注釋。
ClbArray88 ∥器件中邏輯單元的陣列規(guī)模是8×8OPin Direction0；Class0∥邏輯單元的細(xì)節(jié)IPin Direction0；Class1IPin Direction0；Class2IPin Direction0；Class3IPin Direction0；Class4IPin Direction1；Class1IPin Direction1；Class2IPin Direction1；Class3IPin Direction1；Class4SB ∥第一種開關(guān)模塊的結(jié)構(gòu)描述[()，()，()]；[(0，2)，(1，3)，(0，2)，(1，3)]；[(0)，(1)，(2)，(3)]；[(0，2)，(1，3)，(0，2)，(1，3)][(0，2)，(1，3)，(0，2)，(1，3)]；[()，()，()]；[(0，2)，(1，3)，(0，2)，(1，3)]；[(0)，(1)，(2)，(3)][(0)，(1)，(2)，(3)]；[(0，2)，(1，3)，(0，2)，(1，3)]；[()，()，()]；[(0，2)，(1，3)，(0，2)，(1，3)][(0，2)，(1，3)，(0，2)，(1，3)]；[(0)，(1)，(2)，(3)]；[(0，2)，(1，3)，(0，2)，(1，3)]；[()，()，()]CB ∥第一種連通模塊的結(jié)構(gòu)描述OPin 01，3IPin 10，2IPin 21，3
IPin 30，2IPin 41，3CB∥第二種連通模塊的結(jié)構(gòu)描述IPin 50，2IPin 61，3IPin 70，2IPin 81，3ChanDirectionHorizontal ∥水平方向布線通道的細(xì)節(jié)ChanWidth4Length4；Offset0；WireSwitch；OPinBuffer；IPinBuffer；CB1，1，1，1；SB0，0，0，0，0Length4；Offset0；WireSwitch；OPinBufer；IPinBuffer；CB1，1，1，1；SB0，0，0，0，0Length4；Offset0；WireSwitch；OPinBuffer；IPinBuffer；CB1，1，1，1；SB0，0，0，0，0Length4；Offset0；WireSwitch；OPinBuffer；IPinBuffer；CB1，1，1，1；SB0，0，0，0，0IOPAD0，1，2，3ChanDirectionVertical∥垂直方向布線通道的細(xì)節(jié)ChanWidth4Length4；Offset0；WireSwitch；OPinBuffer；IPinBuffer；CB0，0，0，0；SB0，0，0，0，0Length4；Offset0；WireSwitch；OPinBuffer；IPinBuffer；CB0，0，0，0；SB0，0，0，0，0Length4；Offset0；WireSwitch；OPinBuffer；IPinBuffer；CB0，0，0，0；SB0，0，0，0，0Length4；Offset0；WireSwitch；OPinBuffer；IPinBuffer；CB0，0，0，0；SB0，0，0，0，0IOPAD0，1，2，3該可編程邏輯器件有8×8個(gè)邏輯單元，每個(gè)邏輯單元有1個(gè)輸出管腳，8個(gè)輸入管腳，這些管腳有的邏輯功能相同，分為5類。該可編程邏輯器件有2種連通模塊和1種開關(guān)模塊，水平布線通道和垂直布線通道的寬度都是4；沒有短線。該可編程邏輯器件模型的全圖如圖(7)所示。
權(quán)利要求
1.一種可編程邏輯器件結(jié)構(gòu)建模方法，其特征在于將可編程邏輯器件的結(jié)構(gòu)分成以下幾個(gè)模塊(1)可編程邏輯單元；(2)可編程輸入/輸出塊；(3)水平布線資源；(4)垂直布線資源；(5)連通模塊；(6)開關(guān)模塊；然后，對(duì)各個(gè)模塊分別建模，并用高級(jí)語(yǔ)言予以描述；通過(guò)對(duì)模型各個(gè)部分的組合，可得到實(shí)際的可編程邏輯器件電路的結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的建模方法，其特征在于包括水平布線和垂直布線的布線通道的模型用下述信息加以描述水平、垂直通道的寬度，布線資源的類型，其中布線資源的類型包括該布線資源的長(zhǎng)度、位置偏移、與其他布線資源連接的開關(guān)類型，及連通模塊和開關(guān)模塊在該布線資源上的分布。
3.根據(jù)權(quán)利要求1所述的建模方法，其特征在于邏輯單元的模型用邏輯單元的數(shù)目和陣列排列方式，以及邏輯單元輸入/輸出管腳的數(shù)目和位置來(lái)描述；其中，邏輯單元為矩形，其輸入/輸出管腳分布在矩形的四邊，而且每邊上的輸入/輸出管腳只能通過(guò)同側(cè)的連通模塊與同側(cè)的布線資源相連。
4.根據(jù)權(quán)利要求3所述的建模方法，其特征在于邏輯單元模型中，邏輯的一個(gè)管腳只能和相同方向的布線通道相連；如果一個(gè)實(shí)際的邏輯單元的一個(gè)管腳和不同方向的多個(gè)布線通道相連，則在模型中該管腳被拆分成多個(gè)與不同方向的布線通道相連的具有相同邏輯功能的管腳。
5.根據(jù)權(quán)利要求1所述的建模方法，其特征在于開關(guān)模塊模型通過(guò)建立一個(gè)三維數(shù)組加以描述，該三維數(shù)組分別是開關(guān)起點(diǎn)方向，開關(guān)終點(diǎn)方向，開關(guān)起點(diǎn)連線序號(hào)；該數(shù)組的值是開關(guān)終點(diǎn)連線序號(hào)。
6.根據(jù)權(quán)利要求1所述的建模方法，其特征在于連通模塊模型用輸入/輸出管腳和布線通道所有相連的連線來(lái)描述。
7.根據(jù)權(quán)利要求1所述的建模方法，其特征在于輸入/輸出塊模型用輸入/輸出管腳與布線通道所有相連的連線來(lái)描述。
全文摘要
本發(fā)明為一種可編程邏輯器件結(jié)構(gòu)建模方法。具體是先將可編程邏輯器件的結(jié)構(gòu)在邏輯上分為如下幾個(gè)組成模塊可編程邏輯單元、可編程輸入/輸出塊、布線通道模塊、連通模塊、開關(guān)模塊；然后對(duì)各個(gè)模塊分別建模，并用高級(jí)語(yǔ)言來(lái)描述。通過(guò)對(duì)模型各個(gè)部分組合，可得到各種各樣實(shí)際的可編程邏輯器件結(jié)構(gòu)，并可應(yīng)用于可編程邏輯器的CAD系統(tǒng)中。
文檔編號(hào)H01L21/70GK1547323SQ200310109449
公開日2004年11月17日 申請(qǐng)日期2003年12月16日 優(yōu)先權(quán)日2003年12月16日
發(fā)明者童家榕, 王波 申請(qǐng)人:復(fù)旦大學(xué)