專利名稱：縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)，特別是涉及一種通過多層次分支將輸入信號向組件(晶體管)對稱地潰入(樹狀潰入)，使得單位體積中可放置更多的晶體管數(shù)量以達(dá)到縮小化目的的縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)。
背景技術(shù)：
由于目前通信產(chǎn)品不斷推陳出新，微波的技術(shù)也已日漸成熟，如通訊系統(tǒng)中的功率放大器(PA)，其所需的功率更是高達(dá)數(shù)瓦，于是各家廠商也不斷地絞盡腦汁在尋找能在單位體積中放置更多的晶體管數(shù)量的方法，然而，因工藝因素，在同一片晶圓上的晶體管的走向必須一致，使得晶圓的切割數(shù)量因此受到限制。
如圖1A和圖1B所示為傳統(tǒng)晶體管的布局方式，其中圖1A為晶體管排列方式與組件布局方向E、B、C(發(fā)射極Emitter、基極Base、集電極CollectorFinger)平行，其中經(jīng)由輸入端10輸入一輸入信號并且將該輸入信號分別潰入第一晶體管20以及第二晶體管30，然而該輸入端10至x點(diǎn)與x′點(diǎn)的距離并不相同，造成距離較近的第二晶體管30其導(dǎo)通時(shí)間相對較早，易因正溫度反饋效應(yīng)使得該第二晶體管30的導(dǎo)通電流持續(xù)增大，因此，在長時(shí)間的使用之下容易使離輸入端10距離較近的第二晶體管30因而燒毀，而且，還因距離的不同產(chǎn)生不一致的雜散電抗而降低電路的品質(zhì)。
圖1B為晶體管排列方式與組件布局方向E、B、C垂直，其中經(jīng)由輸入端10輸入一輸入信號并且將該輸入信號分別潰入第一晶體管20以及第二晶體管30，因?yàn)檩斎攵?0至y點(diǎn)與y′點(diǎn)的距離也不相同，同樣地，不但使得第一晶體管20以及第二晶體管30的導(dǎo)通時(shí)間不一致而產(chǎn)生正溫度反饋效應(yīng)，也造成不同雜散電抗的因素；并且由圖1A和圖1B可以明顯看出，不論水平排列或垂直排列，當(dāng)掛列大量的晶體管時(shí)兩者均會造成整體極大的長寬比，使得晶圓的切割數(shù)量因此受到限制。
圖2為美國專利第6,081,006號專利案中的場效晶體管(FET)布局的已知技術(shù)，其中場效晶體管結(jié)構(gòu)40中的z點(diǎn)與z′點(diǎn)距離輸入端50并不相等，造成實(shí)際制造上，不但會產(chǎn)生不一致的雜散電抗，也因晶體管結(jié)構(gòu)40排列過長，導(dǎo)致無法在單位體積中放置更多的場效晶體管，使得晶圓的切割數(shù)量因此受到限制。
因此，由上可知前述的已知技術(shù)在實(shí)際使用上，顯然具有不便與缺失存在，而有待加以改善。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)，運(yùn)用多層次分支將輸入信號向組件(晶體管)對稱地潰入(樹狀潰入)，使得單位體積中可放置更多的晶體管數(shù)量，完成縮小化的目的，并且將線路間的雜散電抗一致化進(jìn)而減少電路間的互感，可提高效能、功率以及增益。
為了達(dá)到上述目的，本發(fā)明提供一種縮小化晶體管數(shù)組布局的方法，適用于雙載子晶體管集成工藝，該方法包括取多個(gè)單元組件，并從共同輸入端輸入一輸入信號；以及采用多層次分支連接該共同輸入端至個(gè)別的單元組件，其中該共同輸入端至所述單元組件為等距離。
上述縮小化晶體管數(shù)組布局的方法，其中所述單元組件由多個(gè)晶體管所組成。
上述縮小化晶體管數(shù)組布局的方法，其中該多層次分支是由多條走線所連接而成，可提供所需的電阻、電容、電感量的值，并且所述走線之間的夾角可依使用者的設(shè)計(jì)加以調(diào)整。
上述縮小化晶體管數(shù)組布局的方法，其中所述單元組件的排列方式可分為水平排列以及垂直排列，并以該排列方式構(gòu)成三維空間數(shù)組的布局。
上述縮小化晶體管數(shù)組布局的方法，其中所述單元組件之間保持一間隔距離。
為了達(dá)到上述目的，本發(fā)明還提供一種縮小化晶體管數(shù)組布局的結(jié)構(gòu)，由多個(gè)單元組件所連接而成，該結(jié)構(gòu)包括多個(gè)單元組件，其由一第一組件與一第二組件所組成，并接收一輸入信號；以及多條走線，將該輸入信號以多層次分支潰入所述單元組件，使得該輸入信號至所述單元組件為等距離。
上述縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中該第一組件與該第二組件可由多個(gè)晶體管所組成。
上述縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中所述走線可提供所需的電阻、電容、電感量的值，并且所述走線之間的夾角可依使用者的設(shè)計(jì)加以調(diào)整。
上述縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中所述單元組件的排列方式可分為水平排列以及垂直排列，并以該排列方式構(gòu)成三維空間數(shù)組的布局。
上述縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中所述單元組件之間保持一間隔距離。
通過本發(fā)明的縮小化晶體管數(shù)組布局的方法和結(jié)構(gòu)使得單位體積中可放置更多的晶體管數(shù)量，達(dá)到縮小化的功效，更因?yàn)槟苡行У亟档途A中的雜散電抗，可進(jìn)而提高優(yōu)良率和降低單位成本。
為了使能更進(jìn)一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖，然所附圖式僅提供參考與說明用，并非用來對本發(fā)明加以限制。


圖1A為已知技術(shù)的晶體管排列方式與組件布局方向平行的示意圖；圖1B為已知技術(shù)的晶體管排列方式與組件布局方向垂直的示意圖；圖2為已知技術(shù)的美國專利案號第6,081,006號專利案中的場效晶體管(FET)布局方式圖；圖3為本發(fā)明的單元組件結(jié)構(gòu)圖；圖4為本發(fā)明實(shí)施例的單元組件垂直排列結(jié)構(gòu)圖；圖5為本發(fā)明的另一種潰入單元線的結(jié)構(gòu)示意圖；圖6為本發(fā)明多層次分支的結(jié)構(gòu)示意圖；圖7為本發(fā)明實(shí)施例的二維平面數(shù)組布局結(jié)構(gòu)圖；圖8為本發(fā)明的方法流程圖。
其中，附圖標(biāo)記說明如下10、50、100輸入端20第一晶體管
30第二晶體管40場效晶體管結(jié)構(gòu)110走線120潰入單元150單元組件152輸入端154第一組件156第二組件158、164走線162、172共同輸入端166個(gè)別輸入端176第二層走線182共同輸入端174、184走線具體實(shí)施方式
本發(fā)明提供一種縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)，用于雙載子晶體管的集成工藝，例如異質(zhì)接面雙載子晶體管(HBT)或雙載子晶體管(BJT)，可使得單位體積中放置更多的晶體管以達(dá)到縮小化的功效，并且將線路間的雜散電抗一致化以及降低了線路間的互感。首先請參閱圖3，該圖為本發(fā)明縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)的單元組件150，經(jīng)由多個(gè)單元組件150的相互連接即可構(gòu)成晶體管數(shù)組布局，使用該單元組件150可使其外圍易于接地并且降低各晶體管之間的反饋振蕩，其中經(jīng)由輸入端152輸入一輸入信號，再通過走線158將該輸入信號對稱地潰入至第一組件154以及第二組件156，而且該第一組件154、第二組件156可為任意組成比例的硅化合物(Silicon-based)結(jié)構(gòu)，例如異質(zhì)接面雙載子晶體管(HBT)或雙載子晶體管(BJT)。
當(dāng)輸入信號自輸入端152向第一組件154以及第二組件156的中間對稱的潰入，可使得輸入信號至第一組件154以及第二組件156的路徑長度保持一致，且其走線158在半導(dǎo)體工藝中可由不同的金屬層、多晶硅、硅化金屬或擴(kuò)散層組成，不僅用以連接第一組件154以及第二組件156，還可提供所需的適當(dāng)?shù)碾娮?、電容、電感量以及避免因路徑長度不一致所造成的雜散電抗與線路間的互感，同時(shí)，由于第一組件154以及第二組件156共享走線158，因此單元組件150不須如傳統(tǒng)的布局使用兩條走線158才可將輸入信號分別潰入第一組件154以及第二組件156，而是以共享走線158從而減少線路并縮短路徑，進(jìn)而降低線路之間所產(chǎn)生的互感以及避免反饋振蕩，并且該走線158的技術(shù)也可應(yīng)用于被動組件之中，對于生產(chǎn)制造電阻、電容、電感有其實(shí)質(zhì)性的效用。
圖4為本發(fā)明的一實(shí)施例，其中輸入信號自共同輸入端162以多層次分支潰入個(gè)別輸入端166，該多層次分支的結(jié)構(gòu)似一樹狀結(jié)構(gòu)，其后輸入信號再由個(gè)別輸入端166分別潰入單元組件150；在本實(shí)施例中顯示各單元組件150在垂直方向無限增加至任意數(shù)，且輸入信號經(jīng)由多層次分支所構(gòu)成的走線164至每一個(gè)單元組件150的路徑長度系保持一致，使得雜散電抗因此一致化。而各單元組件150之間有一間隔距離，這樣不但可降低各單元組件150之間的互感，避免其反饋振蕩，也可使得單元組件150更易接地。
圖5為本發(fā)明另一種潰入單元線的結(jié)構(gòu)示意圖，其中潰入單元120中的晶體管數(shù)量在水平方向延伸，且該潰入單元120與輸入端100通過單一走線110互相連接，因此該走線110為一輸入信號的潰入線，由于該結(jié)構(gòu)的排列方式僅使用單一走線110，相較于已知技術(shù)而言，本發(fā)明可因單一潰入線的結(jié)構(gòu)使得線路間的互感可降至最低，并且有效地減少因互感所造成的反饋振蕩，因而避免電流與溫度過于集中所產(chǎn)生的熱量，并且提高了工作效能以及延長了晶體管的壽命。
圖6為本發(fā)明多層次分支的結(jié)構(gòu)示意圖，其中輸入信號自共同輸入端172經(jīng)由走線174以及第二層走線176分別潰入至各單元組件150(每一點(diǎn)代表為一單元組件150)且每一單元組件150之間有一間隔距離，該圖中可以明顯看出走線174以及第二層走線176是以多層次分支加以布局，使其輸入信號潰入至每一個(gè)單元組件150的路徑為等距離，且該走線174與第二層走線176之間的夾角可依照使用者的設(shè)計(jì)加以調(diào)整，用以避免因角度過于尖銳所造成的高頻信號散射，其走線層次與角度并不被本實(shí)施例所限制。
請參閱圖7，其中潰入單元120是以二維平面數(shù)組布局而成，圖中顯示潰入單元120沿著水平方向以及垂直方向增加至任意數(shù)，這樣可達(dá)到長寬比近似于“1”的正方形，可使得每一單位面積中所放置的晶體管數(shù)量增加，因此具有縮小化的功效；其走線184是以多層次分支將輸入信號自共同輸入端182潰入至各潰入單元120，然而，在實(shí)際半導(dǎo)體工藝技術(shù)中，可應(yīng)用本方法至三維空間數(shù)組布局之中，因此并不被本實(shí)施例所限制。
圖8為本發(fā)明的方法流程圖，首先取多個(gè)單元組件150(S200)，此處的單元組件150可包含第一組件154以及第二組件156，且該第一組件154以及第二組件156可為任意組成比例的硅化合物(Silicon-based)結(jié)構(gòu)，并且將所述單元組件150依照水平方向、垂直方向或矩陣數(shù)組方式排列(S202)，用以在單位體積中放置更多的單元組件150，其后再設(shè)一共同輸入端(S204)，用以接收一輸入信號，該輸入端為所述單元組件150的共同輸入端，于是采用多層次分支連接該共同輸入端至個(gè)別的單元組件150(S206)，其目的在于使共同輸入端至所述單元組件150的信號傳輸路徑為等距離(S208)，從而達(dá)到縮小化數(shù)組布局的目標(biāo)并且可降低雜散效應(yīng)與線路間的互感所造成的影響。
由此，通過本發(fā)明的縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)，可使晶圓中的晶體管數(shù)量由本發(fā)明的多層次分支的設(shè)計(jì)組合，達(dá)到長寬比近似于“1”的數(shù)組布局，并且使得各潰入單元120至共同輸入端182的路徑盡可能地保持等距離并縮短路徑長度，有效地降低雜散電抗進(jìn)而使各晶體管的導(dǎo)通時(shí)間一致，因而避免電流與溫度過于集中所產(chǎn)生的熱量并且提高了工作效能以及延長了晶體管的壽命，還可增加在每一單位面積中的晶體管數(shù)量以減少布局面積、降低成本，完成縮小化的功效。
以上所述僅為本發(fā)明的較佳實(shí)施例，并非用來對本發(fā)明加以限制，凡依本發(fā)明申請專利范圍所作的均等修飾與變化，皆應(yīng)包含在本發(fā)明的權(quán)利要求書所要求保護(hù)的范圍之內(nèi)。
權(quán)利要求
1.一種縮小化晶體管數(shù)組布局的方法，適用于雙載子晶體管集成工藝，該方法包括取多個(gè)單元組件，并從共同輸入端輸入一輸入信號；以及采用多層次分支連接該共同輸入端至個(gè)別的單元組件，其中該共同輸入端至所述單元組件為等距離。
2.如權(quán)利要求1所述的縮小化晶體管數(shù)組布局的方法，其中所述單元組件由多個(gè)晶體管所組成。
3.如權(quán)利要求1所述的縮小化晶體管數(shù)組布局的方法，其中該多層次分支是由多條走線所連接而成，可提供所需的電阻、電容、電感量的值，并且所述走線之間的夾角可依使用者的設(shè)計(jì)加以調(diào)整。
4.如權(quán)利要求1所述的縮小化晶體管數(shù)組布局的方法，其中所述單元組件的排列方式可分為水平排列以及垂直排列，并以該排列方式構(gòu)成三維空間數(shù)組的布局。
5.如權(quán)利要求1所述的縮小化晶體管數(shù)組布局的方法，其中所述單元組件之間保持一間隔距離。
6.一種縮小化晶體管數(shù)組布局的結(jié)構(gòu)，由多個(gè)單元組件所連接而成，該結(jié)構(gòu)包括多個(gè)單元組件，其由一第一組件與一第二組件所組成，并接收一輸入信號；以及多條走線，將該輸入信號以多層次分支潰入所述單元組件，使得該輸入信號至所述單元組件為等距離。
7.如權(quán)利要求6所述的縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中該第一組件與該第二組件可由多個(gè)晶體管所組成。
8.如權(quán)利要求6所述的縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中所述走線可提供所需的電阻、電容、電感量的值，并且所述走線之間的夾角可依使用者的設(shè)計(jì)加以調(diào)整。
9.如權(quán)利要求6所述的縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中所述單元組件的排列方式可分為水平排列以及垂直排列，并以該排列方式構(gòu)成三維空間數(shù)組的布局。
10.如權(quán)利要求6所述的縮小化晶體管數(shù)組布局的結(jié)構(gòu)，其中所述單元組件之間保持一間隔距離。
全文摘要
一種縮小化晶體管數(shù)組布局的方法及結(jié)構(gòu)，適用于雙載子晶體管集成工藝，并可將晶圓中的雜散電抗一致化，該方法包括步驟取多個(gè)單元組件，并從共同輸入端輸入一輸入信號；采用多層次分支連接該共同輸入端至個(gè)別的單元組件，其中該共同輸入端至所述單元組件為等距離。該結(jié)構(gòu)主要包含多個(gè)單元組件，其由一第一組件與一第二組件所組成，并接收一輸入信號；以及多條走線，將該輸入信號以多層次分支饋入所述單元組件，使得該輸入信號至所述單元組件為等距離。該技術(shù)可應(yīng)用于異質(zhì)接面雙載子晶體管或雙載子晶體管，這樣使得單位體積中可放置更多的晶體管數(shù)量，達(dá)到縮小化的功效，更因?yàn)槟軐⒕A中的雜散電抗一致化，可進(jìn)而提高優(yōu)良率，降低單位成本。
文檔編號H01L21/82GK1624899SQ20031011988
公開日2005年6月8日 申請日期2003年12月5日 優(yōu)先權(quán)日2003年12月5日
發(fā)明者吳經(jīng)國, 王是琦 申請人:立積電子股份有限公司