專利名稱：平坦化半導體器件和鈍化層的方法
技術領域：
本發(fā)明涉及半導體器件的制造，且更為具體地，涉及包括器件的鈍化以及鈍化和器件材料層的平坦化的制造方法。
背景技術：
半導體元件，諸如用于光電子應用的元件，頻繁地使用半導體材料的分層異質結構(例如PIN結或多量子阱)，其中半導體器件主要由襯底上的垂直方向上的層上層建構。利用各種沉積和材料除去工藝選擇地沉積并選擇地除去這些層。這些層可以有納米至微米量級的厚度。這些方法用于在襯底上制造諸如二極管和晶體管的微電子半導體器件。
在半導體制造過程中，一些處理步驟留下具有暴露的器件側壁的器件。這些側壁在一些諸如但不受限于InP和InGaAsP的材料系統(tǒng)中形成導電氧化物層。隨后鈍化該側壁以便于在形成半導體器件的各材料層之間和/或半導體器件上面的層與其下面的層之間不會存在漏電流。通常，通過施加旋涂在器件周圍和之上以密封側壁的鈍化材料，諸如，但不受限于，BCB聚合物和PMMA光刻膠，來獲得鈍化。
在形成鈍化層之后，將鈍化層的表面與器件頂部平坦化。例如，需要平坦化以便于可以橫穿表面形成高精確度的金屬化層以實現(xiàn)與其它器件或元件的電互連。
一種平坦化方法為使用化學蝕刻工藝將鈍化層的表面蝕刻到離襯底的高度基本與器件頂表面相同的被稱之為回蝕刻的工藝。利用化學蝕刻工藝的平坦化復雜。圖20是示出包封多層半導體器件82的保形鈍化層86的橫截面圖。鈍化層86保形于器件側壁83。圖21是示出在使用蝕刻工藝將鈍化層表面89降低至基本與器件表面87相同高度之后的鈍化層86的橫截面圖。
蝕刻包含兩種材料的表面的普遍問題被稱為開槽。在會發(fā)生增強蝕刻的兩種材料的界面出現(xiàn)開槽。在材料界面的增強蝕刻形成溝槽88，如圖21中示出。溝槽88可以從鈍化層表面89延伸至下一材料層或相鄰于器件側壁83的襯底80。在一些情況中，該開槽允許暴露的器件側壁83形成導電氧化物層。隨后在器件表面87和鈍化層表面89上形成金屬層會導致被金屬化材料涂覆的未鈍化的器件側壁83引起層間電短路。
鈍化層表面89與器件表面87之間的過渡必須在可接受的階躍高度90內(nèi)。在許多情況中，對于多層半導體器件82，將可接受的階躍高度90限定為小于限定器件表面87的頂層厚度的程度以便于防止相鄰器件層之間的短路。
在一些實例中，鈍化層86會包含微缺陷(未示出)，諸如氣泡或空隙。由于鈍化層86被回蝕刻，任何暴露的空隙會生長，可能從鈍化層表面延伸到器件側壁83。這導致層間電短路。
在一些實例中，在蝕刻鈍化層86之后，鈍化材料的剩余層84會保留在器件表面87上。該剩余層84可能因為各種原因而余留，諸如，但不受限于，掩蔽鈍化層86的去除的顆粒污染、以及由蝕刻工藝引起的抵抗蝕刻劑去除的碳化鈍化材料，等。該剩余層84對器件表面87與其它器件之間的互連質量不利。
需要一種用于制造半導體器件和元件的新方法，其提供用于鈍化層和器件暴露表面的非機械平坦化而不存在與蝕刻技術相關的開槽現(xiàn)象。該方法優(yōu)選表面上的不同材料之間提供小到零的階躍高度，相對來說對鈍化層的不均勻性和蝕刻不均勻性不敏感，提供幾乎沒有開槽可能性的器件側壁的可接受鈍化，對器件提供防止蝕刻引起的損壞的保護，確保無殘余的器件表面，和/或防止鈍化層空隙的有害影響。該方法優(yōu)選還具有低缺陷比率，對下面想要的材料層很少或沒有損害，和/或比較經(jīng)濟。


圖1是根據(jù)本發(fā)明方法的實施例的襯底、保形器件層和保形硬掩模層的橫截面圖；圖2是根據(jù)本發(fā)明方法的實施例的形成在硬掩模層上的抗蝕劑掩模的橫截面圖；圖3是示出根據(jù)本發(fā)明方法的實施例的在蝕刻工藝后的硬掩模層和抗蝕劑掩模的橫截面圖；圖4是示出根據(jù)本發(fā)明方法的實施例的在除去抗蝕劑掩模的清除工藝后的硬掩模的橫截面圖；
圖5是示出根據(jù)本發(fā)明方法的實施例的在除去部分器件層的蝕刻工藝后的硬掩模和限定的器件層的橫截面圖；圖6是示出根據(jù)本發(fā)明方法的實施例的由選擇性濕法蝕刻器件側壁產(chǎn)生的半導體器件的橫截面圖；圖7是示出根據(jù)本發(fā)明方法的實施例的延伸到至少器件表面之上的保形鈍化層的橫截面圖；圖8是示出根據(jù)本發(fā)明方法的實施例的在蝕刻工藝后的鈍化層的橫截面圖；圖9是根據(jù)本發(fā)明方法的實施例的在蝕刻工藝中除去硬掩模之后的表面的橫截面圖；圖10是示出根據(jù)本發(fā)明方法的實施例的在蝕刻工藝之后的鈍化層的橫截面圖；圖11是根據(jù)本發(fā)明方法的實施例的在暴露器件表面和共面的鈍化襯里表面的硬掩模除去之后的橫截面圖；圖12是根據(jù)本發(fā)明的方法的選擇實施例的流程圖；圖13是示出根據(jù)本發(fā)明方法的實施例的保形于并覆蓋半導體器件和硬表面的鈍化層的橫截面圖；圖14是示出根據(jù)本發(fā)明方法的實施例的在蝕刻處理表面后的鈍化層的橫截面圖；圖15是示出根據(jù)本發(fā)明方法的實施例的在除去硬掩模之后鈍化層的橫截面圖；圖16是示出根據(jù)本發(fā)明方法的實施例的在蝕刻工藝之后的鈍化層的橫截面圖；圖17是示出根據(jù)本發(fā)明方法的實施例的在除去硬掩模之后的鈍化層的橫截面圖；圖18是根據(jù)本發(fā)明的方法的選擇實施例的流程圖；圖19是表示包括根據(jù)本發(fā)明方法的實施例制造的半導體器件的電子或光電子組件；圖20是示出沒有被硬掩模覆蓋的半導體器件上的鈍化層的橫截面圖；圖21是蝕刻鈍化層之后的橫截面圖。
具體實施例方式
在下述詳細說明中，參考形成其一部分的附圖，其中所有相似的數(shù)字表示相似的部分，且其中通過實踐本發(fā)明的示例性的具體實施例的方式示出。應該理解可以采用其它實施例，且在不脫離本發(fā)明的范圍下可以作出結構上或邏輯上的變化。因此，下面的詳細說明沒有限定的意思，且本發(fā)明的范圍由附屬的權利要求及其等同物來限定。
描述根據(jù)本發(fā)明方法的下述實施例應用于化合物半導體器件的制造中。這僅是受益于本發(fā)明的一種器件類型的一個實例。本發(fā)明適合于廣泛的材料處理種類，包括，但不受限于，磷化銦和其它化合物半導體基材料、以及硅，而不由所包含的實例限制。本發(fā)明在需要準平面化多材料表面中特別有用。
在下述說明中，術語“器件”用于等同由或將由鈍化材料包圍的材料的分立層或層。該器件可以獨立或組合地采用多種形式，諸如，但不受限于，二極管、晶體管和FET，包括電子和光電子器件。本發(fā)明的實施例實施于需要在兩種或更多材料之間平坦化的許多應用中，且因此，本發(fā)明不受限于以實例方式描述的器件和/或材料。
化合物半導體基器件用于廣泛種類的電子和光子系統(tǒng)。各種元素組合成為化合物半導體。主要常見的元素組合來自III族和V族元素，然而也考慮II-VI和一些來自IV族的元素。這些組合包括形成砷化鎵(GaAs)的鎵(Ga)和砷(As)、形成磷化銦(InP)的銦(In)和磷(P)、形成碳化硅(SiC)的硅(Si)和碳(C)、以及形成氮化鎵(GaN)的鎵和氮。通常，組合多于兩種的元素，諸如用鋁(Al)形成包括AlGaP和AlGaN的合金、以及InGaAsP和InGaAsN。
無論是硅或化合物半導體，襯底，也稱之為晶片，通常被切片和拋光以形成薄的原始襯底，在其上制造最終的電子或光子器件。
圖1至16示出根據(jù)本發(fā)明方法的實施例在利用掩模和蝕刻技術制造半導體器件的各階段的結果的側面橫截面圖。以實例的方式示出掩模和蝕刻技術，但并非限制于此，因為其它技術可以用于制造具有相似特征和特性的半導體器件。附圖示出具有直邊和尖銳拐角的理想化結構?？梢岳斫獠⒁庾R到利用本發(fā)明方法的實施例形成的最終結構，特別是利用蝕刻工藝形成的那些結構，會偏離理想化的圖例說明，諸如，但不受限于，非直邊和圓形拐角。
在下述說明中，以作為形成在襯底上的一個半導體器件的實例方式示出本發(fā)明的實施例，但該實施例并不受限于此?？梢岳斫庠谠S多應用中，多個器件，諸如，但不受限于，共計十萬和更多的數(shù)量，各自具有在離襯底基本相同高度的表面，形成在同一襯底上。在很多情況下，需要進行平面化以便利用形成在公共平面上的導電軌跡網(wǎng)絡電互連多個器件。在圖中僅示出一個半導體器件以更清楚地描述本發(fā)明的元件。
圖1至16示出在根據(jù)本發(fā)明方法的實施例制造半導體器件的各階段的結果的側面橫截面圖。
圖1是襯底1、在其上的保形器件層2和保形硬掩模層3的橫截面圖。器件層2包括將形成想要的半導體器件的半導體材料。器件層2可以為一種材料的單一層，諸如，但不受限于，InP，或者包括多種材料層，諸如，但不受限于，InP/InGaAsP多量子阱/InP。硬掩模層3是具有抵抗用于限定器件層并除去如下所述的鈍化層的蝕刻工藝的預定蝕刻特性的材料。硬掩模層3包括材料，諸如，但不受限于二氧化硅(SiO2)、氮化硅(Si3N4)和金屬。
圖2是形成在硬掩模3上的抗蝕劑掩模4的橫截面圖。利用諸如但不受限于光刻技術的方法形成抗蝕劑掩模4的方法是公知的。
圖3是示出在適當?shù)奈g刻工藝之后的硬掩模層3和抗蝕劑掩模4的橫截面圖?？刮g劑掩模4用于構圖硬掩模層3以限定暴露的硬掩模層。蝕刻工藝除去沒有被抗蝕劑掩模4保護的暴露的硬掩模層3以限定硬掩模13和暴露的下層器件層2。以示例性的方式而非限制于此，適合的蝕刻工藝包括利用含緩沖劑的氫氟酸(BHF)的濕法蝕刻工藝和利用C2F6+CHF3+O2的等離子體蝕刻工藝等，其中硬掩模層包括SiO2。
圖4是示出在除去抗蝕劑掩模4的適當?shù)那宄に囍蟮挠惭谀?3的橫截面圖，諸如，但不受限于，丙酮清洗。硬掩模13被暴露并用于限定下面的器件層2的預定暴露部分。
圖5是示出在適當?shù)奈g刻工藝之后的硬掩模13和限定的器件層12的橫截面圖。硬掩模13包括抵抗用于蝕刻暴露的器件層12的蝕刻工藝的材料以有效地保護下面的部分器件層12。該蝕刻工藝除去未被硬掩模13保護的器件層2的暴露部分。因此暴露下面襯底1的相應部分。適當?shù)奈g刻工藝包括，但不受限于，適當?shù)牡入x子體蝕刻工藝，也已知為干法蝕刻。適當?shù)牡入x子體蝕刻工藝包括，但并不受限于，公知的CH4+H2+O2工藝。等離子體蝕刻特別有用于高分辨率的材料去除以僅選擇蝕刻沒有在硬掩模13的遮蔽下的器件層2。結果是限定的器件層12具有好的基本上與硬掩模側壁23共平面的良好限定的器件側壁32。
圖6是示出通過蝕刻器件側壁32形成的半導體器件22的橫截面圖。適當?shù)臐穹ㄎg刻工藝用于除去硬掩模13周邊下面的器件材料以在硬掩模13與半導體器件22之間形成階躍界面42。其中半導體器件22包括化合物半導體，諸如，但不受限于InP，適當?shù)臐穹ㄎg刻溶液包括，但不受限于，鹽酸(HCl，HCl+H3PO4)。階躍界面42限定掩模懸垂部或下部凹陷，例如，但不受限于此，該懸垂部或下部凹陷遮蔽襯底1在器件側壁32之下或附近的部分的寬度近似幾個微米。
根據(jù)本發(fā)明方法的其它實施例采納濕法蝕刻工藝而不是等離子體蝕刻用于制造如圖5示出的限定的器件層12。濕法蝕刻工藝用于從襯底1上除去未被硬掩模13保護的器件層2的部分，以及硬掩模13周邊下面的器件層2的部分，如圖6中所示，來限定器件側壁32和階躍界面42。
圖7是示出施加于襯底1的保形鈍化層5的橫截面圖。施加鈍化層5以包封半導體器件22。施加的鈍化層表面85延伸至離襯底1預定的高度，該高度至少在器件表面52的高度之上。鈍化層15保形于階躍界面42和直接在硬掩模13與襯底1之間的區(qū)域。鈍化層5預選自具有適當電特性和蝕刻特性的材料。適用于鈍化層5的材料包括，但并不受限于，二苯并甲基環(huán)戊烯醇酮(Bisbenzocyclotene BCB)聚合物。在一種應用技術中，其中，鈍化材料旋涂到襯底1上以滲透到下面并保形于階躍界面42，由此密封并鈍化半導體器件22的器件側壁32。
圖8是示出在適當?shù)奈g刻工藝之后的鈍化層15的橫截面圖。蝕刻工藝制造在硬掩模13與襯底1之間的高度處離襯底1的高度低于硬掩模13的鈍化層表面35。硬掩模13保護由硬掩模13的周邊限定的、在硬掩模13與襯底1之間、相鄰于器件側壁32的鈍化層15的部分免受蝕刻工藝以形成鈍化襯里55。硬掩模13還結合鈍化襯里55來保護器件側壁32與鈍化襯里55之間的界面不暴露于蝕刻工藝中，這減小或消除了開槽的可能性。存在于鈍化襯里55中并相鄰于器件側壁32的任何微空隙沒有暴露于蝕刻工藝中，且因此，大大減小或消除了蝕刻的空隙擴大暴露器件側壁32的可能。此外，保護包封的半導體器件22不暴露于蝕刻工藝，減小或防止蝕刻引起的損害。
圖9是在除去暴露器件表面52和共平面鈍化襯里表面65的硬掩模13之后的橫截面圖。在形成階躍界面42之前最初保形于限定器件層12的表面特性的硬掩模13，如圖5中所示，提供鈍化層5所保形于的形狀或模子，其將在最終的鈍化襯里表面65上給予互補表面。這提供器件表面52與鈍化襯里表面65形成具有小到零階躍高度的平坦化表面10a。在該實施例中，平坦化表面10a在離襯底1的高度高于鈍化層表面35的高度延伸。
硬掩模13最小化鈍化層表面35不均勻性的影響或在蝕刻工藝中的不均勻性的影響，因為平坦化表面10a不由蝕刻工藝限定，而是由硬掩模13自身決定。這允許放寬工藝容限以及減小缺陷比率。硬掩模13還減小或消除剩余的鈍化材料余留在器件表面52上的可能性，因為保護其不與鈍化材料接觸。
最終的平坦化表面10a特別適合于形成高分辨率的材料層，諸如，但不受限于，在半導體器件與其它電元件之間形成電互連的構圖的導電金屬化材料層(未示出)，該電子元件，諸如，但不受限于，半導體器件以及電源節(jié)點。取決于平坦化表面10a與鈍化層表面35之間的高度，除平坦化的表面10a之外，鈍化層表面35也可以用于較低分辨率的材料層，諸如，但不受限于，金屬化鍵合焊盤(未示出)。
圖10和11示出根據(jù)本發(fā)明方法的另一實施例的結果。圖10是示出在用于將鈍化層25的鈍化層表面45降低至離襯底1的高度低于硬掩模表面13且與硬掩模側壁23相鄰的蝕刻工藝后的被蝕刻的鈍化層25的橫截面圖。
圖11是在除去暴露器件表面52和共平面鈍化襯里表面65的硬掩模13之后的橫截面圖。硬掩模13保護在硬掩模13與襯底1之間的鈍化層25的部分免受蝕刻工藝以形成相鄰于器件側壁32的鈍化襯里55。器件表面52與共平面鈍化襯里表面65產(chǎn)生平坦化表面10b，該平坦化表面10b凹陷離襯底1的高度低于在其上可形成附加的材料層的鈍化層表面45。
會意識到襯底1上的平坦化表面10a、b離襯底1的高度取決于半導體器件22的高度。還會意識到為了特殊目的預定，鈍化層表面35、45的高度可以在相鄰于硬掩模表面13的高度至由襯底1表面限定的高度之間改變。
圖12是根據(jù)本發(fā)明方法的實施例方法的流程圖。根據(jù)本發(fā)明實施例的一種方法包括提供具有一層或更多器件層和硬掩模層的襯底，60；在硬掩模層的預定表面區(qū)域上提供抗蝕劑掩模來限定暴露的掩模層，62；除去暴露的硬掩模層并除去抗蝕劑層來限定器件層上的硬掩模層以限定暴露的器件層，64；利用適合的工藝除去暴露的器件層，諸如，但不限于，干法蝕刻工藝，留下至少一個具有由硬掩模的遮蔽限定的暴露側壁的半導體器件，66；利用適合的工藝除去暴露側壁的部分，諸如，但不受限于，濕法蝕刻工藝，以在硬掩模與器件側壁之間形成階躍界面，從而形成遮蔽半導體器件周邊附近的襯底部分的掩模懸垂部，68；在襯底上提供保形于并覆蓋半導體器件和至少部分硬掩模的鈍化層來限定鈍化層表面，70；利用適合的工藝，諸如，但不受限于，蝕刻，將鈍化層表面降低至離襯底的高度低于硬掩模，72；并除去硬掩模以暴露包括半導體器件和在半導體器件周邊附近的延伸于鈍化層的高度之上的鈍化襯里的平坦化表面，74。
根據(jù)本發(fā)明方法的另一實施例包括本質上與上面提供的方法相同的方法，其中適合的工藝包括，但不受限于，用于除去暴露的器件層來留下具有由硬掩模的遮蔽限定的暴露側壁的半導體器件的濕法蝕刻工藝，66。
根據(jù)本發(fā)明方法的其它實施例包括本質上與上面直接提供的兩種方法相同的方法，其中利用適合的工藝，諸如，但不受限于，蝕刻，來將鈍化層表面降低至相鄰于硬掩模的高度，73；和除去硬掩模以暴露包括半導體器件和在半導體器件周邊附近的凹陷在低于鈍化層的高度的鈍化襯里的平坦化表面，75。
圖13是示出根據(jù)本發(fā)明的另一實施例的施加于圖5的襯底1的保形鈍化層7的橫截面圖。施加鈍化層7以保形于并覆蓋半導體器件12。施加的鈍化層表面17延伸至離襯底1的預定高度不低于器件表面52高度，在該實施例中，延伸至硬掩模13之上的高度。鈍化層5保形于半導體器件12、硬掩模13和襯底1。鈍化層7預選自具有適當?shù)碾娞匦院臀g刻特性的材料。適用于鈍化層7的材料包括，但不受限于，二苯并甲基環(huán)戊烯醇酮(Bisbenzocyclotene BCB)聚合物。在一種應用技術中，其中，鈍化材料旋涂到襯底1上，這樣密封并鈍化半導體器件12的器件側壁32。
圖14是示出在圖13的鈍化層25的適合的蝕刻工藝之后的鈍化層25的橫截面圖。蝕刻工藝產(chǎn)生離襯底1的高度基本相同于硬掩模表面33的鈍化層表面37。硬掩模13遮蔽半導體器件12不暴露于蝕刻工藝。硬掩模13的厚度提供容許一定程度開槽的容限。溝槽18從鈍化層表面37延伸至不深于硬掩模13的厚度，這防止了器件側壁32暴露。存在于鈍化層27中并相鄰于器件側壁32的任何微空隙不暴露于蝕刻工藝，因為在到達器件表面52的高度之下的高度之前蝕刻停止，以至防止在器件表面52之下高度的諸如空隙的任何缺陷蝕刻暴露，且因此，大大減小或消除蝕刻空隙擴大暴露器件側壁32的潛能。此外，保護包封的半導體器件12不暴露于蝕刻工藝，從而減小或防止蝕刻引起的損害。硬掩模13保護器件表面52不暴露于鈍化層15，且因此，減小或消除關于余留在器件表面52上的剩余鈍化材料的問題。
圖15是在除去硬掩模13之后暴露器件表面52的橫截面圖。在蝕刻工藝中除去硬掩模13，該蝕刻工藝基本上不會有害地影響鈍化層37或半導體器件12。將形成在鈍化層表面37與器件表面52之間的階躍9控制在可接受的階躍高度或之下以允許進一步的處理，諸如，金屬化跡線或互連的添加。在該實施例中，硬掩模13具有由最大可接受階躍高度9限定的最大厚度。例如，大約0.5微米的階躍高度會被接受，其中互連要沉積在器件表面52和周圍的鈍化層37上?？梢匀菰S較大的階躍高度9，其中器件表面上使用可保形的互連材料沉積工藝。
圖16是示出根據(jù)本發(fā)明的另一實施例在圖13的襯底1的適合的蝕刻工藝之后的鈍化層47的橫截面圖。該蝕刻工藝產(chǎn)生在器件表面52與硬掩模表面33的高度之間的鈍化層表面57?？刂莆g刻工藝以便于在器件表面52的高度上有足夠的鈍化材料以容許開槽。
圖17是在除去暴露器件表面52的硬掩模13之后的橫截面圖。如圖15的實施例中，形成在鈍化層表面57與器件表面52之間的階躍19控制在可接受的階躍高度或之下。在該實施例中，硬掩模13在器件表面52上具有大于可接受的階躍高度的尺寸，因為蝕刻鈍化層表面27至硬掩模表面33之下。
圖18是根據(jù)本發(fā)明方法的實施例方法的流程圖。根據(jù)本發(fā)明實施例的一種方法包括提供具有一層或更多器件層和硬掩模層的襯底，100；在硬掩模層的預定表面區(qū)域上提供抗蝕劑掩模來限定暴露的硬掩模層，102；除去暴露的硬掩模層并除去抗蝕劑層來限定器件層上的硬掩模以限定暴露的器件層，104；利用適合的工藝，諸如，但不受限于，干法蝕刻工藝，除去暴露的器件層，來限定至少一個具有由硬掩模的遮蔽限定的暴露側壁的半導體器件，106；提供限定襯底上鈍化層表面的保形于并覆蓋至少一個半導體器件和至少部分相應硬掩模的鈍化層，108；利用適合的工藝，諸如，但不受限于，蝕刻，將鈍化層表面降低至硬掩模表面的高度或降低至硬掩模表面與器件表面之間，110；和除去硬掩模以暴露器件表面，112。
圖19是包括多個互連元件92、94的組件90的頂視圖，其中至少一個元件92包括根據(jù)本發(fā)明方法的實施例制造的半導體器件。對該半導體器件測試、分離、封裝、將其并入元件92中并集成于組件90中。組件90的實例包括，但不受限于，蜂窩電話、網(wǎng)絡系統(tǒng)、高亮度(HB)發(fā)光二極管(LED)、激光二極管(LD)、光電二極管、調制二極管和多結太陽能電池。
根據(jù)本發(fā)明的方法用于制造許多類型的半導體器件，諸如，但不受限于，異質雙極型晶體管(HBT)和在無線可移動電話、蜂窩電話以及其它通信裝置中流行的高電子遷移率晶體管(HEMT)。
根據(jù)本發(fā)明的方法可以用于制造基于適合許多應用的各種半導體材料的半導體器件。例如，但不限于此，磷化銦(InP)基半導體器件適合于通信網(wǎng)絡，因為InP器件具有提供功能可靠的且高速操作的有用于寬帶光纖和無線元件的能力。
氮化鎵基半導體器件適合于藍光譜的HB-LED和激光二極管，以及取決于GaN的密集存儲數(shù)據(jù)和信息能力的存儲器件?；谏榛墕纹⒉呻娐?GaAs MMIC)的器件具有輸送寬范圍波長的能力，諸如與用MMIC器件在地球上的具有圓盤式衛(wèi)星電視天線的任何地方傳送的電視衛(wèi)星發(fā)射相關的那些器件。
雖然為了描述優(yōu)選的實施例，這里已經(jīng)示例出并描述了具體的實施例，但是本領域普通技術人員會意識到意在獲得相同目的的各種替換的和/或等同的實施方式可以在不脫離本發(fā)明的范圍下代替所示和所述的具體的實施例。本領域技術人員很容易意識到本發(fā)明可以在非常廣泛的實施例中實施。該申請旨在覆蓋在此公開的實施例的任何適應性改變或變化。因此，顯然其旨在本發(fā)明僅由權利要求及其等同物來限定。
權利要求
1.一種制造微電子元件的方法，包括在襯底上形成器件層；在器件層上形成硬掩模層；在硬掩模層上形成抗蝕劑掩模，來限定暴露的硬掩模層；從器件層上除去暴露的硬掩模層以形成限定暴露的器件層的硬掩模；從襯底上除去抗蝕劑掩模和暴露的器件層；除去硬掩模與硬掩模周邊附近的襯底之間的部分器件層來限定器件層與硬掩模之間的階躍界面；用鈍化層覆蓋器件層和至少部分硬掩模以及相鄰的襯底，來限定鈍化層表面；將鈍化層表面降低至暴露硬掩模；和除去硬掩模。
2.權利要求1的方法，其中從襯底上除去暴露的器件層包括利用干法蝕刻工藝從襯底上除去暴露的器件層；和其中除去硬掩模與硬掩模周邊附近的襯底之間的部分器件層包括利用濕法蝕刻工藝除去硬掩模與硬掩模周邊附近的襯底之間的部分器件層。
3.權利要求1的方法，其中從襯底上除去暴露的器件層和除去硬掩模與硬掩模周邊附近的襯底之間的部分器件層包括利用濕法蝕刻工藝層從襯底上除去暴露的器件層并除去硬掩模與硬掩模周邊附近的襯底之間的部分器件層。
4.權利要求1的方法，其中降低鈍化層表面以暴露硬掩模包括將鈍化層表面降低至離襯底的高度低于硬掩模。
5.權利要求1的方法，其中降低鈍化層表面以暴露硬掩模包括將鈍化層表面降低至鄰近硬掩模。
6.權利要求1的方法，其中在器件層上形成硬掩模層包括在器件層上形成硬掩模層，該硬掩模層包括選自由二氧化硅、氮化硅、半導體和金屬組成的組中的材料。
7.權利要求1的方法，其中在襯底上形成器件層包括在襯底上形成半導體層。
8.權利要求1的方法，其中用鈍化層覆蓋器件層和至少部分硬掩模以及相鄰于器件層的至少部分襯底包括用聚合物層覆蓋器件層和至少部分硬掩模以及相鄰于器件層的至少部分襯底，聚合物層保形于器件層與硬掩模之間的階躍界面。
9.權利要求1的方法，其中在器件層上形成硬掩模層包括在器件層上形成硬掩模層，該硬掩模層包括選自由二氧化硅、氮化硅、半導體和金屬組成的組中的材料。
10.一種用于制造半導體器件的方法，包括提供具有形成于其上的半導體層和硬掩模層的襯底；在硬掩模層的預定區(qū)域上提供抗蝕劑掩模限定暴露的硬掩模層；除去暴露的硬掩模層并除去抗蝕劑掩模以顯露限定暴露的半導體層的硬掩模；從襯底上除去暴露的半導體層來限定一個或更多具有暴露的器件側壁的器件；除去硬掩模周邊附近的每一暴露的器件側壁的一部分來在硬掩模與器件側壁之間形成階躍界面，從而限定延伸在相鄰于器件側壁的襯底部分上的掩模懸垂部；在襯底上提供保形于并覆蓋器件和至少部分硬掩模的鈍化層；提供離襯底的高度低于硬掩模頂表面的鈍化層的頂表面；和除去硬掩模暴露器件表面和每一器件側壁周圍的共平面的鈍化襯里表面。
11.權利要求10的方法，其中從襯底上除去暴露的半導體層來限定一個或更多具有暴露的器件側壁的器件包括利用干法蝕刻工藝從襯底除去暴露的半導體層來限定一個或更多具有暴露的器件側壁的器件，和其中除去硬掩模周邊附近的每一暴露的器件側壁的一部分來在硬掩模與器件側壁之間形成階躍界面以限定延伸于相鄰于器件側壁的襯底部分上的掩模懸垂部包括利用濕法蝕刻工藝除去硬掩模周邊附近的每一暴露的器件側壁的一部分來在硬掩模與器件側壁之間形成階躍界面以限定延伸于相鄰于器件側壁的襯底部分上的掩模懸垂部。
12.權利要求10的方法，其中從襯底上除去暴露的半導體層來限定一個或更多具有暴露的器件側壁的器件和除去硬掩模周邊附近的每一暴露的器件側壁的一部分來在硬掩模與器件側壁之間形成階躍界面來限定延伸于相鄰于器件側壁的襯底部分上的掩模懸垂部包括利用濕法蝕刻工藝從襯底上除去暴露的半導體層來限定一個或更多具有暴露的器件側壁的器件和利用濕法蝕刻工藝除去硬掩模周邊附近的每一暴露的器件側壁的部分來在硬掩模與器件側壁之間形成階躍界面以限定延伸于相鄰于器件側壁的襯底部分上的掩模懸垂部。
13.權利要求10的方法，其中提供離襯底的高度低于硬掩模頂表面的鈍化層頂表面和除去硬掩模以暴露器件表面和每一器件側壁附近的共平面鈍化襯里表面包括提供離襯底的高度低于硬掩模的鈍化層頂表面；和除去硬掩模以在高于鈍化層的高度處暴露器件表面和每一器件側壁附近的共平面鈍化襯里表面。
14.權利要求10的方法，其中提供離襯底的高度低于硬掩模頂表面的鈍化層的頂表面和除去硬掩模以暴露器件表面和每一器件側壁附近的共平面鈍化襯里表面包括提供至鄰近硬掩模的高度的鈍化層頂表面；和除去硬掩模以在低于鈍化層的高度處暴露器件表面和每一器件側壁附近的鈍化襯里表面。
15.權利要求10的方法，其中提供硬掩模層包括提供包括選自由二氧化硅和氮化硅組成的組中的材料的硬掩模層。
16.權利要求10的方法，在襯底上提供保形于并覆蓋半導體器件和至少部分硬掩模的鈍化層包括在襯底上提供包封半導體器件和至少部分硬掩模的聚合物層。
17.權利要求10的方法，其中提供硬掩模層包括提供包括選自由二氧化硅、氮化硅、半導體和金屬組成的組中的材料的硬掩模層。
18.一種用于制造組件的方法，包括互連多個元件，其中至少一個元件包括半導體器件，該半導體器件利用下述方法制造，該方法包括提供具有一層或更多層半導體層以及形成于其上的硬掩模層的襯底；在硬掩模層的預定表面區(qū)域上提供抗蝕劑掩模；除去暴露的硬掩模層并除去抗蝕劑層以顯露半導體層上的硬掩模；從襯底上除去沒有被硬掩模覆蓋的半導體層來限定具有由硬掩模的遮蔽限定的暴露的器件側壁的半導體器件；除去硬掩模與硬掩模周邊附近的襯底之間的部分器件側壁來在硬掩模與器件側壁之間形成階躍界面從而限定遮蔽器件側壁周圍的部分襯底的掩模懸垂部；在襯底上提供保形于并覆蓋半導體器件和至少部分硬掩模的鈍化層；將鈍化層的頂表面降低至離襯底的高度低于硬掩模的頂表面；和除去硬掩模以暴露半導體器件表面和半導體器件周邊附近的共平面的鈍化襯里。
19.權利要求18的方法，其中從襯底上除去沒有被硬掩模覆蓋的半導體層來限定具有由硬掩模的遮蔽限定的暴露的器件側壁的半導體器件包括利用干法蝕刻工藝除去暴露的器件層來限定具有由硬掩模的遮蔽限定的暴露的器件側壁的半導體器件，和除去硬掩模與硬掩模周邊附近的襯底之間的部分器件側壁來在硬掩模與器件側壁之間形成階躍界面從而限定遮蔽半導體器件周邊附近的部分襯底的掩模懸垂部包括利用濕法蝕刻工藝除去部分器件側壁來在硬掩模與器件側壁之間形成階躍界面從而限定遮蔽鄰近器件側壁的襯底部分的掩模懸垂部。
20.權利要求18的方法，其中從襯底上除去沒有被硬掩模覆蓋的半導體層來限定具有由硬掩模的遮蔽限定的暴露的器件側壁的半導體器件和除去硬掩模與硬掩模周邊附近的襯底之間的部分器件側壁來在硬掩模與器件側壁之間形成階躍界面從而限定遮蔽器件側壁周邊附近的部分襯底的掩模懸垂部包括利用濕法蝕刻工藝除去暴露的半導體層的一部分以形成半導體器件以在硬掩模與器件側壁之間形成階躍界面來限定遮蔽器件側壁周邊附近的部分襯底的掩模懸垂部。
21.權利要求18的方法，其中將鈍化層的表面降低至低于硬掩模頂表面的高度和除去硬掩模以暴露半導體器件的表面和半導體器件周邊附近的共平面的鈍化襯里包括將鈍化層的表面降低至低于硬掩模的高度；和除去硬掩模以暴露半導體器件的表面和延伸于鈍化層之上的半導體器件周邊附近的共平面的鈍化襯里。
22.權利要求18的方法，其中將鈍化層的表面降低至低于硬掩模頂表面的高度和除去硬掩模以暴露半導體器件的表面和半導體器件周邊附近的共平面鈍化襯里包括將鈍化層的表面降低至相鄰于硬掩模的高度；和除去硬掩模以暴露半導體器件的表面和凹陷至低于鈍化層的高度的半導體器件周邊附近的共平面鈍化襯里。
23.權利要求18的方法，其中提供具有硬掩模層的襯底包括提供具有包括選自由二氧化硅和氮化硅組成的組中的材料的硬掩模層的襯底。
24.權利要求18的方法，其中在襯底上提供包封半導體器件和至少部分硬掩模的鈍化層包括在襯底上提供保形于并覆蓋半導體器件和至少部分硬掩模的聚合物層。
25.權利要求18的方法，其中提供硬掩模層包括提供包括選自由二氧化硅、氮化硅、半導體和金屬組成的組中的材料的硬掩模層。
26.一種用于制造半導體器件的方法，包括提供具有一層或更多器件層和硬掩模層的襯底；在硬掩模層的預定表面區(qū)域上提供抗蝕劑掩模限定暴露的硬掩模層；除去暴露的硬掩模層和除去抗蝕劑層來在器件層上限定硬掩模以限定暴露的器件層；利用適合的工藝除去暴露的器件層，限定至少一個具有由硬掩模的遮蔽限定的暴露的側壁的半導體器件；在襯底上提供限定鈍化層表面的保形于并覆益至少一個半導體器件和至少部分相應硬掩模的鈍化層；利用適合的工藝，諸如，但不受限于，蝕刻，將鈍化層表面降低至硬掩模表面的高度或硬掩模表面與器件表面之間；和除去硬掩模暴露器件表面。
27.權利要求26的方法，其中利用包括采用等離子體蝕刻工藝的適合工藝除去暴露的器件層。
全文摘要
根據(jù)本發(fā)明的方法的實施例在半導體器件與部分周圍鈍化材料之間提供平坦化的表面。該方法包括在鈍化層蝕刻工藝之后使用將平坦化表面限定為硬掩模與鈍化層和器件兩者之間的界面的硬掩模。最終的平坦化表面具有小至零的階躍高度，其對鈍化層不均勻性和蝕刻不均勻性不敏感，提供器件側壁的完整鈍化，保護器件不受蝕刻引起的損害，和防止鈍化層空隙的有害影響。該方法可用于電子和光子系統(tǒng)的半導體器件制造，諸如，但不受限于，蜂窩電話、網(wǎng)絡系統(tǒng)、高亮度(HB)發(fā)光二極管(LED)、激光二極管(LD)和多結太陽能電池。
文檔編號H01L21/033GK1685487SQ200380100110
公開日2005年10月19日 申請日期2003年12月18日 優(yōu)先權日2003年6月14日
發(fā)明者P·弗里斯, J·漢伯格 申請人:英特爾公司