專利名稱：絕緣柵半導體器件及其新型自對準制造方法
技術領域：
本發(fā)明涉及半導體器件領域。它具體涉及如分別在權利要求1和7前序部分中描述的用于生產絕緣柵半導體器件的方法和絕緣柵半導體器件。
背景技術：
為制造現(xiàn)有技術絕緣柵雙極晶體管(IGBT)單元中的陰極，淺基區(qū)和源區(qū)通常借助于自對準過程形成在半導體基板中，其中源區(qū)被設置在基區(qū)的一部分內。通過使用要在將來的器件中用作柵的多晶硅層作為在形成這些區(qū)中需要的摻雜步驟的硬掩模，亦即通過經由在摻雜步驟被執(zhí)行之前必須被形成在多晶硅層中的單元窗進行摻雜，這可以被實現(xiàn)。各種拓撲對于IGTB單元是常見的，特征在于單元窗的形狀，其可以是線形的，圓形的，正方形的，等等。通常，多個單元形成在一個公用半導體基板上。然而，如果需要IGBT單元具有與一般可用的半導體晶片可比的尺寸，則可以形成每半導體基板僅一個單個的單元。摻雜通常通過跟隨有后續(xù)擴散步驟的注入來完成，但是也可以通過單獨的擴散和/或注入或通過其它方法完成。
為向IGBT提供改進的安全工作區(qū)域(SOA)，特別是對于額定值超過2000V的高電壓器件，經常使用復合的基區(qū)。除上述淺基區(qū)之外上述復合的基區(qū)還包括深基區(qū)，其中淺基區(qū)和深基區(qū)彼此部分重疊，深基區(qū)比淺基區(qū)更窄且更高地被摻雜，亦即在平行于多晶硅層的至少一個方向上具有更小的尺度。為了添加深基區(qū)，因此需要部分掩蔽單元窗的摻雜掩模。如果要獲得最優(yōu)的器件性能，這個摻雜掩模必須相對于單元窗被精確對準。未對準將導致閾電壓的不可控偏移和SOA能力的潛在減小。
需要精確掩模對準的另一個過程步驟是源接觸的形成。如果接觸掩模未對準，則在源接觸和溝道之間的源區(qū)的寬度將偏離對應的設計值。然而如果源區(qū)的寬度遍及IGBT單元而變化，將導致短路能力的降級。

發(fā)明內容
本發(fā)明的目的是提供一種用于制造開頭提及的類型的絕緣柵半導體器件單元的方法，其允許一方面深基區(qū)和/或源接觸和另一方面源區(qū)和/或淺基區(qū)和/或單元窗之間的精確對準，并提供一種絕緣柵半導體器件單元，其中由于未對準，特別是源接觸未對準而引起的性能降級將被減小。
這個目的通過依照權利要求1的方法和依照權利要求7的半導體器件而實現(xiàn)。
在本發(fā)明的方法中，單元窗在分層結構中形成，所述分層結構以如此方式被設置在半導體基板的頂表面上以使在單元窗之內保留分層結構的至少一個條。對于需要對單元窗部分掩蔽的后續(xù)過程步驟，至少第一過程掩模被以如此方式形成以使至少一個第一條充當用于所述第一過程掩模的第一邊緣。這具有如下優(yōu)點，即用于上述至少一個附加的后續(xù)過程步驟的第一過程掩模邊緣的位置相對于單元窗被精確限定。有利地，至少一個附加層，具體為氧化物層或用于添加過程掩模的底料，可被如此設置以使其在過程掩模被添加之前至少部分覆蓋上述至少一個條和/或圍繞單元窗的分層結構的主要部分。
在本發(fā)明方法的優(yōu)選變化中，至少第一條被形成為隔離的條，亦即不觸及圍繞單元窗的分層結構的主要部分。如果分層結構包括至少一個電傳導層，將沒有電連接因此保留在圍繞單元窗的電傳導層的第一、主要部分和包括所述第一條的電傳導層的第二部分之間。當器件在工作中時電傳導層的第二部分將因此不是電激活的。這具有如下優(yōu)點，即改進了對在制造IGBT單元時形成發(fā)射極接觸所需的后續(xù)蝕刻步驟期間的潛在柵-發(fā)射極短接問題的過程敏感性(process sensitivity)。
在本發(fā)明方法的優(yōu)選變化中，第一過程掩模起到用于添加深基區(qū)的摻雜掩模的作用。通過借助所存在的摻雜掩模，用第一傳導性類型的摻雜物進行摻雜，優(yōu)選地通過帶有后續(xù)擴散的注入，來形成深基區(qū)。這具有如下優(yōu)點，即深基區(qū)相對于所述第一條被精確對準。優(yōu)選地，摻雜掩模被隨后去除，并且在后續(xù)過程步驟中，優(yōu)選地分別通過第一和第二傳導類型的摻雜物的帶有后續(xù)擴散的注入來形成淺基區(qū)和源區(qū)。上述深和淺基區(qū)及源區(qū)將因而相對于彼此被精確對準。
在本發(fā)明方法的另一個優(yōu)選實施例中，第一過程掩模起到接觸掩模的作用。在接觸掩模形成前通過用第二傳導性類型的摻雜物經由單元窗的摻雜來添加源區(qū)。繼而一旦接觸掩模就位，第一主接觸通過經由源區(qū)的蝕刻而形成。導致單元窗內的第一主接觸的精確對準。
在本發(fā)明方法的另一個優(yōu)選變化中，第一過程掩模起到摻雜掩模的作用。在去除第一過程掩模和許多中間過程步驟后，第二過程掩模被以如此方式添加以使所述條再次充當用于所述第二過程掩模的邊緣，其優(yōu)選地起到接觸掩模的作用。
在根據(jù)本發(fā)明的方法的另一個優(yōu)選變化中，一個或多個條，優(yōu)選地所有的條在后續(xù)過程步驟中被去除。
在依照權利要求7的本發(fā)明的半導體器件中，分層結構的至少一個條被設置在柵邊緣和第一主接觸之間的半導體基板的頂表面的第三區(qū)域上。這具有如下優(yōu)點，即相比于現(xiàn)有技術的半導體器件，由相對于柵邊緣的第一主接觸的潛在未對準導致的短路能力的降級將被減小。
在本發(fā)明的半導體器件的優(yōu)選實施例中，分層結構的電傳導層的第二部分被電連接于第一主接觸，所述電傳導層的第二部分包括至少一個條。這樣，由未對準導致的短路能力的降級可被完全消除。
更多有利的實現(xiàn)可以在從屬權利要求中找到。


將參考示例實現(xiàn)并結合附圖在下文中更詳細地說明本發(fā)明，圖中圖1示出帶有設置在頂表面上的分層結構的半導體基板的橫截面，
圖2、3、4和5說明怎樣制造IGBT單元陰極，圖6示出由圖2到5中所示的制造過程所產生的IGBT單元陰極，圖7示出通過圖6中所示的結構的切面，及圖8和9示出依照本發(fā)明的絕緣柵半導體器件。
圖中所用的參考符號在參考符號列表中被說明。原則上同樣的記號用于指示同樣的部分。
具體實施例方式
圖1a示出n-摻雜半導體基板1的橫截面。包括氧化物層22和多晶硅層21的分層結構2被設置在半導體基板1的頂表面上。圖2、3、4及5說明如何在半導體基板1中制造IGBT單元陰極在第一步驟中，單元窗3產生在分層結構2中，如圖2中的透視表示及圖3a的橫截面中所示。為光刻領域的技術人員所公知的標準方法優(yōu)選地被使用以去除分層結構2中想要去除的地方。單元窗3以如此途徑被形成以使分層結構2的第一行隔離條41和第二行隔離條42保留在單元窗3之內，從而在每一行中得到至少一個開口411和421。包括隔離條41、42的多晶硅層21的第二部分不被電連接到圍繞單元窗3的多晶硅層21的第一、主要部分，并將因此在器件工作時不是電激活的。這具有改進對在后續(xù)接觸蝕刻期間的潛在柵-發(fā)射極短接問題的過程敏感性的優(yōu)點。
第一過程掩模51，典型為光致抗蝕劑，然后被如此形成以使所述第一過程掩模51部分覆蓋單元窗3，并且至少部分覆蓋條41和42的每一個，如圖3b中所示。寬度w1和w2優(yōu)選地大于過程掩模51位置的典型不確定性(uncertainty)，亦即w1和w2優(yōu)選地測量為幾微米，優(yōu)選為2到3微米。如圖3d中所示的深P+-基區(qū)11然后通過第一離子注入步驟和后續(xù)的第一傳導性類型摻雜物，例如硼的第一擴散步驟而形成。這將給所得到的IGBT單元提供好的安全工作區(qū)域(SOA)能力。在離子注入步驟期間，條41、42充當過程掩模邊緣。所得到的如圖3c中所示的第一注入分布(profile)11a因此由條位置在橫向上限制。第一過程掩模51現(xiàn)在可被去除以便于進一步的過程步驟。
需要附加的過程步驟來完成IGBT單元。如圖4b中所示的帶有第一傳導性類型的摻雜物的淺p-基區(qū)12再次通過第二注入步驟來添加，從而得到如圖4a中所示的第二注入分布12a。這時，注入在單元窗3的整個橫截面上完成。在第二擴散步驟后得到淺p-基區(qū)。在后續(xù)步驟中，如圖4c中所示的帶有第二傳導性類型摻雜物，例如砷或磷的n+-源區(qū)13優(yōu)選地通過跟隨有第三擴散步驟的第三注入步驟來添加。
在本發(fā)明的優(yōu)選實施例中，第二過程掩模52然后被形成，如圖5a中所示。在后續(xù)的接觸蝕刻步驟中，第二過程掩模52起到接觸掩模的作用，其中條41和42又充當掩模邊緣。發(fā)射極接觸6是通過如下而形成的如圖5b中所示，經由條41和42之間的區(qū)域中的n+-源區(qū)進行蝕刻，并且用金屬來填充所得到的接觸井，從而在發(fā)射極接觸6與深p+-基區(qū)11之間建立良好的電連接。
由以上結合圖2到圖5描述的制造過程產生的IGBT單元陰極在圖6中示出。所示結構為所謂的小條設計。圖7a示出沿線A-A’并垂直于z軸的通過圖6結構的切面?？商鎿Q的設計，即所謂的全條設計，在圖7b中示出。開口411和421確保位于條41、42的每個之間的n+-源區(qū)13的外部部分和圍繞單元窗3的分層結構2的第一、主要部分經由與發(fā)射極接觸6串聯(lián)的分布式電阻而電連接于發(fā)射極接觸6，如從發(fā)射極鎮(zhèn)流(emitterballasting)已知的。開口與全條長度的比率在IGBT單元的設計中是重要的因素。該途徑后面的基本思想是如果發(fā)射極電流局部升高，則發(fā)射極鎮(zhèn)流電阻上的電壓降也將升高，其反過來將減小發(fā)射極電流并將發(fā)射極電流轉移到n+-源區(qū)13的其它區(qū)。這具有的優(yōu)點在于促進了較均勻的電流分布。
在本發(fā)明的另一個優(yōu)選實施例中，電連接建立在發(fā)射極接觸6和包括條41、42的多晶硅層21的第二部分之間。這優(yōu)選地通過如下來實現(xiàn)在接觸蝕刻步驟期間也蝕刻掉條41、42的不被接觸掩模52覆蓋的這樣的部分，并適當?shù)剡x擇發(fā)射極接觸6的厚度。
在本發(fā)明的另一個優(yōu)選實施例中，在深p+-基區(qū)11已經形成后，條41和42通過干蝕刻步驟來去除。干蝕刻掩模被形成在多晶硅層21的將不被干蝕刻步驟去除的那些部分上，特別是圍繞單元窗3的多晶硅層21的第一、主要部分，亦即將來的柵極區(qū)。這在依照本發(fā)明的方法的另一個優(yōu)選變化中有特別的優(yōu)點，其中分層結構中的單元窗3以如此方式被形成以使所保留的條形成閉合環(huán)，其可以例如是矩形的、圓形的、六邊形的，等等。
通過依照本發(fā)明的絕緣柵半導體器件的垂直切面在圖8中示出。上述器件表示一個IGBT結構，帶有形成在半導體基本1底部上的p-摻雜陽極區(qū)14，所述p-摻雜陽極區(qū)14被電連接到陽極電極7。低溫氧化物層8被設置在多晶硅層21的頂部上及其周圍，從而把多晶硅層21與發(fā)射極金屬化9電絕緣。在這個實施例中，在多晶硅層21的第二部分的條41、42和發(fā)射極金屬化9或發(fā)射極接觸6之間沒有電連接。通過依照本發(fā)明的半導體器件的條中的開口之一的另一個垂直切面在圖9中示出。
在依照本發(fā)明的半導體器件的優(yōu)選實施例中，電連接存在于包括條41、42的多晶硅層21的第二部分和發(fā)射極金屬化9及發(fā)射極接觸6之間。
參考符號列表1 半導體基板11第一摻雜區(qū)，深p+-基11a 第一注入分布12第二摻雜區(qū)，淺p-基12a 第二注入分布13第三摻雜區(qū)，n+-源14p-摻雜陽極區(qū)21電傳導層，多晶硅層22電絕緣層3 單元窗41，42第一，第二條411，421 第一、第二開口51第一過程掩模，摻雜掩模52第二過程掩模，接觸掩模6 第一主接觸，發(fā)射極接觸7 陽極金屬化8 低溫氧化物9 陰極金屬化。
權利要求
1.一種制造絕緣柵半導體器件單元的方法，包括如下步驟在半導體基板(1)的陰極側上的分層結構(2)中形成單元窗(3)，所述分層結構包括所述半導體基板(1)的頂部上的氧化物層(22)和所述氧化物層(22)的頂部上的多晶硅層(21)，所述單元窗通過如下而形成向下部分地去除所述分層結構至基板，從而剩下分層結構的至少兩個隔離條(41，42)保留在單元窗內，所述隔離條(41，42)把單元窗(3)劃分成位于隔離條和單元窗外邊緣之間的外單元窗區(qū)和位于隔離條之間的內單元窗區(qū)；通過如下在半導體基板中形成摻雜區(qū)(11，12)分別應用過程掩模到內或外單元窗區(qū)，并且經由另一個、未被覆蓋的單元窗區(qū)把摻雜物注入到基板中；特征在于，在單元窗形成步驟之中或之后，通過向下另外去除一些所述分層結構至基板，在隔離條(41，42)中形成開口(411，421)，并且在于通過經由開口(411，421)注入摻雜物到基板中，在開口(411，421)之下的半導體基板中形成摻雜區(qū)(13)。
2.一種絕緣柵半導體器件，包括分層結構(2)，其位于半導體基板(1)的基本為平面的陰極側上，所述分層結構被設置在單元窗(3)周圍并形成絕緣柵，該絕緣柵包括所述半導體基板(1)的頂部上的氧化物層(22)和所述氧化物層(22)的頂部上的多晶硅層(21)，第一傳導性類型的第一摻雜區(qū)(11)，其延伸到所述單元窗(12)的中心之下的基板中，第一傳導性類型的第二摻雜區(qū)(12)，具體為淺基區(qū)(12)，其延伸到與所述第一摻雜區(qū)(11)相鄰的單元窗的外邊緣之下的半導體基板中；至少一個第二傳導性類型的第三摻雜區(qū)(13)，具體為源區(qū)(13)，其部分延伸到相鄰于所述第一摻雜區(qū)(11)的所述第二摻雜區(qū)(12)中；以及第一主接觸(6)，其設置在頂表面上，電連接于所述第一摻雜區(qū)(11)和所述第三摻雜區(qū)(13)；特征在于，至少兩個隔離條(41，42)被設置在絕緣柵(21)和第一主接觸(6)之間的單元窗(3)內，從而把單元窗(3)劃分為外單元窗區(qū)和內單元窗區(qū)，所述外單元窗區(qū)位于隔離條和絕緣柵極(21)之間和第三摻雜區(qū)(13)之上，并且所述內單元窗區(qū)位于隔離條之間并包括主接觸(6)，所述條包括半導體基板頂部上的氧化物層和氧化物層頂部上的多晶硅層，在于上述兩個條包括開口(411，421)，并且在于第三摻雜區(qū)(13)延伸到開口之下的基板中，從而將外單元窗區(qū)之下的第三摻雜區(qū)(13)電連接到第一主接觸(6)。3.如權利要求2所述的絕緣柵半導體器件，特征在于開口(411，421)長度與條長度的比率被安排以匹配所需的發(fā)射極鎮(zhèn)流電阻。
全文摘要
一種絕緣柵半導體器件，包括具有頂表面的半導體基板(1)和從分層結構(2)在頂表面上形成的絕緣柵(21，22)，上述分層結構(2)包括至少一個電絕緣層(22)，其中分層結構(2)的至少一個條(41，42)被設置在絕緣柵(21，22)邊緣與第一主接觸之間的頂表面的區(qū)域上。一種用于絕緣柵半導體器件的制造方法，包括以下步驟在所述分層結構(2)中形成單元窗(3)，形成至少一個過程掩模(51)，其部分地覆蓋單元窗(3)，并延伸以至少部分覆蓋分層結構的所述至少一個條(41，42)，所述至少一個條(41，42)起到用于至少一個過程掩模(51)的邊緣的作用。
文檔編號H01L29/423GK1723570SQ200380105403
公開日2006年1月18日 申請日期2003年12月9日 優(yōu)先權日2002年12月10日
發(fā)明者穆納福·拉希莫, 克里斯托夫·馮·阿克斯 申請人:Abb瑞士有限公司