專利名稱：開(kāi)關(guān)電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及開(kāi)關(guān)電路裝置，特別是涉及在高輸出的開(kāi)關(guān)電路裝置中，使靜電擊穿電壓大幅地提高，可實(shí)現(xiàn)檢查工序的簡(jiǎn)略化的開(kāi)關(guān)電路裝置。
背景技術(shù)：
在第三代手機(jī)終端的天線切換用途中采用的開(kāi)關(guān)電路裝置中，為了通過(guò)26dBm程度的信號(hào)而必須三段串聯(lián)連接FET。該開(kāi)關(guān)電路裝置被稱為SPDT，共計(jì)使用六個(gè)FET，外部端子是共通輸入端子IN、輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2五個(gè)端子。(例如，參照非專利文獻(xiàn)1)圖10是顯示現(xiàn)有的多段連接的化合物半導(dǎo)體開(kāi)關(guān)電路裝置的一例的電路圖。如圖10(A)，開(kāi)關(guān)電路裝置FET由例如各自三段串聯(lián)連接的第一FET組F1和第二FET組F2構(gòu)成。另外，第一FET組F1的FET1-1的源極電極(或漏極電極)和第二FET組F2的FET2-1的源極電極(或漏極電極)連接在共通輸入端子IN上，且第一FET組F1的三個(gè)FET的柵極電極介由電阻各自連接在共通的第一控制端子Ctl-1上，第二FET組F2的三個(gè)柵極電極介由電阻各自連接在第二控制電阻Ctl-2上。另外，第一FET組F1的FET1-3的漏極電極(或源極電極)連接在第一輸出端子OUT1上，第二FET組F2的FET2-3的漏極電極(或源極電極)連接在第二輸出端子OUT2上。被施加在第一和第二控制端子Ctl-1、Ctl-2上的控制信號(hào)是互補(bǔ)信號(hào)，施加H電平信號(hào)的一側(cè)的FET組接通，將施加在共通輸入端子IN上的輸入信號(hào)傳遞到任一輸出端子上。電阻以相對(duì)于形成交流接地的控制端子Ctl-1、Ctl-2的直流電位防止介由柵極電極漏出高頻信號(hào)的目的配置。
圖10(B)是第一FET組F1的電路圖。第二FET組F2也相同。這樣，串聯(lián)多段連接的FET組F1中，F(xiàn)ET1-1的源極電極作為FET組的源極S連接在共通輸入端子IN上，各FET1-1、FET1-2、FET1-3的柵極電極共通，作為FET組F1的柵極G連接在控制端子Ctl-1上，F(xiàn)ET3的漏極電極作為FET組F1的漏極D連接在輸出端子OUT1上。
圖11顯示集成該化合物半導(dǎo)體開(kāi)關(guān)電路裝置而成的化合物半導(dǎo)體芯片的一例。
在GaAs襯底上配置進(jìn)行開(kāi)關(guān)的兩個(gè)FET組F1、FET組F2。FET組F1是例如串聯(lián)連接FET1-1、FET1-2、FET1-3的FET組。FET組F2是例如串聯(lián)連接FET2-1、FET2-2、FET2-3的FET組。在構(gòu)成各FET組的六個(gè)柵極電極上各自連接電阻R1-1、R1-2、R1-3、R2-1、R2-2、R2-3。另外，與共通輸入端子IN、輸出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2對(duì)應(yīng)的電極焊盤(pán)I、O1、O2、C1、C2被設(shè)置在襯底的周邊。虛線所示的第二層配線是在各FET的柵極電極形成時(shí)同時(shí)形成的柵極金屬層(Ti/Pt/Au)20，實(shí)線所示的第三層配線是進(jìn)行各元件連接及焊盤(pán)形成的焊盤(pán)金屬層(Ti/Pt/Au)30。在第一層襯底上歐姆接觸的歐姆金屬層(AuGe/Ni/Au)是形成各FET的源極電極、漏極電極及各電阻兩端的取出電極的金屬層，在圖11中，由于和焊盤(pán)金屬層重疊而未圖示。
FET組F1及FET組F2相對(duì)芯片的中心線對(duì)稱配置，由于結(jié)構(gòu)相同，故以下說(shuō)明FET組F1。FET1-1中，由上側(cè)延伸的梳齒狀的三條第三層焊盤(pán)金屬層130是被連接在共通輸入端子焊盤(pán)I上的源極電極109(或漏極電極)，在其下有由第一層歐姆金屬層形成的源極電極106(或漏極電極)。另外，由下側(cè)延伸的梳齒狀的三條第三層焊盤(pán)金屬層130是FET1-1的漏極電極110(或源極電極)，在其下有由第一層歐姆金屬層形成的漏極電極107(或源極電極)。該兩電極以梳齒相咬合的形狀配置，在其間由第二層?xùn)艠O金屬層120形成的柵極電極105以五條梳齒形狀配置。
在配置該源極電極109、漏極電極110、柵極電極105的下方設(shè)置溝道區(qū)域，這些形成FET1-1的動(dòng)作區(qū)域。
在FET1-2中，由上側(cè)延伸的三條源極電極106(或漏極電極)和FET1-1的漏極電極110相連接。另外，由下側(cè)延伸的三條漏極電極110(或源極電極)連接在FET1-3的源極電極109上。在該兩電極之下具有第一層歐姆金屬層。它們配置為梳齒相咬合的形狀，在其間由第二層?xùn)艠O金屬層120形成的柵極電極105以五條梳齒形狀配置。
在FET1-3中，由上側(cè)延伸的梳齒狀的三條第三層焊盤(pán)金屬層130是源極電極109(或漏極電極)，在其下具有由第一層歐姆金屬層形成的源極電極106(漏極電極)。另外，由下側(cè)延伸的梳齒狀的三條第三層焊盤(pán)金屬層130是在輸出端子焊盤(pán)O1上連接的漏極電極110(或源極電極)，在其下具有由第一層歐姆金屬層形成的漏極電極107(或源極電極)。該兩電極以梳齒相咬合的形狀配置，在其間由第二層?xùn)艠O金屬層120形成的柵極電極105以五條梳齒形狀配置。
圖12顯示安裝了上述開(kāi)關(guān)電路裝置的結(jié)構(gòu)。
圖11所示的半導(dǎo)體芯片67利用銀膏等導(dǎo)電膏70固定安裝在具有五條引線的引線架的島62f上，半導(dǎo)體芯片67的各端子用電極焊盤(pán)和引線62由接合線64連接。即，輸入端子焊盤(pán)I和引線62a連接、控制端子1焊盤(pán)C1和引線62b連接、輸出端子1焊盤(pán)O1和引線62c連接、控制端子2焊盤(pán)C2和引線62d連接、輸出端子2焊盤(pán)O2和引線62e連接。芯片67的周邊部分由與模制模型形狀一致的樹(shù)脂75覆蓋，在樹(shù)脂75外部導(dǎo)出引線62的前端部分。這樣的組件被稱為例如MCPH6，外形尺寸為2.1×2.0mm2。(例如，參照非專利文獻(xiàn)2)非專利文獻(xiàn)1宇田尚典及另外五名“L帶-10W類低失真低損失FET開(kāi)關(guān)IC”、信學(xué)技法、MW95-11(1995-05)、社團(tuán)法人、電子信息通信學(xué)會(huì)、p8、圖1(b)。
非專利文獻(xiàn)2デ一タシ一ト(P13632JJ2V0DSJ1(第二版))、L帶SPDT開(kāi)關(guān)、NEC、Corporation/2000年12月、p6發(fā)明內(nèi)容如上所述，在開(kāi)關(guān)電路裝置中，共通輸入端子IN-控制端子Ctl-1間、共通輸入端子IN-控制端子Ctl-2間及控制端子Ctl-1-輸出端子OUT1間、控制端子Ctl-2-輸出端子OUT2間各自與FET1-1的源極電極-柵極電極間、FET2-1的源極電極-柵極電極間、FET1-3的柵極電極-漏極電極間、FET2-3的柵極電極-漏極電極間對(duì)應(yīng)。如后詳述，在它們電路上將位于各FET組端部的FET柵極肖脫基結(jié)的陽(yáng)極和陰極兩方都導(dǎo)出到外部。該電極間具有對(duì)靜電擊穿電壓抵抗力弱的問(wèn)題，在現(xiàn)有例中，如圖10及圖11，未實(shí)施用于提高靜電擊穿電壓的對(duì)策。
另外，若例如將控制端子上連接的電阻增大，可多少提高靜電擊穿電壓，但由于具有進(jìn)行開(kāi)關(guān)的時(shí)間變長(zhǎng)的問(wèn)題，故這樣的方法不適用。
本發(fā)明是鑒于上述問(wèn)題而開(kāi)發(fā)的，第一，提供一種開(kāi)關(guān)電路裝置，其具有多個(gè)多段串聯(lián)連接多個(gè)FET形成的FET組，且所述FET組一端的FET的源極電極或漏極電極各自連接在共通輸入端子上，所述FET組另一端的FET的漏極電極或源極電極各自連接在輸出端子上，所述FET組的所有FET的柵極電極各自連接在控制端子上，其特征在于，在所述FET組一端的FET的源極電極或漏極電極和柵極電極間及所述FET組另一端的FET的漏極電極或源極電極和柵極電極間中的至少任意一電極間連接在兩個(gè)高濃度區(qū)域間配置絕緣區(qū)域的保護(hù)元件。
第二，提供一種開(kāi)關(guān)電路裝置，其具有多段串聯(lián)連接多個(gè)FET形成的兩個(gè)FET組，且所述兩個(gè)FET組的各自一端的FET的源極電極或漏極電極連接在共通輸入端子上，所述兩個(gè)FET組各自另一端的FET的漏極電極或源極電極分別連接在兩個(gè)輸出端子上，所述兩個(gè)FET組的所有FET的柵極電極各自連接在兩個(gè)控制端子上，在芯片上具有分別與各端子連接的多個(gè)電極焊盤(pán)，其特征在于，在所述各電極焊盤(pán)周邊設(shè)置高濃度區(qū)域，并將與所述各FET組的所述共通輸入端子連接的電極焊盤(pán)和與一個(gè)所述控制端子連接的電極焊盤(pán)及與一個(gè)所述輸出端子連接的電極焊盤(pán)和與一個(gè)所述控制端子連接的電極焊盤(pán)的至少任意一方的所述電極焊盤(pán)相互隔著絕緣區(qū)域接近配置。
還具有如下特征，設(shè)置連接在所述一個(gè)控制端子上、且與所述各FET組的至少一端的FET的柵極電極連接的電極焊盤(pán)，和連接在該一個(gè)控制端子上、且與所述各FET組的至少另一端的FET的柵極電極連接的電極焊盤(pán)；將該兩個(gè)電極焊盤(pán)和所述共通輸入端子連接的焊盤(pán)及所述一個(gè)輸出端子連接的電極焊盤(pán)各自接近配置。
另外還具有如下特征，將所述所有的FET的源極電極、柵極電極、漏極電極全部導(dǎo)出，各自和電極焊盤(pán)連接，將所述電極焊盤(pán)的一部分和形成外部端子的所述共通輸入端子、輸出端子及控制端子連接，將另外的電極焊盤(pán)和檢查用端子連接。
第三，提供一種開(kāi)關(guān)電路裝置，其具有多段串聯(lián)連接多個(gè)FET形成的兩個(gè)FET組，所述兩個(gè)FET組的各一端的FET的源極電極或漏極電極連接在共通輸入端子上，所述兩個(gè)FET組的各另一端的FET的漏極電極或源極電極分別連接在兩個(gè)輸出端子上，所述兩個(gè)FET組的所有FET的柵極電極各自連接在兩個(gè)控制端子上，其特征在于，包括半導(dǎo)體芯片，其具有各自連接在所述各端子上的多個(gè)電極焊盤(pán)和在該各電極焊盤(pán)周邊設(shè)置的高濃度區(qū)域，與各FET組的一個(gè)所述控制端子連接的電極焊盤(pán)和所述共通輸入端子連接的焊盤(pán)及與所述一個(gè)控制端子連接的電極焊盤(pán)和一個(gè)所述輸出端子連接的電極焊盤(pán)中至少任意一方的電極焊盤(pán)相互介由絕緣區(qū)域接近配置；絕緣襯底，搭載所述芯片；外部電極，設(shè)置在所述絕緣襯底背面，和所述各端子對(duì)應(yīng)設(shè)置；導(dǎo)電圖案，設(shè)置在所述襯底表面，與所述外部電極各個(gè)對(duì)應(yīng)且和所有所述電極焊盤(pán)連接；樹(shù)脂層，覆蓋所述芯片及絕緣襯底。
還具有如下特征，設(shè)置連接在所述一個(gè)控制端子上、且與所述各FET組的至少一端的FET的所述柵極電極連接的電極焊盤(pán)，和連接在該一個(gè)控制端子上、且與所述各FET組的至少另一端的FET的柵極電極連接的電極焊盤(pán)；將該兩個(gè)電極焊盤(pán)和所述共通輸入端子連接的焊盤(pán)及所述一個(gè)輸出端子連接的電極焊盤(pán)各自接近配置。
還具有如下特征，和所述一個(gè)控制端子連接的導(dǎo)電圖案在所述絕緣襯底上延伸，和所述一個(gè)控制端子連接的所述多個(gè)電極焊盤(pán)全部連接在該導(dǎo)電圖案上。
還具有如下特征，將所述所有FET的源極電極、柵極電極、漏極電極全部導(dǎo)出，并設(shè)置連接該所有電極的電極焊盤(pán)，將該電極焊盤(pán)的一部分和形成外部端子的所述共通輸入端子、輸出端子及控制端子連接，將另外的電極焊盤(pán)和檢查用端子連接。
另外，還具有如下特征，所述檢查用端子連接的所述外部電極小于所述外部端子連接的所述外部電極。


圖1是說(shuō)明本發(fā)明的半導(dǎo)體裝置的電路圖；圖2是說(shuō)明本發(fā)明的半導(dǎo)體裝置的概要圖；圖3是說(shuō)明本發(fā)明的半導(dǎo)體裝置的剖面圖；圖4是說(shuō)明本發(fā)明的半導(dǎo)體裝置的平面圖；圖5是說(shuō)明本發(fā)明的半導(dǎo)體裝置的(A)剖面圖、(B)等效電路圖、(C)剖面圖；圖6是說(shuō)明本發(fā)明的半導(dǎo)體裝置的平面圖；圖7是說(shuō)明本發(fā)明的半導(dǎo)體裝置的(A)剖面圖、(B)平面圖；
圖8是說(shuō)明本發(fā)明的半導(dǎo)體裝置的(A)電路圖、(B)平面圖；圖9是說(shuō)明本發(fā)明的半導(dǎo)體裝置的平面圖；圖10是說(shuō)明現(xiàn)有半導(dǎo)體裝置的等效電路圖；圖11是說(shuō)明現(xiàn)有半導(dǎo)體裝置的平面圖；圖12是說(shuō)明現(xiàn)有半導(dǎo)體裝置的平面圖。
具體實(shí)施例方式
圖1是顯示本發(fā)明化合物半導(dǎo)體開(kāi)關(guān)電路裝置一例的電路圖，方框包圍的區(qū)域表示芯片。如圖1(A)，開(kāi)關(guān)電路裝置由各自三段串聯(lián)連接FET的第一FET組F1和第二FET組F2構(gòu)成。第一FET組F1一端的FET的源極電極(或漏極電極)和第二FET組F2一端的FET的源極電極(或漏極電極)連接在共通輸入端子IN上。第一FET組F1的三個(gè)FET的柵極電極各自介由電阻連接在共通的第一控制端子Ctl-1上，第二FET組F2的三個(gè)柵極電極各自介由電阻連接在第二控制端子Ctl-2上。另外，第一FET組F1另一端的FET的漏極電極(或源極電極)連接在第一輸出端子OUT1上，第二FET組F2另一端FET的漏極電極(或源極電極)連接在第二輸出端子OUT2上。在第一和第二控制端子Ctl-1、Ctl-2上施加的控制信號(hào)是互補(bǔ)信號(hào)，施加H電平信號(hào)一側(cè)的FET組接通，將施加在共通輸入端子IN上的輸入信號(hào)傳達(dá)到任一輸出端子上。電阻為防止對(duì)于形成交流接地的控制端子Ctl-1、Ctl-2的直流電位介由柵極電極漏出高頻信號(hào)而配置。
在芯片的周邊各自設(shè)置在共通輸入電阻IN、第一輸出端子OUT1、第二輸出端子OUT2上分別連接的電極焊盤(pán)I、O1、O2和在第一控制端子Ctl-1上連接的電極焊盤(pán)C1-1、C1-2及在第二控制端子Ctl-2上連接的電極焊盤(pán)C2-1、C2-2。
圖1(B)是第一FET組F1的電路圖。第二FET組F2也相同。這樣，多段串聯(lián)連接的FET組F1中，F(xiàn)ET1-1的源極電極作為FET組F1的源極S連接在共通輸入端子IN上，各FET1-1、FET1-2、FET1-3的柵極電極共通并作為FET組F1的柵極G連接在控制端子Ctl-1上，F(xiàn)ET1-3的漏極電極作為FET組F1的漏極D連接在輸出端子OUT1上。
本實(shí)施例中，在芯片內(nèi)，F(xiàn)ET組F1的柵極G分為包括作為FET組F1一端的FET的FET1-1的柵極電極的組和包括作為FET組F1另一端的FET的FET1-3的柵極電極的組這兩個(gè)組，各組連接在兩個(gè)控制端子焊盤(pán)C1-1、C1-2上。具體地是，各FET1-1的柵極電極連接在控制端子焊盤(pán)C1-1上，F(xiàn)ET1-2、1-3的柵極電極連接在控制端子焊盤(pán)C1-2上，兩電極焊盤(pán)C1-1、C1-2在芯片外一起連接在控制端子Ctl-1上。
另外，F(xiàn)ET組F2的柵極G分為包括作為FET組F2一端的FET的FET2-1的柵極電極的組和包括作為FET組F2另一端的FET的FET2-3的柵極電極的組這兩個(gè)組，各組連接在兩個(gè)控制端子焊盤(pán)C2-1、C2-2上。具體地是，各FET2-1的柵極電極連接在控制端子焊盤(pán)C2-1上，F(xiàn)ET2-2、2-3的柵極電極連接在控制端子焊盤(pán)C2-2上，兩電極焊盤(pán)C2-1、C2-2在芯片外一起連接在控制端子Ctl-2上(參照?qǐng)D1(A))。
另外，通過(guò)使控制端子焊盤(pán)C1-1、C1-2和輸入端子焊盤(pán)IN接近配置，控制端子焊盤(pán)C2-1、C2-2和輸出端子焊盤(pán)OUT1及OUT2接近配置，形成在其間分別連接保護(hù)元件200的結(jié)構(gòu)。
圖1(C)是將圖1(A)中FET部分置換為內(nèi)部等效電路的圖。在開(kāi)關(guān)電路裝置中，考慮靜電擊穿電壓時(shí)，柵極肖脫基結(jié)是反向偏置狀態(tài)。也就是說(shuō)，此時(shí)的等效電路形成在柵極電極-源極電極間及柵極電極-漏極電極間連接肖脫基勢(shì)壘二極管115的電路。
在此，共通輸入端子IN-控制端子Ctl-1間、共通輸入端子IN-控制端子Ctl-2間及控制端子Ctl-1-輸出端子OUT1間、控制端子Ctl-2-輸出端子OUT2間各自與FET1-1的源極電極-柵極電極間、FET2-1的源極電極-柵極電極間、FET1-3的柵極電極-漏極電極間、FET2-3柵極電極-漏極電極間對(duì)應(yīng)。
即，在這樣的多段連接的開(kāi)關(guān)電路裝置中，在FET組F1、F2的一端及另一端的各FET的柵極肖脫基結(jié)(一端及另一端的肖脫基勢(shì)壘二極管115)中，其陽(yáng)極和陰極作為共通輸入端子IN、控制端子Ctl-1、Ctl-2、輸出端子OUT1、OUT2兩者均導(dǎo)出到外部。
這樣，當(dāng)柵極肖脫基結(jié)的陽(yáng)極和陰極兩者均導(dǎo)出到外部時(shí)，由陽(yáng)極及陰極直接接受靜電能，具有對(duì)靜電擊穿抵抗力極弱的問(wèn)題。若象位于其間的柵極肖脫基結(jié)那樣，與其他的FET等元件連接后導(dǎo)出外部，則靜電能的一部分首先由該元件的結(jié)等作為熱能消耗，只接受剩余的靜電能，故接受的靜電能減少，不容易形成靜電擊穿。
對(duì)靜電擊穿的保護(hù)只要減輕施加在弱的結(jié)即柵極電極肖脫基結(jié)的靜電能即可。因此，在本實(shí)施例中，由于柵極肖脫基結(jié)的陽(yáng)極和陰極兩者均導(dǎo)出到外部，故在容易靜電擊穿的FET1-1的源極電極-柵極電極間、FET2-1的源極電極-柵極電極間、FET1-3的柵極電極-漏極電極間、FET2-3的柵極電極-漏極電極間連接所述保護(hù)元件200，對(duì)該兩電極間施加的靜電能設(shè)置構(gòu)成用于將其一部分放電的偏置電路的經(jīng)路，從而保護(hù)弱的結(jié)不被靜電擊穿。
在此利用圖2說(shuō)明保護(hù)元件200。
圖2是顯示保護(hù)元件的概要圖。
如圖所示，本說(shuō)明書(shū)中的保護(hù)元件200是在接近的第一高濃度雜質(zhì)區(qū)域201和第二高濃度雜質(zhì)區(qū)域202的兩端子間配置絕緣區(qū)域203的元件。第一及第二高濃度雜質(zhì)區(qū)域201、202通過(guò)對(duì)襯底101進(jìn)行離子注入及擴(kuò)散而設(shè)置。在本說(shuō)明書(shū)中，以下將這些高濃度雜質(zhì)區(qū)域作為第一N+型區(qū)域201、第二N+型區(qū)域202來(lái)說(shuō)明，但是它們不限于相同導(dǎo)電型的雜質(zhì)，也可以是不同導(dǎo)電型的雜質(zhì)。第一及第二N+型區(qū)域201、202以使靜電能通過(guò)的距離例如4um程度間隔設(shè)置，其雜質(zhì)濃度均為1×1017cm-3以上。另外，在第一及第二N+型區(qū)域201、202之間接觸配置絕緣區(qū)域203。在此，所謂絕緣區(qū)域203不是對(duì)電完全絕緣，而是半絕緣性襯底的一部分或在襯底201上離子注入雜質(zhì)形成絕緣化的絕緣區(qū)域。另外，絕緣區(qū)域203的雜質(zhì)濃度最好為1×1014cm-3以下，電阻率最好為1×103Ωcm以上。
與絕緣區(qū)域203的兩端接觸配置高濃度雜質(zhì)區(qū)域201、202，當(dāng)將兩個(gè)高濃度雜質(zhì)區(qū)域201、202的間隔距離設(shè)為4um程度時(shí)，可將由外部向兩個(gè)高濃度雜質(zhì)區(qū)域201、202各自連接的被保護(hù)元件(開(kāi)關(guān)電路裝置)的兩電極間施加的靜電能的一部分介由絕緣區(qū)域203放電。
該兩個(gè)N+型區(qū)域的間隔距離4um是為使靜電能通過(guò)的適當(dāng)?shù)木嚯x，當(dāng)間隔10um以上時(shí)，就不能確保保護(hù)元件間的放電。N+型區(qū)域的雜質(zhì)濃度也相同。
在通常的FET動(dòng)作中，由于不會(huì)施加靜電這樣高的電壓，故信號(hào)不會(huì)通過(guò)4um的絕緣區(qū)域。即使微波這樣的高頻也同樣，信號(hào)不會(huì)通過(guò)4um的絕緣區(qū)域。因此，在通常的動(dòng)作中，保護(hù)元件不會(huì)對(duì)特性帶來(lái)任何影響，故和未存在時(shí)相同。但是，靜電是瞬間施加高壓的現(xiàn)象，此時(shí)，靜電能通過(guò)4um的絕緣區(qū)域，在高濃度雜質(zhì)區(qū)域間放電。另外，當(dāng)絕緣區(qū)域的厚度為10um以上時(shí)，對(duì)靜電而言電阻很大，不容易放電。
將這些第一N+型區(qū)域201及第二N+區(qū)域202連接在開(kāi)關(guān)電路裝置的，柵極肖脫基結(jié)的陽(yáng)極和陰極兩者均導(dǎo)出外部的FET源極電極-柵極電極間、柵極電極-連接電極間。第一及第二N+型區(qū)域201、202也可以直接作為保護(hù)元件200的端子，還可以設(shè)置金屬電極204。
圖3顯示設(shè)置金屬電極204的情況。和金屬電極204的連接考慮如圖所示的結(jié)構(gòu)。
圖3(A)中，金屬電極204和第一N+型區(qū)域201及/或第二N+型區(qū)域202表面形成肖脫基結(jié)。考慮掩模對(duì)位精度及兩N+型區(qū)域201、202的電阻量，自絕緣區(qū)域203端部間隔0.1um到5um，設(shè)在第一、第二N+型區(qū)域201、202表面上。當(dāng)間隔5um以上時(shí)，電阻量增大，靜電不容易通過(guò)。金屬電極204也可以僅設(shè)置在第一、第二N+型區(qū)域201、202上，其一部分也可以延伸在半絕緣襯底101上，和襯底表面形成肖脫基結(jié)。
另外，如圖3(B)(C)，也可以介由保護(hù)用氮化膜等絕緣膜205在第一、第二N+型區(qū)域201、202上設(shè)置金屬電極204。此時(shí)，金屬電極204延伸在半絕緣襯底101上，并介由襯底101和第一、第二N+型區(qū)域201、202連接。另外，如圖3(D)，也可以不在兩N+型區(qū)域201、202上設(shè)置金屬層，構(gòu)成其外側(cè)的半絕緣襯底101和金屬電極204形成肖脫基結(jié)的結(jié)構(gòu)。
在圖3(B)、(C)、(D)的情況下，金屬電極204完全不和第一及/或第二N+型區(qū)域201、202直接連接。這樣，金屬電極204也可以構(gòu)成在距第一及/或第二N+型區(qū)域201、202端部0um至5um左右的外側(cè)和襯底形成肖脫基結(jié)的結(jié)構(gòu)。即，如圖3(B)、(C)、(D)所示，第一、第二N+型區(qū)域201、202和金屬電極204沒(méi)有必要連接，只要在5um以內(nèi)就可介由半絕緣襯底確保N+型區(qū)域和金屬電極204充分連接。
另外，省略圖示，金屬電極204也可以和第一及第二N+型區(qū)域201、202形成歐姆結(jié)。
FET可以是MESFET、結(jié)合型FET、HEMT的任意一種。
圖4顯示由圖1方框包圍表示的芯片的平面圖。在GaAs襯底上配置進(jìn)行開(kāi)關(guān)的兩個(gè)FET組F1、FET組F2。FET組F1是串聯(lián)連接例如FET1-1、FET1-2、FET1-3三個(gè)FET的FET組。FET組F2是串聯(lián)連接FET2-1、FET2-2、FET2-3的FET組。在構(gòu)成各FET組的六個(gè)柵極電極上各自連接電阻R1-1、R1-2、R1-3、R2-1、R2-2、R2-3。另外，在共通輸入端子IN、輸出端子OUT1、OUT2上連接的電極焊盤(pán)I、O1、O2和在控制端子Ctl-1及Ctl-2上各自連接的兩個(gè)電極焊盤(pán)C1-1、C1-2及C2-1、C2-2被設(shè)置在襯底的周邊。另外，虛線所示的第二層配線是在形成各FET柵極電極時(shí)同時(shí)形成的柵極金屬層(Ti/Pt/Au)20，實(shí)線所示的第三層配線是進(jìn)行各元件連接及焊盤(pán)形成的焊盤(pán)金屬層(Ti/Pt/Au)30。第一層與襯底歐姆接觸的歐姆金屬層(AuGe/Ni/Au)是形成各FET的源極電極、漏極電極及各電阻兩端的取出電極的金屬層，在圖4中，由于和焊盤(pán)金屬層重疊而未圖示。
FET組F1及FET組F2相對(duì)于芯片中心線對(duì)稱配置，由于結(jié)構(gòu)相同，以下說(shuō)明FET組F1。FET1-1中，由上側(cè)延伸的梳齒狀的四條第三層焊盤(pán)金屬層130是被連接在共通輸入端子焊盤(pán)I上的源極電極109(或漏極電極)，在其下有由第一層歐姆金屬層形成的源極電極106(或漏極電極)。另外，自下側(cè)延伸的梳齒狀的四條第三層焊盤(pán)金屬層130是FET1-1的漏極電極110(或源極電極)，在其下有由第一層歐姆金屬層形成的漏極電極107(或源極電極)。該兩電極以梳齒相咬合的形狀配置，在其間由第二層?xùn)艠O金屬層120形成的柵極電極105以七條梳齒的形狀配置。
在配置該源極電極109、漏極電極110、柵極電極105的下方設(shè)置溝道區(qū)域，它們形成FET1-1的動(dòng)作區(qū)域。
在FET1-2中，由上側(cè)延伸的三條源極電極109(或漏極電極)和FET1-1的漏極電極110相連接。在此，該電極未過(guò)高頻信號(hào)的通過(guò)點(diǎn)，一般沒(méi)有導(dǎo)出到外部的必要，故未設(shè)置焊盤(pán)。另外，由下側(cè)延伸的三條漏極電極110(或源極電極)連接在FET1-3的源極電極109上。該電極也同樣未過(guò)高頻信號(hào)的通過(guò)點(diǎn)，一般沒(méi)有導(dǎo)出外部的必要，故未設(shè)置焊盤(pán)。在該兩電極之下具有第一層歐姆金屬層。它們以梳齒相咬合的形狀配置，在其間由第二層?xùn)艠O金屬層120形成的柵極電極105以五條梳齒的形狀配置。多段串聯(lián)連接FET的開(kāi)關(guān)電路裝置與FET1段的開(kāi)關(guān)電路裝置相比，由于FET組在斷開(kāi)時(shí)能承受更大的電壓振幅，形成高輸出開(kāi)關(guān)電路裝置。此時(shí)，在串聯(lián)連接FET時(shí)形成接點(diǎn)的FET的源極電極或漏極電極一般沒(méi)有必要導(dǎo)出到外部，故沒(méi)有必要設(shè)置焊盤(pán)。
在FET1-3中，由上側(cè)延伸的梳齒狀的三條第三層焊盤(pán)金屬層130是源極電極109(或漏極電極)，在其下具有由第一層歐姆金屬層形成的源極電極106(，漏極電極)。另外，由下側(cè)延伸的梳齒狀的三條第三層焊盤(pán)金屬層130是連接在輸出端子焊盤(pán)O1上的漏極電極110(或源極電極)，在其下具有由第一層歐姆金屬層形成的漏極電極107(或源極電極)。該兩電極以梳齒相咬合的形狀配置，在其間由第二層?xùn)艠O金屬層120形成的柵極電極105以四條梳齒的形狀配置。
如圖11所示，在現(xiàn)有的多段開(kāi)關(guān)電路裝置中，連接在控制端子Ctl-1、Ctl-2的芯片上的電極焊盤(pán)各為一個(gè)，自該電極焊盤(pán)C1、C2向構(gòu)成各個(gè)FET組的各FET的柵極電極上延伸設(shè)置有包括電阻的連接裝置。
在本實(shí)施例中，由于與控制端子Ctl-1連接的控制端子焊盤(pán)設(shè)置C1-1和C1-2兩個(gè)，因此FET組F1的柵極G分為包括位于FET組F1一端的FET1-1的柵極電極的組和包括位于FET組F1另一端的FET1-3的柵極電極的組這兩個(gè)組。在兩個(gè)控制端子焊盤(pán)Cl-1、C1-2上連接這些柵極電極，在芯片外部，將兩控制端子焊盤(pán)連接在控制端子Ctl-1上。具體地是，自各FET1-1的柵極電極向控制端子焊盤(pán)C1-1連接包括電阻R1-1的連接裝置，自FET1-2、1-3的柵極電極17至控制端子焊盤(pán)C1-2連接分別包括電阻R1-2、R1-3的連接裝置。
FET組F2側(cè)也相同，自控制端子焊盤(pán)C2-1延伸設(shè)置電阻R2-1，連接在FET2-1的柵極電極17上，另外，自控制端子焊盤(pán)C2-2延伸設(shè)置電阻R2-2及R2-3，連接在FET2-2及FET2-3的柵極電極17上。這樣設(shè)置在一個(gè)控制端子上連接的多個(gè)電極焊盤(pán)的理由后述。
電阻R是在襯底上設(shè)置的N+型雜質(zhì)擴(kuò)散區(qū)域。另外，各R1-1、R1-2、R1-3、R2-1、R2-2、R2-3各自具有10K2的電阻值。
圖5中顯示圖4的開(kāi)關(guān)電路裝置的局部剖面圖及其電路概要圖。圖5(A)是圖4的A-A線剖面圖，顯示一組FET。另外，圖5(B)顯示圖5(A)的電路概要圖，圖5(C)顯示由圖4的B-B線所示的電極焊盤(pán)附近的剖面圖。構(gòu)成開(kāi)關(guān)電路裝置的六個(gè)FET及電極焊盤(pán)全部是相同的結(jié)構(gòu)。
如圖5(A)，在襯底101上設(shè)置n型動(dòng)作層102和其兩側(cè)形成源極區(qū)域103及漏極區(qū)域104的n+型雜質(zhì)區(qū)域，在動(dòng)作層102設(shè)置柵極電極105，在雜質(zhì)區(qū)域設(shè)置由第一層歐姆金屬層形成的漏極電極107及源極電極106。另外，在其上設(shè)置如上所述由第三層焊盤(pán)金屬層130形成的漏極電極110及源極電極109，進(jìn)行各元件的配線等。梳齒狀配置這些漏極電極110、源極電極109、柵極電極105的區(qū)域在本說(shuō)明書(shū)中稱為動(dòng)作區(qū)域118。
圖5(B)是MESFET的考慮靜電擊穿現(xiàn)象時(shí)的等效電路圖。圖1(C)顯示了電路裝置整體的等效電路圖，但由FET的剖面結(jié)構(gòu)考慮時(shí)，形成如圖所示?？傊?，在柵極電極-源極電極間或柵極電極-漏極電極間，將柵極電極側(cè)為負(fù)，即將動(dòng)作區(qū)域118和在動(dòng)作區(qū)域118表面設(shè)置的柵極電極105的界面上形成的電容值小的柵極肖脫基結(jié)設(shè)為反向偏置，施加浪涌電壓的情況下對(duì)靜電擊穿的抵抗力最弱(參照?qǐng)D1(C))。
在柵極電極-漏極電極之間或柵極電極-源極電極之間施加的靜電能到達(dá)柵極肖脫基結(jié)時(shí)，在到達(dá)的靜電能超過(guò)柵極電極和源極電極間或柵極電極和漏極電極間的靜電擊穿電壓時(shí)，柵極肖脫基結(jié)就會(huì)被擊穿。
如圖1(C)，本實(shí)施例的開(kāi)關(guān)電路裝置是連接多個(gè)肖脫基勢(shì)壘二極管構(gòu)成的電路結(jié)構(gòu)，其中，由于陽(yáng)極和陰極均導(dǎo)出外部的一端及另一端的肖脫基勢(shì)壘二極管直接接受由外部施加的靜電能，故容易靜電擊穿。
因此，在本實(shí)施例中，在開(kāi)關(guān)電路裝置的FET中，在由于柵極肖脫基結(jié)的陽(yáng)極和陰極兩者均導(dǎo)出到外部而容易靜電擊穿的FET、即作為FET組的端部的FET的FET1-1和FET1-3或FET2-1和FET2-3的、源極電極-柵極電極間或柵極電極-漏極電極間連接保護(hù)元件200。該兩電極間也就是共通輸入端子IN-控制端子Ctl-1間、共通輸入端子IN-控制端子Ctl-2間及控制端子Ctl-1-輸出端子OUT1間、控制端子Ctl-2-輸出端子OUT2間。由此，可設(shè)置用于使兩電極間施加的靜電能的一部分放電的偏置經(jīng)路?？傊?，可減輕施加在弱的結(jié)即FET的柵極肖脫基結(jié)的靜電能(參照?qǐng)D4)。
在此，如圖5(C)，在電極焊盤(pán)130的周邊作為絕緣對(duì)策配置焊盤(pán)周邊N+區(qū)域150，使自各電極焊盤(pán)130不漏出高頻信號(hào)。各焊盤(pán)電極130的最下部的柵極金屬層120和GaAs半絕緣性襯底形成肖脫基結(jié)，周邊N+區(qū)域150和各電極焊盤(pán)形成肖脫基結(jié)。
由此，周邊N+區(qū)域150的一部分相互之間夾持半絕緣性襯底101，形成保護(hù)元件200。另外，由周邊N+區(qū)域150的端部間隔0um至5um，金屬電極204和襯底表面形成肖脫基結(jié)。此時(shí)，金屬電極204是由柵極金屬層120構(gòu)成的共通輸入端子焊盤(pán)I、輸出端子焊盤(pán)O1、O1、控制端子焊盤(pán)C1-1、C2-1、C1-2、C2-2的一部分。這形成例如第一、第二n+型區(qū)域202介由半絕緣性襯底101(絕緣區(qū)域203)和金屬電極204連接的結(jié)構(gòu)。
這樣，在電極焊盤(pán)的周邊配置周邊N+型區(qū)域150，和共通輸入端子IN、輸出端子OUT1、OUT2連接的電極焊盤(pán)I、O1、O2接近，配置與控制端子Ctl-1、Ctl-2連接的電極焊盤(pán)，可各自連接保護(hù)元件200。因此，各自設(shè)置兩個(gè)與控制端子Ctl-1、控制端子Ctl-2連接的控制端子焊盤(pán)，將控制端子焊盤(pán)C1-1、C2-1和共通輸入端子焊盤(pán)I接近配置，將控制端子焊盤(pán)C1-2、C2-2和輸出端子焊盤(pán)O1、O2接近配置。
另外，周邊N+型區(qū)域150被設(shè)置在電極焊盤(pán)下的前面，使周邊部由電極焊盤(pán)露出也可以，也可以僅在周邊部設(shè)置。另外，由電極焊盤(pán)間隔5um左右在周邊設(shè)置也可以。
在此，F(xiàn)ET組F1側(cè)和FET組F2側(cè)是對(duì)稱的，由于全部相同，故以FET組F1側(cè)為例說(shuō)明。如前所述，為了保護(hù)開(kāi)關(guān)電路裝置不被靜電擊穿，只要在靜電能到達(dá)與共通輸入端子IN-控制端子Ctl-1間對(duì)應(yīng)的FET1-1的源極電極-柵極電極間或與控制端子Ctl-1-輸出端子OUT1間對(duì)應(yīng)的FET1-3的柵極電極-漏極電極間之前，使靜電能衰減即可，如果使其在到達(dá)過(guò)程中衰減則更有效。
作為使靜電能衰減的一個(gè)方法可考慮增大電阻R1的電阻值的方法，但當(dāng)R1過(guò)大時(shí)，開(kāi)關(guān)電路裝置的開(kāi)關(guān)時(shí)間變得過(guò)大。因此，在本實(shí)施例中，使用保護(hù)元件200使靜電能衰減。
在此，通過(guò)將控制端子焊盤(pán)C1-1接近共通輸入端子焊盤(pán)I配置，焊盤(pán)周邊N+型區(qū)域150的間隔距離變?yōu)?um，在夾持半絕緣性襯底101的狀態(tài)下形成保護(hù)元件200。即，在共通輸入端子IN-控制端子Ctl-1間，也就是FET1-1的源極電極-柵極電極間(或漏極-柵極電極間)連接保護(hù)元件200。
另外，靜電由共通輸入端子焊盤(pán)I-控制端子焊盤(pán)C1-1間施加，即使在朝向FET1-1的動(dòng)作區(qū)域上的源極電極-柵極電極間的經(jīng)路途中，在初期階段也連接了保護(hù)元件200。也就是說(shuō)，可將由外部施加到開(kāi)關(guān)電路裝置上的靜電能在其傳達(dá)到動(dòng)作區(qū)域118上的源極電極-柵極電極間的經(jīng)路中，在芯片內(nèi)在最初期階段衰減。
同樣，通過(guò)接近輸出端子焊盤(pán)O1配置控制端子焊盤(pán)C1-2，接近的焊盤(pán)周邊N+型區(qū)域150的間隔距離形成4um，在夾持半絕緣性襯底101的狀態(tài)下形成保護(hù)元件200。即，在輸出端子OUT1-控制端子Ctl-1間，也就是FET1-3的漏極電極-柵極電極間(或源極-柵極電極間)連接保護(hù)元件200。
另外，靜電由輸出端子焊盤(pán)O1-控制端子焊盤(pán)C1-2間施加，即使在朝向FET1-3動(dòng)作區(qū)域118上的漏極電極-柵極電極間的經(jīng)路途中，也在初期階段連接保護(hù)元件200。也就是說(shuō)，可將由外部施加到開(kāi)關(guān)電路裝置上的靜電能在其傳達(dá)到動(dòng)作區(qū)域118上的源極電極-柵極電極間的經(jīng)路中，在芯片內(nèi)在最初期階段衰減。
總之，可將在輸出端子OUT1-控制端子Ctl-1間及共通輸入端子IN-控制端子Ctl-1間施加的靜電能在芯片內(nèi)的初期階段各自同程度最高效地衰減，可防止對(duì)應(yīng)的FET1-3的漏極電極-柵極電極間、FET1-1的源極電極-柵極電極間的柵極肖脫基結(jié)被靜電擊穿。
圖6顯示安裝了構(gòu)成圖1的開(kāi)關(guān)電路裝置的半導(dǎo)體芯片7的一例。在本實(shí)施例中，將所述的開(kāi)關(guān)電路裝置安裝在芯片尺寸封裝中。圖6(A)是將芯片裝入封裝15中的平面圖，圖6(B)是顯示導(dǎo)電圖案的平面圖。
如圖6(A)，襯底1是由陶瓷或玻璃環(huán)氧樹(shù)脂等構(gòu)成的絕緣襯底，使它們一片或數(shù)片重疊，具有合計(jì)板厚為180～250um即可維持制造工序中的機(jī)械強(qiáng)度的板厚。
如圖所示，在襯底1上設(shè)置采用金鍍敷層構(gòu)成的引線2。引線2a、2b、2c、2d、2e一一對(duì)應(yīng)設(shè)置在開(kāi)關(guān)電路裝置的共通輸入端子IN、控制端子Ctl-1、輸出端子OUT1、OUT2、控制端子Ctl-2上。
在所述襯底1上固定安裝芯片7，利用接合線4連接。引線2a、2c、2d各自和輸入端子焊盤(pán)I、輸出端子焊盤(pán)O1、O2連接，并和共通輸入端子IN、輸出端子OUT1、OUT2連接。引線2b及2e的一端配置在控制端子焊盤(pán)C1-1、C1-2的附近，另一端延伸至控制端子焊盤(pán)C1-2、C2-2的附近。
如圖1(A)，封裝整體的電路圖中，在FET組F1的柵極G上連接控制端子Ctl-1，在FET組F2的柵極G上連接控制端子Ctl-2。
如圖6(B)，和控制端子Ctl-1、Ctl-2對(duì)應(yīng)的引線2b、2e在襯底1上如圖所示地延伸設(shè)置。各引線2介由通孔設(shè)置在襯底背面，和作為各端子的外部電極連接。引線2b、2e也可以配置在芯片7下，也可以在芯片外延伸，但為了控制端子焊盤(pán)的連接，使其一部分在控制端子焊盤(pán)附近露出。控制端子焊盤(pán)C1-1、C1-2均連接在引線2b上，連接在控制端子Ctl-1上，控制端子焊盤(pán)C2-1、C2-2均連接在引線2e上，并連接在控制端子Ctl-2上。
圖7(A)是圖6的封裝側(cè)面圖，圖7(B)顯示封裝背面圖。
如圖7(A)，在襯底1上設(shè)置與各引線2對(duì)應(yīng)的通孔5。通孔5貫通襯底1，內(nèi)部利用鎢等導(dǎo)電材料埋設(shè)。而后，在背面對(duì)應(yīng)各通孔5具有形成各端子的外部電極6。
封裝的周圍4側(cè)面由樹(shù)脂層15和絕緣襯底1的切剖面形成，封裝的上面由平坦的樹(shù)脂層15的表面形成，封裝的下面由絕緣襯底1的背面?zhèn)刃纬伞Ｔ摲庋b外形為例如1.2×1.0mm2。
另外，如圖7(B)，五個(gè)外部電極6例如沿封裝的一邊，與控制端子Ctl-2、共通輸入端子IN、控制端子Ctl-1對(duì)應(yīng)配置，沿相對(duì)的一邊，對(duì)應(yīng)輸出端子OUT1、OUT2配置。
在本發(fā)明中，以保護(hù)元件200的連接為目的，分別設(shè)置兩個(gè)與控制端子Ctl-1、Ctl-2連接的控制端子焊盤(pán)，共通輸入端子焊盤(pán)I及各輸出端子焊盤(pán)O1、O2和四個(gè)控制端子焊盤(pán)接近配置。這多個(gè)控制端子焊盤(pán)必須分別連接在控制端子Ctl-1及控制端子Ctl-2上，但由于與共通輸入端子焊盤(pán)及各輸出端子焊盤(pán)O1、O2接近，故在芯片上分散配置。因此，如本實(shí)施例所述，將開(kāi)關(guān)電路裝置的芯片安裝在芯片尺寸封裝中，將引線2b及引線2e延伸連接，從而，即使控制端子Ctl-1、Ctl-2上連接的控制端子焊盤(pán)在芯片內(nèi)分散，也可以實(shí)現(xiàn)封裝尺寸的小型化。
如上所述，在電路裝置的共通輸入端子IN-控制端子Ctl-1間、共通輸入端子IN-控制端子Ctl-2間、輸出端子OUT1-控制端子Ctl-1間及輸出端子OUT2-控制端子Ctl-2間連接保護(hù)元件200可將以220pF、0Ω測(cè)定時(shí)目前100V程度的這些端子間的靜電擊穿電壓提高至700V。
其次，利用圖8及圖9說(shuō)明本發(fā)明的第二實(shí)施例。本實(shí)施例是在第一實(shí)施例的開(kāi)關(guān)電路裝置中設(shè)置檢查用端子。
圖8是顯示本發(fā)明開(kāi)關(guān)電路裝置的圖。圖8(A)是開(kāi)關(guān)電路裝置的圖。圖8(B)是集成了圖8(A)的方框包圍的部分的半導(dǎo)體芯片的一例。
在第二實(shí)施例的開(kāi)關(guān)電路裝置中，如圖8(A)，將全部構(gòu)成圖1所示的開(kāi)關(guān)電路裝置的各FET組的FET的源極電極、柵極電極、漏極電極全部導(dǎo)出到外部，實(shí)線內(nèi)是芯片的電路圖。
在此，在用戶側(cè)作為開(kāi)關(guān)電路裝置使用的這些共通輸入端子IN、控制端子Ctl-1、Ctl-2及輸出端子OUT1、OUT2稱為開(kāi)關(guān)電路裝置的外部端子。在本實(shí)施例中，將全部FET的電極導(dǎo)出到外部，除外部端子外還設(shè)置四個(gè)檢查用端子CK1-1、CK1-2、CK2-1、CK2-2。
以下說(shuō)明第一FET組F1側(cè)。FET1-1的漏極電極(或源極電極)和FET1-2的源極電極(或漏極電極)連接，這些電極連接在共通的檢查用端子CK1-1上導(dǎo)出到外部。另外，F(xiàn)ET1-2的漏極電極(或源極電極)和FET1-3的源極電極(或漏極電極)連接，這些電極連接在共通檢查用端子CK1-2上導(dǎo)出到外部。FET1-1的源極電極(或漏極電極)連接在共通輸入端子IN上導(dǎo)出到外部，F(xiàn)ET1-3的漏極電極(或源極電極)連接在輸出端子OUT1上導(dǎo)出到外部，三個(gè)FET的柵極電極共通并連接在控制端子Ctl-1上導(dǎo)出到外部。即，和構(gòu)成第一FET組F1的全部FET的所有源極電極、柵極電極、漏極電極連接的外部端子及檢查用端子CK被導(dǎo)出到半導(dǎo)體芯片的外部。第二FET組F2和第一FET組F1相同，省略說(shuō)明。
半導(dǎo)體芯片是三段串聯(lián)連接FET的多段開(kāi)關(guān)電路裝置，在本實(shí)施例中，由于將全部電極導(dǎo)出到外部，故自FET1-2及FET2-2的源極電極及漏極電極引出配線，并連接在電極焊盤(pán)CHK1-1、CHK1-2、CHK2-1、CHK2-2上。這些電極焊盤(pán)連接在檢查用端子CK1-1、CK1-2、CK2-1、CK2-2上。
另外，由于將保護(hù)元件200和共通輸入端子焊盤(pán)I及輸出端子OUT1、2各自接近配置，故和第一實(shí)施例相同，控制端子Ctl-1、Ctl-2各設(shè)置兩個(gè)控制端子焊盤(pán)C1-1、C1-2及C2-1、C2-2。在全部這些焊盤(pán)周邊設(shè)置N+型高濃度區(qū)域，形成在夾持絕緣區(qū)域(襯底)的狀態(tài)下連接保護(hù)元件200的結(jié)構(gòu)。其他的構(gòu)成要素，由于和第一實(shí)施例相同，故省略詳細(xì)說(shuō)明。
這樣，在本實(shí)施例中，通過(guò)將全部FET的電極導(dǎo)出到外部，可對(duì)各個(gè)FET進(jìn)行完全的直流檢查。因此，可節(jié)省高頻特性檢查，保證開(kāi)關(guān)電路裝置的高頻特性。
另外，在該開(kāi)關(guān)電路裝置中，在共通輸入端子IN-控制端子Ctl-1間及輸出端子OUT1-控制端子Ctl-1間連接保護(hù)元件200，在共通輸入端子IN-控制端子Ctl-2間及輸出端子OUT2-控制端子Ctl-2連接保護(hù)元件200。
即，將共通輸入端子焊盤(pán)I和控制端子焊盤(pán)C1-1、C2-1進(jìn)一步與輸出端子焊盤(pán)O1和控制端子焊盤(pán)C1-2、輸出端子焊盤(pán)O2和控制端子焊盤(pán)C2-2接近配置，來(lái)連接保護(hù)元件200。這使得在靜電由共通輸入端子焊盤(pán)-各控制端子焊盤(pán)間、各輸出端子焊盤(pán)-各控制端子焊盤(pán)間施加，并且柵極肖脫基結(jié)的陽(yáng)極、陰極兩者均作為外部端子導(dǎo)出到外部的FET中，即使在朝向?qū)?yīng)的動(dòng)作區(qū)域上的源極電極-柵極電極間、漏極電極-柵極電極間的經(jīng)路途中也在初期階段連接保護(hù)元件。也就是說(shuō)，使由外部施加到開(kāi)關(guān)電路裝置上的靜電能在其傳達(dá)到FET的動(dòng)作區(qū)域上的柵極肖脫基結(jié)兩端的經(jīng)路中，在芯片內(nèi)在最初期階段衰減。
如圖9，開(kāi)關(guān)電路裝置安裝在芯片尺寸封裝中。圖9(A)是在絕緣襯底上安裝了芯片的平面圖，圖9(B)是在襯底1上設(shè)置的引線的圖案，圖9(C)是顯示襯底背面的外部電極的平面圖。
在絕緣襯底1上設(shè)置采用金鍍敷層構(gòu)成的引線2、引線3，在中央部固定安裝半導(dǎo)體芯片7，并利用接合線4連接。引線2a、2b、2c、2d、2e與作為外部端子的共通輸入端子IN、控制端子Ctl-1、輸出端子OUT1、控制端子Ctl-2、輸出端子OUT2對(duì)應(yīng)設(shè)置。另外，引線3a、3b、3c、3d各自對(duì)應(yīng)檢查用端子CK1-1、CK1-2、CK2-1、CK2-2，配置在襯底1的周邊部。
半導(dǎo)體芯片7的各FET的全部電極與和所述外部端子及檢查用端子CK對(duì)應(yīng)的外部電極6各自介由金屬線4、引線2、引線3、通孔5電連接。
外部端子連接的外部電極6由用戶側(cè)使用，為使粘付焊錫的連接電阻足夠小并確保規(guī)定的連接強(qiáng)度，最低需要0.2×0.15mm2的面積。另一方面，由于用戶不使用檢查用端子CK連接的外部電極6，故該外部電極6可較小。具體地說(shuō)，如果僅用于出廠前的直流檢查，則只要能豎設(shè)直流檢查用探針18就可以，最低有0.05×0.05mm2的面積即可。
如圖9(C)，直流檢查在封裝上安裝后對(duì)各個(gè)FET進(jìn)行。即，使探針18接觸外部端子10及檢查用端子連接的全部外部電極6，利用適當(dāng)?shù)臏y(cè)定程序選擇施加偏壓的外部電極6、進(jìn)行計(jì)測(cè)的外部電極6，對(duì)各FET進(jìn)行直流檢查。如前所述，由于可在現(xiàn)有例中不能探測(cè)的FET1-1的漏極電極和FET1-2的源極電極、FET1-2的漏極電極和FET1-3的源極電極、FET2-1的漏極電極和FET2-2的源極電極、FET2-2的漏極電極和FET2-3的源極電極上設(shè)立探針18，故可以進(jìn)行全部六個(gè)FET的直流檢查。
通過(guò)利用該直流檢查測(cè)定全部FET的接通電阻，可向用戶保證開(kāi)關(guān)電路裝置的插入損耗。另外，通過(guò)測(cè)定FET的泄漏電流(Igss)可保證開(kāi)關(guān)電路裝置的絕緣。通過(guò)測(cè)定FET的IDSS和夾斷電壓，可向用戶保證開(kāi)關(guān)電路裝置的輸出功率。
另外，可使在輸出端子OUT1-控制端子Ctl-1間及共通輸入端子IN-控制端子Ctl-1間及輸出端子OUT2-控制端子Ctl-2間、共通輸入端子IN-控制端子Ctl-2間施加的靜電能同程度且最高效地衰減。
根據(jù)本發(fā)明可得到如下效果，在多段連接FET構(gòu)成的開(kāi)關(guān)電路裝置的FET中，由于柵極肖脫基結(jié)的陽(yáng)極和陰極兩者都導(dǎo)出到外部，故可將容易靜電擊穿的FET的、柵極-源極電極間及柵極-漏極電極間的靜電擊穿電壓利用保護(hù)元件大幅地衰減。另外，通過(guò)接近共通輸入端子及兩個(gè)輸出端子連接的電極焊盤(pán)分別配置控制端子焊盤(pán)，可將輸出端子OUT1-控制端子Ctl-1間及共通輸入端子IN-控制端子Ctl-1間及輸出端子OUT2-控制端子Ctl-2間、共通輸入端子IN-控制端子Ctl-2間施加的靜電能各自同程度且最有效地衰減。
另外，通過(guò)將該開(kāi)關(guān)電路裝置裝入芯片尺寸封裝，即使以保護(hù)元件的連接為目的，分散配置多個(gè)與一個(gè)控制端子連接的控制端子焊盤(pán)也可以將封裝尺寸小型化在1.2×1.0mm2內(nèi)。
另外，通過(guò)設(shè)置檢查用端子可對(duì)多段連接FET的開(kāi)關(guān)電路裝置的全部FET進(jìn)行直流檢查，在出廠前不需要利用高頻測(cè)定進(jìn)行選擇。由于高頻特性的檢查裝置是和直流檢查裝置不同的裝置，故作為測(cè)定工時(shí)，不僅增加高頻特性檢查時(shí)間，還增加自直流檢查裝置至高頻特性檢查裝置運(yùn)送被測(cè)元件的時(shí)間。從而，檢查工時(shí)大幅增加，由于必須進(jìn)行昂貴的高頻特性檢查裝置的投資，故其折舊也增加，故總成本大幅增加。但根據(jù)本發(fā)明的實(shí)施例，不必在生產(chǎn)線上準(zhǔn)備昂貴的高頻測(cè)量?jī)x，也不需要高頻特性檢查的工時(shí)。
權(quán)利要求
1.一種開(kāi)關(guān)電路裝置，具有多個(gè)多段串聯(lián)連接多個(gè)FET形成的FET組，且所述FET組一端的FET的源極電極或漏極電極各自連接在共通輸入端子上，所述FET組另一端的FET的漏極電極或源極電極各自連接在輸出端子上，所述FET組的所有FET的柵極電極各自連接在控制端子上，其特征在于，在所述FET組一端的FET的源極電極或漏極電極和柵極電極間及所述FET組另一端的FET的漏極電極或源極電極和柵極電極間的至少任意一個(gè)電極間連接在兩個(gè)高濃度區(qū)域間配置絕緣區(qū)域的保護(hù)元件。
2.一種開(kāi)關(guān)電路裝置，具有多段串聯(lián)連接多個(gè)FET形成的兩個(gè)FET組，且所述兩個(gè)FET組的各自一端的FET的源極電極或漏極電極連接在共通輸入端子上，所述兩個(gè)FET組各自另一端的FET的漏極電極或源極電極分別連接在兩個(gè)輸出端子上，所述兩個(gè)FET組的所有FET的柵極電極各自連接在兩個(gè)控制端子上，在芯片上具有分別連接在各端子上的多個(gè)電極焊盤(pán)，其特征在于，在所述各電極焊盤(pán)周邊設(shè)置高濃度區(qū)域，并將所述各FET組的所述共通輸入端子上連接的電極焊盤(pán)和一個(gè)所述控制端子上連接的電極焊盤(pán)及一個(gè)所述輸出端子上連接的電極焊盤(pán)和一個(gè)所述控制端子上連接的電極焊盤(pán)的至少任意一方的所述電極焊盤(pán)相互隔著絕緣區(qū)域接近配置。
3.如權(quán)利要求2所述的開(kāi)關(guān)電路裝置，其特征在于，設(shè)置連接在所述一個(gè)控制端子上、且與所述各FET組的至少一端的FET的柵極電極連接的電極焊盤(pán)，和連接在該一個(gè)控制端子上、且與所述各FET組的至少另一端的FET的柵極電極連接的電極焊盤(pán)；將該兩個(gè)電極焊盤(pán)和所述共通輸入端子連接的焊盤(pán)及所述一個(gè)輸出端子連接的電極焊盤(pán)各自接近配置。
4.如權(quán)利要求2所述開(kāi)關(guān)電路裝置，其特征在于，將所述所有的FET的源極電極、柵極電極、漏極電極全部導(dǎo)出，各自和電極焊盤(pán)連接，將所述電極焊盤(pán)的一部分和作為外部端子的所述共通輸入端子、輸出端子及控制端子連接，將其他的電極焊盤(pán)和檢查用端子連接。
5.一種開(kāi)關(guān)電路裝置，具有多段串聯(lián)連接多個(gè)FET形成的兩個(gè)FET組，所述兩個(gè)FET組的各一端的FET的源極電極或漏極電極連接在共通輸入端子上，所述兩個(gè)FET組的各另一端的FET的漏極電極或源極電極分別連接在兩個(gè)輸出端子上，所述兩個(gè)FET組的所有FET的柵極電極各自連接在兩個(gè)控制端子上，其特征在于，包括半導(dǎo)體芯片，其具有各自連接在所述各端子上的多個(gè)電極焊盤(pán)和在該各電極焊盤(pán)周邊設(shè)置的高濃度區(qū)域，與各FET組的一個(gè)所述控制端子連接的電極焊盤(pán)和所述共通輸入端子連接的焊盤(pán)及與所述一個(gè)控制端子連接的電極焊盤(pán)和一個(gè)所述輸出端子連接的電極焊盤(pán)中至少任意一方的電極焊盤(pán)相互介由絕緣區(qū)域接近配置；絕緣襯底，搭載所述芯片；外部電極，設(shè)置在所述絕緣襯底背面，和所述各端子對(duì)應(yīng)設(shè)置；導(dǎo)電圖案，設(shè)置在所述襯底表面，與所述外部電極一一對(duì)應(yīng)且和所有所述電極焊盤(pán)連接；樹(shù)脂層，覆蓋所述芯片及絕緣襯底。
6.如權(quán)利要求5所述的開(kāi)關(guān)電路裝置，其特征在于，設(shè)置連接在所述一個(gè)控制端子上、且與所述各FET組的至少一端的FET的所述柵極電極連接的電極焊盤(pán)，和連接在該一個(gè)控制端子上、且與所述各FET組的至少另一端的FET的柵極電極連接的電極焊盤(pán)；將該兩個(gè)電極焊盤(pán)和所述共通輸入端子連接的焊盤(pán)及所述一個(gè)輸出端子連接的電極焊盤(pán)各自接近配置。
7.如權(quán)利要求6所述的開(kāi)關(guān)電路裝置，其特征在于，和所述一個(gè)控制端子連接的導(dǎo)電圖案在所述絕緣襯底上延伸設(shè)置，和所述一個(gè)控制端子連接的所述多個(gè)電極焊盤(pán)全部連接在該導(dǎo)電圖案上。
8.如權(quán)利要求5所述的開(kāi)關(guān)電路裝置，其特征在于，將所述所有FET的源極電極、柵極電極、漏極電極全部導(dǎo)出，并設(shè)置連接該所有電極的電極焊盤(pán)，將該電極焊盤(pán)的一部分和形成外部端子的所述共通輸入端子、輸出端子及控制端子連接，將其他電極焊盤(pán)和檢查用端子連接。
9.如權(quán)利要求8所述的開(kāi)關(guān)電路裝置，其特征在于，所述檢查用端子連接的所述外部電極小于所述外部端子連接的所述外部電極。
全文摘要
一種開(kāi)關(guān)電路裝置，以往由于未實(shí)施提高靜電擊穿電壓的對(duì)策，故FET的柵極肖脫基結(jié)的兩端導(dǎo)出到外部的共通輸入端子IN－控制端子Ctl－1間、共通輸入端子IN－控制端子Ctl－2間及控制端子Ctl－1－輸出端子OUT1間、控制端子Ctl－2－輸出端子OUT2間存在靜電擊穿抵抗力弱的問(wèn)題。在芯片上設(shè)置兩個(gè)連接在一個(gè)控制端子上的電極焊盤(pán)，并通過(guò)和共通輸入端子焊盤(pán)IN、輸出端子焊盤(pán)O1、O2接近配置來(lái)連接保護(hù)元件?？墒馆敵龆俗覱UT1－控制端子Ctl－1間、共通輸入端子IN－控制端子Ctl－1間、輸出端子OUT2－控制端子Ctl－2間、共通輸入端子IN－控制端子Ctl－2間施加的靜電能各自同程度且最有效地衰減。
文檔編號(hào)H01L21/8232GK1523669SQ20041000290
公開(kāi)日2004年8月25日 申請(qǐng)日期2004年1月20日 優(yōu)先權(quán)日2003年2月20日
發(fā)明者淺野哲郎, 榊原干人, 平井利和, 人, 和 申請(qǐng)人:三洋電機(jī)株式會(huì)社