專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別是涉及字線驅(qū)動電路部分的構(gòu)造。
背景技術(shù)：
在CMOS半導(dǎo)體集成電路的低功耗化中，電源電壓的定標(biāo)是很有效的。但是，在電源電壓的定標(biāo)的方法中，在系統(tǒng)LSI廣泛地使用的SRAM的時候，在存儲單元電路的結(jié)構(gòu)上，就容易產(chǎn)生特性的惡化。其主要原因是，在反饋偏壓效果下產(chǎn)生的閾值電壓的變動導(dǎo)致了在電源電壓低時電流能力顯著的下降。反饋偏壓效果是由存取晶體管的源極·漏極的電位根據(jù)襯底電位來浮動而引起的。
因此，SRAM在讀出時提升位線的電荷的能力就會下降，增大了位線延遲。此外，在寫入時，不僅增大保持了數(shù)據(jù)的寫時間，而且還在電壓極低的情況下不能進(jìn)行直流改寫。
為了抑制這樣的特性惡化，在背景技術(shù)中，使用了使供給字線驅(qū)動電路的電源電壓比供給其他電路部分的電源電壓高的方法。
圖9是表示半導(dǎo)體存儲裝置的背景技術(shù)的結(jié)構(gòu)的電路圖。在圖9中，圖示了1根字線、驅(qū)動其的字線驅(qū)動電路和連接到字線上的存儲單元。(例如，參見特開平2-118992號公報(第2～3頁，圖1))。
在圖9中，符號11、12分別表示驅(qū)動字線WL的P型溝道驅(qū)動晶體管和N型溝道驅(qū)動晶體管。符號44表示電平移位電路。這些就構(gòu)成了字線驅(qū)動電路400。符號17表示存儲單元。
在字線WL中，分別連接著多個存儲單元17的存取晶體管的門極。字線驅(qū)動電路400的輸入NWL通過電平移位電路44被輸入到P型溝道驅(qū)動晶體管11和N型溝道驅(qū)動晶體管12的各自的門極中。
被提供給P型溝道驅(qū)動晶體管11和N型溝道驅(qū)動晶體管12的電源電壓VDDH，被設(shè)定為比存儲單元17的電源電壓VDDL和字線驅(qū)動電路400的輸入NWL的高電平電位VDDL更高的電壓。
如圖10所示，字線驅(qū)動電路400的輸入NWL變?yōu)榈碗娖綍r，通過P型溝道驅(qū)動晶體管11的導(dǎo)通在字線WL中供給比存儲單元17的電源電壓VDDL更高的電壓VDDH。因此，就抑制了在存儲單元17中由于存取晶體管的反饋偏壓效果而產(chǎn)生的能力下降，動作特性也得到了改善。
電平移位電路44，在字線驅(qū)動電路400的輸入NWL為高電平時，具有使P型溝道驅(qū)動晶體管11的門極輸入上拉至VDDH電平，并減小在P型溝道驅(qū)動晶體管11的截止?fàn)顟B(tài)下的亞閾泄漏電流的作用。
這樣，通過使SRAM電路的幾乎所有的部分在低電源電壓下動作，使只有一部分的字線驅(qū)動電路4 00在高電壓下動作，就可以不導(dǎo)致特性惡化，并能夠有效地抑制功率損耗。
但是，在上述的背景技術(shù)中，還需要準(zhǔn)備另一個系統(tǒng)的電源電壓，在LSI芯片的布線設(shè)計變得繁雜的同時，還必須設(shè)有2個電源布線的區(qū)域，結(jié)果是變得使芯片的面積增大了。此外，使用這樣的半導(dǎo)體裝置的系統(tǒng)側(cè)的設(shè)計還必須設(shè)置2個電源電路，這就有了增加了襯底安裝面積和提高了成本的缺點(diǎn)。
使系統(tǒng)側(cè)的電源作為1個系統(tǒng)，在芯片上設(shè)置了別的電源電路的時候，則進(jìn)一步使芯片的面積增大了。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種電源系統(tǒng)可以是1個系統(tǒng)，在LSI芯片的布線設(shè)計變得簡單的同時只要設(shè)置1個電源布線的區(qū)域就可以的、能夠減少芯片面積的半導(dǎo)體存儲裝置。
為了解決上述課題，第1發(fā)明的半導(dǎo)體存儲裝置，具備具有驅(qū)動字線的驅(qū)動晶體管的字線驅(qū)動電路；在字線驅(qū)動電路的輸出剛到達(dá)高電平后的時間，使驅(qū)動晶體管截止的電路；在驅(qū)動晶體管截止后的時間，使字線升壓的字線升壓電路。而且，字線升壓電路由一端連接到字線上的耦合電容和輸出端連接到耦合電容的另一端的電容驅(qū)動電路來構(gòu)成，電容驅(qū)動電路，在驅(qū)動晶體管變?yōu)榻刂沟臅r間，使輸出從低電平變化為高電平。
根據(jù)該結(jié)構(gòu)，由于字線在高電平的狀態(tài)變?yōu)楦咦?，所以通過在與字線之間具有耦合電容的電容驅(qū)動電路的輸出從低電平變?yōu)楦唠娖剑瑏硎棺志€電位提升到比高電平電位更高的電位。
在本發(fā)明涉及的字線升壓電路中，作為使字線升壓的電路，通過使用在與字線之間具有耦合電容的電容驅(qū)動電路，就能夠不供給比其它電路部分更高的電壓來得到升壓。因此，電源系統(tǒng)可以是1個系統(tǒng)，在LSI芯片的布線設(shè)計變得簡單的同時只要設(shè)置1個電源布線的區(qū)域就可以，能夠使芯片的面積減少。此外，使用這樣的半導(dǎo)體裝置的系統(tǒng)側(cè)的設(shè)計也只要設(shè)置1個電源電路就可以，能夠減小襯底安裝面積，使成本降低，是很有好處的。
在上述第1發(fā)明的半導(dǎo)體存儲裝置中，被連接到字線上的存儲單元由例如靜態(tài)存儲單元來構(gòu)成。
此外，在上述第1發(fā)明的半導(dǎo)體存儲裝置中，耦合電容，通過例如與字下并行的并行布線來形成。
根據(jù)該結(jié)構(gòu)，通過使耦合電容與字線相并行來形成，使用形成字線的布線層的上層的布線使并行的布線形成在存儲陣列上，就可以不必設(shè)置形成其它耦合電容的區(qū)域，能夠抑制面積的增大。此外，在字線的鄰接區(qū)域有空間的時候，通過使用與字線同層的布線來形成并行布線，也能夠取得同樣的效果。
上述并行布線，可以具有與字線不同的長度。根據(jù)該結(jié)構(gòu)，就能夠通過調(diào)整并行布線的長度來調(diào)整耦合電容的值進(jìn)而調(diào)整升壓電平。
此外，在通過在字線的延伸方向上排列規(guī)定數(shù)目的存儲單元配置數(shù)據(jù)來構(gòu)成半導(dǎo)體存儲裝置時，可以使存儲單元配置數(shù)據(jù)由具有存儲單元配置單位的字線和并行布線的第1存儲單元配置數(shù)據(jù)，以及具有存儲單元配置單位的字線而不具有并行布線的第2存儲單元配置數(shù)據(jù)來構(gòu)成。在這種情況下，對于在字線的延伸方向上排列的規(guī)定的存儲單元配置數(shù)據(jù)的數(shù)目，只連續(xù)地排列得到規(guī)定的耦合電容值的數(shù)目的第1存儲單元配置數(shù)據(jù)，除此之外，排列第2存儲單元配置數(shù)據(jù)。
根據(jù)該構(gòu)成，由于通過并行布線的有無準(zhǔn)備了2種存儲單元配置數(shù)據(jù)，所以就能夠只用2種存儲單元配置數(shù)據(jù)的變換來改變耦合電容值，在把任意的比特數(shù)、字?jǐn)?shù)作為輸入?yún)?shù)生成SRAM塊的布線設(shè)計編譯器的耦合電容的形成也變得容易了。
此外，形成耦合電容的并行布線，形成在與字線相同的布線層，并且可以被分?jǐn)喑蛇B接到字線上的存儲單元單位或者多個存儲單元單位的每一個。這種情況下，被分?jǐn)嗟拿總€并行布線通過在字線的上層并行的其它布線來內(nèi)襯。
根據(jù)該結(jié)構(gòu)，對于鄰接字線的空間有限，字線和耦合電容形成用的并行布線的間隔不能為了調(diào)整升壓電平而任意設(shè)定的時候，在與字線相同的布線層上形成用來形成上述的耦合電容的并行布線，在采取通過在上層并行的其它的布線來內(nèi)襯的結(jié)構(gòu)的同時，通過分?jǐn)嗖⑿胁季€，就能夠調(diào)整耦合電容值來控制升壓電平。
此外，由于分?jǐn)嗟膯挝皇且源鎯卧獮榛鶞?zhǔn)的單位，所以即使在把任意的比特數(shù)、字?jǐn)?shù)作為輸入?yún)?shù)生成SRAM塊的布線設(shè)計編譯器中，通過把并行布線放到單元布線設(shè)計內(nèi)，只通過配置存儲單元，就能夠得到排列的存儲單元的數(shù)目，即與字線長度成比例的耦合電容，能夠使升壓電平保持恒定。
此外，在第1發(fā)明的半導(dǎo)體存儲裝置中，作為使驅(qū)動晶體管截止的控制輸入信號，能夠有效地使用字線驅(qū)動電路的輸出。使驅(qū)動晶體管截止的時間，如果不是在到達(dá)字線電位為電源電壓的高電平之后的時間，那么由在其后進(jìn)行的動作得到的電位會下降到比規(guī)定的電位低的電位。另外，當(dāng)在從字線到達(dá)高電平至驅(qū)動晶體管成為截止的時間里有間隔時，就成了無用時間。
根據(jù)上述結(jié)構(gòu)，由于通過根據(jù)字線信號直接反饋控制來執(zhí)行驅(qū)動晶體管的截止控制，所以能夠在設(shè)置其它的時間調(diào)整電路時排除比較信號的控制不穩(wěn)的錯位，能夠順序地設(shè)定各動作時間。因此，把使驅(qū)動晶體管截止的時間調(diào)節(jié)到字線到達(dá)高電平的時間就變得容易了。這樣一來，就能夠減少在升壓電位的降低和動作序列中的無用時間。
此外，在第1發(fā)明的半導(dǎo)體存儲裝置中，作為電容驅(qū)動電路的輸入信號，能夠有效地使用字線驅(qū)動電路的輸出。當(dāng)在使驅(qū)動晶體管變?yōu)榻刂骨半娙蒡?qū)動電路工作時，電容中蓄積的電荷流入導(dǎo)通的驅(qū)動晶體管，就不能得到規(guī)定的升壓電平。另外，當(dāng)在從驅(qū)動晶體管截止至電容驅(qū)動電路工作的時間里有間隔時，就成了無用時間。
根據(jù)上述結(jié)構(gòu)，通過把電容驅(qū)動電路的輸入信號作為字線信號，就能夠使把電容驅(qū)動電路的工作時間調(diào)節(jié)到驅(qū)動晶體管變?yōu)榻刂沟臅r間變得容易。這樣一來，就能夠減少在升壓電位的降低和動作序列中的無用時間。
此外，在第1發(fā)明的半導(dǎo)體存儲裝置中，最好是字線升壓電路使寫入控制信號作為輸入，只在進(jìn)行寫入時使字線升壓來構(gòu)成。在作為半導(dǎo)體集成電路整體必要的動作速度不是那么快的時候，降低整體的電源電壓對低功耗化是很有效的。但是，在所述的SRAM的寫入動作中，減少了直流的動作容限成為了動作下限的瓶頸。另外，雖然讀出動作對速度產(chǎn)生影響，但是只要調(diào)整讀出時間，即使是在低電壓也能夠進(jìn)行功能性的動作。只要通過字線的升壓，就會降低當(dāng)存取晶體管的門極電位被提升時數(shù)據(jù)保持特性的噪聲容限，在字線導(dǎo)通時數(shù)據(jù)反轉(zhuǎn)，增加了數(shù)據(jù)被破壞的可能性。
根據(jù)上述結(jié)構(gòu)，通過使字線升壓的電路使寫入控制信號作為輸入，只在進(jìn)行寫入時使字線升壓，就能夠不進(jìn)行用于避免讀出時的數(shù)據(jù)破壞的字線升壓電位的微調(diào)來有效地實現(xiàn)動作下限電壓的改善。
此外，在第1發(fā)明的結(jié)構(gòu)中，最好是字線升壓電路使列解碼信號作為控制輸入，并且字線驅(qū)動電路使全體字線的信號作為輸入，多個字線驅(qū)動電路被連接到全體字線上，通過列解碼信號在寫入動作時選擇字線升壓電路的動作/不動作。一般地，在SRAM是采用把多個地址的存儲單元連接到1個字線上的結(jié)構(gòu)，以不使塊形狀橫向過長或者縱向過長。這種情況下，在寫入動作時寫入對象的存儲單元以外的存儲單元也使存儲晶體管導(dǎo)通，通過被升壓了的門極電位，數(shù)據(jù)反轉(zhuǎn)，增加了數(shù)據(jù)被破壞的可能性。
根據(jù)上述結(jié)構(gòu)，通過在寫入時只使在列地址選擇的寫入對象的存儲單元的字線升壓，就能夠邊防止未選擇的存儲單元的數(shù)據(jù)破壞，邊調(diào)整塊的形狀。
通過以上各發(fā)明的效果，就能夠邊抑制面積的總開銷，邊得到字線升壓電位，作為其結(jié)果就是能夠消除動作下限電壓的瓶頸，并且能夠?qū)崿F(xiàn)其它電路部分的低電壓化，使低功耗成為可能。
第2發(fā)明的半導(dǎo)體存儲裝置，具備具有驅(qū)動字線的驅(qū)動晶體管的字線驅(qū)動電路；在字線驅(qū)動電路的輸出剛到達(dá)高電平后的時間，使驅(qū)動晶體管截止的電路；在驅(qū)動晶體管截止后的時間，使字線升壓的字線升壓電路。而且，字線升壓電路是設(shè)置在具有比供給字線驅(qū)動線路的電源電壓更高的電壓的電壓源和字線之間的開關(guān)電路，并且是在驅(qū)動晶體管截止后的時間使開關(guān)電路導(dǎo)通的結(jié)構(gòu)。
根據(jù)該結(jié)構(gòu)，由于是通過開關(guān)電路把升壓電壓賦予字線的結(jié)構(gòu)，所以就能夠使加在字線上的電壓升壓。如背景技術(shù)所述，在高電壓下驅(qū)動字線驅(qū)動電路的電源電壓時，通過字線驅(qū)動電路就一并決定了字線電位。在本發(fā)明中，由于在字線驅(qū)動電路之外，另外在具有比供給字線驅(qū)動線路的電源電壓更高電壓的電壓源和字線之間設(shè)有開關(guān)電路，通過開關(guān)電路對字線施加高電壓，所以通過對開關(guān)電路賦予所希望的控制信號，就也能對應(yīng)于半導(dǎo)體存儲裝置的動作模式來使加在字線上的電壓不同。例如能夠在字線驅(qū)動電路動作的寫入動作時和讀出動作時把字線電位控制成不同的電位。
在第2發(fā)明的半導(dǎo)體存儲裝置中，開關(guān)電路，使例如來自字線驅(qū)動電路的信號作為導(dǎo)通/截止的信號，具有使來自字線驅(qū)動電路的信號變換為比供給字線驅(qū)動電路的電源電壓更高的電壓的電平變換電路。
根據(jù)該結(jié)構(gòu)，通過消除供給開關(guān)電路的電源電壓和開關(guān)控制信號電壓的差異，就能夠有效的削減在開關(guān)電路截止的狀態(tài)下產(chǎn)生的泄漏電流。
此外，在第2發(fā)明的半導(dǎo)體存儲裝置中，最好開關(guān)電路使寫入控制信號作為導(dǎo)通/截止的控制信號來輸入，只在寫入時響應(yīng)來自字線驅(qū)動電路的信號。
根據(jù)該結(jié)構(gòu)，由于開關(guān)電路使寫入控制信號作為導(dǎo)通/截止的控制信號來輸入，只在寫入時響應(yīng)來自字線驅(qū)動電路的信號，所以就能夠只在寫入時進(jìn)行升壓，能夠防止讀出時的數(shù)據(jù)的破壞。如背景技術(shù)所述，在高電壓下驅(qū)動字線驅(qū)動電路的電源電壓時，通過字線驅(qū)動電路就一并決定了字線電位，例如不能在字線驅(qū)動電路動作的寫入動作時和讀出動作時把字線電位控制成不同的電位。在本發(fā)明中，由于除字線驅(qū)動電路之外，另外在具有比供給字線驅(qū)動線路的電源電壓更高的電壓的電壓源和字線之間設(shè)有開關(guān)電路，通過開關(guān)電路對字線施加高電壓，所以即使在通過字線驅(qū)動電路來驅(qū)動字線的時候，也能夠在寫入動作時和讀出動作時使施加在字線上的電壓不同。


圖1是表示在本發(fā)明的第1實施例的半導(dǎo)體存儲裝置中的字線驅(qū)動電路的電路圖。
圖2是表示在本發(fā)明的第1實施例的半導(dǎo)體存儲裝置中的字線驅(qū)動電路的動作時間波形的波形圖。
圖3是表示在本發(fā)明的第2實施例的半導(dǎo)體存儲裝置中的耦合電容的布線的模式圖。
圖4是表示在本發(fā)明的第2實施例的半導(dǎo)體存儲裝置中的耦合電容的布線的模式圖。
圖5是表示在本發(fā)明的第3實施例的半導(dǎo)體存儲裝置中的存儲單元/字線驅(qū)動電路的陣列結(jié)構(gòu)的概略圖。
圖6是表示在本發(fā)明的第3實施例的半導(dǎo)體存儲裝置中的字線驅(qū)動電路的結(jié)構(gòu)的電路圖。
圖7是表示在本發(fā)明的第4實施例的半導(dǎo)體存儲裝置中的字線驅(qū)動電路的電路圖。
圖8是表示在本發(fā)明的第4實施例的半導(dǎo)體存儲裝置中的字線驅(qū)動電路的動作時間波形的波形圖。
圖9是表示現(xiàn)有技術(shù)的字線驅(qū)動電路的結(jié)構(gòu)的電路圖。
圖10是表示現(xiàn)有技術(shù)的字線驅(qū)動電路的動作時間波形的波形圖。
具體實施例方式
下面，針對本發(fā)明的實施例，邊參考附圖來邊進(jìn)行說明。
(第1實施例)圖1是表示本發(fā)明的第1實施例的半導(dǎo)體存儲裝置的結(jié)構(gòu)的電路圖。在圖1中，表示了1根字線、驅(qū)動其的字線驅(qū)動電路和連接到字線上的存儲單元。
在圖1中，符號11、12分別表示驅(qū)動字線WL的P型溝道驅(qū)動晶體管和N型溝道驅(qū)動晶體管。符號13表示由上拉晶體管13a、傳輸門13b和反相器13c構(gòu)成的“或”電路。符號14表示時間調(diào)整電路。符號15表示電容驅(qū)動電路。符號16表示一端連接字線WL，另一端連接電容驅(qū)動電路5的輸出端的耦合電容。這些就構(gòu)成了字線驅(qū)動電路410。符號17表示存儲單元。
N型溝道驅(qū)動晶體管12通過向字線驅(qū)動電路410的輸入NWL來直接控制門極。P型溝道驅(qū)動晶體管11通過“或”電路13來控制門極結(jié)點(diǎn)PWL。
時間調(diào)整電路14使字線WL的電位作為輸入，該輸出信號BWL被連接到“或”電路13的1個輸入端。
電容驅(qū)動電路15，是接受時間調(diào)整電路14的輸出信號BWL，驅(qū)動輸出輸出信號CWL的輸出端和字線WL之間設(shè)有的耦合電容的結(jié)構(gòu)。
耦合電容16，在字線WL上的布線層中作為與字線WL并行的布線來構(gòu)成。
存儲單元17是6晶體管結(jié)構(gòu)的SRAM存儲單元，存取晶體管的門極被連接到字線WL上。
在本字線驅(qū)動電路410中，被供給了VDDL的電位電平的電源電壓。
對于圖1的字線驅(qū)動電路410的動作，邊參考圖2邊進(jìn)行說明。開始，當(dāng)輸入NWL在高電平時，N型溝道驅(qū)動晶體管12在導(dǎo)通狀態(tài)，字線WL被設(shè)定為低電平。這時，時間調(diào)整電路14的輸出信號BWL被設(shè)定為相同的低電平。其結(jié)果是，“或”電路13內(nèi)的P型溝道上拉晶體管13a為截止，此外，傳輸門13b為截止，據(jù)此，輸入NWL的高電平信號被傳導(dǎo)給門極結(jié)點(diǎn)PWL。因此，P型溝道驅(qū)動晶體管11成為截止?fàn)顟B(tài)。此外，電容驅(qū)動電路15的輸出信號CWL被設(shè)定為接收時間調(diào)整電路14的信號并且為低電平。
當(dāng)輸入NWL變?yōu)榈碗娖綍r，從這種狀態(tài)，變?yōu)槭紫萅型溝道驅(qū)動晶體管12截止，同時P型溝道驅(qū)動晶體管11導(dǎo)通的狀態(tài)。P型溝道驅(qū)動晶體管11驅(qū)動字線WL的負(fù)載，將字線電位提升為高電平。對應(yīng)于此，時間調(diào)整電路14的輸出信號BWL在一時間間后成為高電平。其結(jié)果是，在“或”電路13內(nèi)的傳輸門13b截止并切斷輸入NWL的信號傳導(dǎo)的同時，P型溝道上拉晶體管13a導(dǎo)通，門極結(jié)點(diǎn)PWL移至高電平。時間調(diào)整電路14的傳播延遲進(jìn)行調(diào)整，以使在字線WL的高電位到達(dá)供給電壓VDDL的時間，使P型溝道驅(qū)動晶體管11截止。
其后，電容驅(qū)動電路15接受向時間調(diào)整電路14的輸出信號BWL的高電平的變化，把輸出信號CWL向高電平提升。這時，N型溝道驅(qū)動晶體管12和P型溝道驅(qū)動晶體管11同時在截止?fàn)顟B(tài)，由于字線WL在高阻狀態(tài)，所以通過耦合電容16字線WL就被提升到比VDDL的高電平電位更高的電位。提升的電位電平相對于字線WL的對地電容等的寄生電容(沒有圖示)可以通過適當(dāng)?shù)脑O(shè)定耦合電容值來被預(yù)先調(diào)整。
電源電壓VDDL和升壓電平，在這里被分別假設(shè)為1.5V和0.3V。在1.5V的電壓電平，接受構(gòu)成電路的晶體管的閾值電壓的影響。因此，即使是0.3V左右的升壓電平也可以希望得到供給電流的大幅度的改善。此外，實際上，在P型溝道驅(qū)動晶體管11的擴(kuò)散結(jié)中，在升壓進(jìn)行的時候，在結(jié)二極管上施加順方向的電壓。但是，如果是0.3V左右，由于把字線WL的電容在數(shù)納秒的命令時間里放電的電流沒有流過，所以升壓電平就被保持住了。
在輸入NWL從低電平到高電平轉(zhuǎn)移的時候，與初始設(shè)定的說明同樣，N型溝道驅(qū)動晶體管12導(dǎo)通，字線WL變?yōu)榈碗娖健Ｍ瑯樱瑫r間調(diào)整電路14的輸出信號BWL也變?yōu)榈碗娖?，“或”電?3把輸入NWL傳導(dǎo)到門極結(jié)點(diǎn)PWL，據(jù)此，P型溝道驅(qū)動晶體管11就變成一直截至的狀態(tài)。電容驅(qū)動電路15雖然把輸出信號CWL變?yōu)榈碗娖?，通過耦合電容16使字線WL下降到比低電平更低的電平，但是由于N型溝道驅(qū)動晶體管12在導(dǎo)通的狀態(tài)，所以就不會從原來的低電平發(fā)生變動。
這樣，根據(jù)本發(fā)明的第1實施例，就能夠在不使字線驅(qū)動電路410的供給電源與其它的電路部分的電源不同的情況下，對字線WL供給高電位。在原來的字線WL的延長線上的低解碼電路和字線驅(qū)動電路410的部分，在SRAM電路整體的布線設(shè)計上容易產(chǎn)生死角。因此，即使增加構(gòu)成字線驅(qū)動電路410的晶體管的數(shù)目，塊的尺寸也不會變的那么大。此外，耦合電容16也設(shè)置在存儲單元陣列上，這樣就不產(chǎn)生面積上的總開銷。在近年的多層布線處理的浸透下，只要SRAM存儲單元陣列隔開一定的距離，也沒有必要追加多余的布線層。
綜上所述，在該半導(dǎo)體存儲裝置，通過具有在字線WL成為高電平的時間，使P型溝道驅(qū)動晶體管11成為截止的電路，即，“或”電路13和時間調(diào)整電路14，來使字線WL成為高阻狀態(tài)，進(jìn)而其它設(shè)有的升壓電路，即，通過電容驅(qū)動電路15和耦合電容16就能夠把字線WL的電位設(shè)定為供給的電源電壓VDDL以上的電位。
此外，由于字線WL在高電平的狀態(tài)下成為高阻，所以，通過在與字線WL之間具有耦合電容16的電容驅(qū)動電路15的輸出從低電平變到高電平，就能夠進(jìn)一步提升字線電位到比高電位更高的電位。在本實施例的結(jié)構(gòu)中，沒有必要供給比其它電路部分更高的電壓。因此，電源系統(tǒng)是1個系統(tǒng)就可以，在LSI芯片的布線設(shè)計變得簡單的同時，只要設(shè)有1個電源布線的區(qū)域即可，能夠減少芯片的面積。此外，使用這樣的半導(dǎo)體裝置系統(tǒng)側(cè)的設(shè)計也只要設(shè)置1個電源電路就可以，襯底的安裝面積減少了，成本也降低了，是很有好處的。
此外，由于P型溝道驅(qū)動晶體管11的截止控制是，通過根據(jù)字線信號直接反饋控制來進(jìn)行的，所以能夠在設(shè)置其它的時間調(diào)整電路時排除比較信號的控制不穩(wěn)的錯位，能夠順序地設(shè)定各動作時間。因此，把使P型溝道驅(qū)動晶體管11截止的時間調(diào)節(jié)到字線WL到達(dá)高電平的時間就變得容易了。
此外，通過把電容驅(qū)動電路15的輸入信號作為字線信號，就使把電容驅(qū)動電路15的工作時間調(diào)節(jié)到使P型溝道驅(qū)動晶體管11成為截止的時間變得容易了。
另外，雖然沒有圖示，但是可以在電容驅(qū)動電路15的前級追加把寫入控制信號作為輸入的邏輯電路。當(dāng)這樣做以后，就能夠使電容驅(qū)動電路15休眠化，因此就能夠進(jìn)行只在寫入時的升壓動作。這樣，通過只在寫入時進(jìn)行升壓，不進(jìn)行用于避免讀出時的數(shù)據(jù)破壞的字線升壓電位的微調(diào)，就能夠有效地實現(xiàn)動作下限電壓的改善。
(第2實施例)下面，作為發(fā)明的第2實施例，針對耦合電容的形成例來邊參考圖3邊進(jìn)行說明。
用虛線18劃分的區(qū)域，表示相當(dāng)于1比特的存儲單元的布線設(shè)計的區(qū)域。字線布線21把用虛線18劃分的部分配置在相當(dāng)于1比特的存儲單元的布線設(shè)計內(nèi)。用在與字線布線21相同的布線層形成的鄰接布線22，通過經(jīng)過孔23被連接到上層布線24上，如圖所示，被分?jǐn)嗟乃械泥徑硬季€22在上層布線24連接而構(gòu)成。
鄰接布線22、經(jīng)過孔23和上層布線24共同把與字線21同樣的用虛線18來劃分的部分配置到相當(dāng)于1比特的存儲單元的布線設(shè)計內(nèi)。通過使該存儲單元布線設(shè)計在橫向按順序反轉(zhuǎn)來配置，就能夠構(gòu)成圖示的布線。
在字線21和鄰接布線22之間，形成了耦合電容16。由于存儲單元全都是相同的布線設(shè)計形狀，所以字線21的對地電容等的寄生電容和耦合電容16的電容比，即使是在橫向排列幾個存儲單元17也不會改變。因此，在使用這樣形成的耦合電容16的升壓電路中，不管存儲單元的數(shù)目是多少都能使升壓電平保持恒定。
鄰接布線22和字線21的間隔，如果在布線設(shè)計上有富余，那么就可以改變空間來調(diào)整耦合電容16的值。在空間受與配置的其它的布線的關(guān)系限制的時候，也能夠改變鄰接布線22的長度來調(diào)整耦合電容值。
這樣，根據(jù)本實施例，對于任意長度的字線在某一定的范圍內(nèi)，可以任意調(diào)整耦合電容16的值。
在本實施例中，雖然在存儲單元相當(dāng)于2比特部分的鄰接布線22是作為擴(kuò)充的配置的，但是其也可以作為在1比特的存儲單元內(nèi)的結(jié)束布線來配置。此外，相反的，對應(yīng)于配置存儲單元的單位，在其單位的存儲單元也可以形成擴(kuò)充的鄰接布線22。進(jìn)而，不分?jǐn)噜徑硬季€22來配置，也可以改變與字線的間隔來調(diào)整耦合電容值。
圖4表示耦合電容形成的其它的例子。圖4與圖3的例子不同，不進(jìn)行分?jǐn)噜徑硬季€22，而作為1根布線來形成。此外，字線21和鄰接布線22，與圖3的例子同樣地用虛線18劃分的部分被配置在相當(dāng)于1比特的存儲單元布線設(shè)計內(nèi)。另外，只在字線21，也另外準(zhǔn)備了不存在鄰接布線的存儲單元布線設(shè)計，只連續(xù)地排列得到規(guī)定的耦合電容值的數(shù)目的有鄰接布線22的存儲單元布線設(shè)計，除此之外，由排列沒有鄰接布線的存儲單元布線設(shè)計來構(gòu)成。因此，只用2種存儲單元配置數(shù)據(jù)的更換就能調(diào)整耦合電容的值。
在圖3、圖4的例子中，能夠通過只配置存儲單元布線設(shè)計來形成耦合電容，在把任意的比特數(shù)、字?jǐn)?shù)作為輸入?yún)?shù)生成SRAM塊的布線設(shè)計編譯器上的耦合電容的形成也變得容易了。
在本實施例中，雖然在與字線21相同的布線層的鄰接布線22上形成了耦合電容16，但是也能夠在與上層并行的布線上進(jìn)行電容的形成。在這種情況下，字線21的正上沒有布線，也能夠通過使位置錯開來調(diào)整耦合電容的值。
如以上說明，通過在存儲陣列上使用形成字線布線21的布線層的上層的布線來形成并行的布線，就沒有必要設(shè)置形成其它耦合電容16的區(qū)域，可以抑制面積的增大。此外，在字線布線21的鄰接區(qū)域有空間時，通過使用與字線布線21同層的布線來形成并行布線也能取得同樣的效果。
此外，能夠通過并行布線的長度來調(diào)整耦合電容的值。
此外，只用2種存儲單元配置數(shù)據(jù)的更換就能改變耦合電容值，在把任意的比特數(shù)、字?jǐn)?shù)作為輸入?yún)?shù)生成SRAM塊的布線設(shè)計編譯器的耦合電容的形成也變得容易了。
此外，即使在鄰接字線布線21的空間被限制住了，字線和形成耦合電容的并行布線的間隔不能為了調(diào)整升壓電平而設(shè)定成任意值的時候，通過分?jǐn)嗖⑿胁季€就可以調(diào)整耦合電容值來控制升壓電平。此外，由于分?jǐn)嗟膯挝皇且源鎯卧獮榛鶞?zhǔn)的單位，所以即使在把任意的比特數(shù)、字?jǐn)?shù)作為輸入?yún)?shù)生成SRAM塊的布線設(shè)計編譯器中，通過把并行布線放到單元布線設(shè)計內(nèi)，只通過配置存儲單元，就能夠得到排列的存儲單元的數(shù)目即與字線長度成比例的耦合電容，能夠使升壓電平保持恒定。
(第3實施例)下面，對于本發(fā)明的第3實施例中的字線驅(qū)動電路，邊參考圖5邊進(jìn)行說明。
在圖5中，字線驅(qū)動電路30把橫向走行的全體字線GWL1～GWL128的任意一個和縱向走行的列寫入控制信號CWE1～CWE8的任意一個作為輸出。列寫入控制信號CWE1～CWE8，分別根據(jù)列解碼信號CDEC1～CDEC8和寫入控制信號WE的“與”電路31的邏輯積來生成。
字線驅(qū)動電路30具體的是如圖6所示的結(jié)構(gòu)。在圖6中，在具有與表示第1實施例的圖1同樣的功能的部分，添加了相同的符號，省略其詳細(xì)的說明。
對于圖1的電容驅(qū)動電路15的供給電源都是VDDL電位，在圖6的電容驅(qū)動電路15A中，在2級的反相器電路15A1、15A2中，后級的反相器電路15A2的電源電壓通過列寫入控制信號CWE來供給這點(diǎn)是不同的。根據(jù)該結(jié)構(gòu)，只在列寫入控制信號CWE為高電平時電容驅(qū)動電路15A工作，字線WL升壓。
在圖5的陣列電路中，寫入時的動作如下所述。首先，在寫入動作時列寫入控制信號CWE1～CWE8的任意一個變?yōu)楦唠娖?。接下來，全體字線GWL1～GWL128中的任意一個變?yōu)榈碗娖?，使其作為輸入的各個字線驅(qū)動電路30動作，各字線變?yōu)楦唠娖?。這時，列解碼信號CDEC1～CDEC8的任意一個變成高電平來被選擇，只有列寫入控制信號CWE1～CWE8變成高電平的字線驅(qū)動電路30，其中的電容驅(qū)動電路變?yōu)閯幼鳡顟B(tài)來進(jìn)行升壓。列解碼信號CDEC1～CDEC8與連結(jié)被升壓的字線的存儲單元的寫入緩沖(沒有圖示)連動，字線對于被升壓的存儲單元進(jìn)行寫入。另外，在讀出動作時，列寫入控制信號CWE1～CWE8是低電平，任何一個字線都不被升壓。
在本實施例的字線驅(qū)動電路，只有在列解碼信號CDEC1～CDEC8被選擇的并且進(jìn)行寫入動作的存儲單元的字線被升壓。因此，能夠防止由在讀出時和不是寫入對象的存儲單元的噪聲容限的下降產(chǎn)生的數(shù)據(jù)破壞。此外，通過把字線驅(qū)動電路30分割成被選擇的存儲單元單位的每一個來配置，在列寫入控制信號CWE1～CWE8選擇字線驅(qū)動電路30來構(gòu)成，就能夠在橫向上增加排列的存儲單元的數(shù)量，能夠調(diào)整塊的縱橫比。
另外，在本實施例之外，能夠把列解碼信號與寫入控制信號相分離，在列解碼信號和全體字線組合邏輯，并得到只使選擇字線為高電平的電路結(jié)構(gòu)。在這種情況下，只根據(jù)寫入控制信號來控制字線升壓的有無。只是，在該結(jié)構(gòu)，字線驅(qū)動電路的級數(shù)只增加了與列解碼信號的邏輯電路的部分，字線的上升稍微變遲了。因此，從速度層面來看還是本實施例更有利。
如以上的說明，通過只升壓在寫入時在列地址選擇的寫入對象的存儲單元的字線，就可以邊防止非選擇存儲單元的數(shù)據(jù)破壞邊調(diào)整塊的形狀。
此外，通過只在寫入時進(jìn)行升壓，就可以不進(jìn)行用于避免讀出時的數(shù)據(jù)破壞的字線升壓電位的微調(diào)，來有效地實現(xiàn)動作下限電壓的改善。
(第4實施例)下面，針對本發(fā)明的第4實施例中的字線驅(qū)動電路來邊參考圖7、圖8邊進(jìn)行說明。在具有與表示第1實施例的圖1同樣的功能的部分，添加了相同的符號，省略其詳細(xì)的說明。在第4實施例的字線驅(qū)動電路420中，作為用于字線升壓的電路，代替電容驅(qū)動電路15和耦合電容16，設(shè)置開關(guān)電路40和開關(guān)控制電路43。其它的結(jié)構(gòu)與圖1相同。
開關(guān)電路40由設(shè)置在比供給其它電路部分的電源電壓VDDL更高的電源電壓VDDH的供給電源和字線WL之間的P型溝道晶體管41，以及電平變換電路42來構(gòu)成。
開關(guān)控制電路43是用“與”電路43b來得到通過反相器43a反轉(zhuǎn)輸入NWL的反轉(zhuǎn)信號和時間調(diào)整電路14的輸出信號BWL的“與”邏輯，通過該“與”電路43b的輸出來控制開關(guān)電路40。
在該字線驅(qū)動電路420，當(dāng)下降沿信號進(jìn)入輸入NWL時，與第1實施例同樣字線WL的電位上升。其后，接受對時間調(diào)整電路14的輸出信號BWL的高電平VDDL的變化，開關(guān)控制電路43的輸出變?yōu)楦唠娖健＿M(jìn)而，電平變換電路42使輸出SW變?yōu)榈碗娖?，使P型溝道晶體管41變?yōu)閷?dǎo)通，據(jù)此用VDDL電平把處于高阻狀態(tài)的字線提升到更高的VDDH電平。
下面，當(dāng)上升沿信號進(jìn)入輸入NWL時，在N型溝道驅(qū)動晶體管12導(dǎo)通的同時，開關(guān)控制電路43的輸出變?yōu)榈碗娖健Ｆ浣Y(jié)果是，電平變換電路42輸出VDDH電位的高電平，P型溝道晶體管41轉(zhuǎn)移到截止?fàn)顟B(tài)。在該狀態(tài)，P型溝道晶體管41的門極變?yōu)榕c源電位相同的VDDH電位。因此，就能夠大幅抑制泄漏電流。
根據(jù)本實施例，能夠在與第1實施例同樣的字線WL得到升壓電位。
此外，雖然在本實施例中沒有表示，但是也可以在開關(guān)控制電路中追加使寫入控制信號作為輸入的邏輯電路。這樣一來，就能夠使開關(guān)休眠，能夠只在寫入時使字線升壓。
綜上所述，根據(jù)該半導(dǎo)體存儲裝置，通過具有在字線WL成為高電平的時間，使P型溝道驅(qū)動晶體管11成為截至的電路，即，“或”電路13和時間調(diào)整電路14，就能使字線WL成為高阻狀態(tài)，能夠通過其它設(shè)有的開關(guān)電路40和開關(guān)控制電路43，把字線WL的電位設(shè)定為原來供給的電源電壓VDDL以上的電位。
此外，通過用寫入控制信號控制開關(guān)電路40，就能夠與電容驅(qū)動電路的升壓方法同樣的只在寫入時進(jìn)行升壓。而且，通過只在寫入時進(jìn)行升壓，就能夠不進(jìn)行用于避免讀出時的數(shù)據(jù)破壞的字線升壓電位的微調(diào)，來有效地實現(xiàn)動作下限電壓的改善。
此外，通過消除供給開關(guān)電路40的電源電壓和開關(guān)控制信號電壓的差異，就能夠有效地削減在開關(guān)電路40的截止?fàn)顟B(tài)下產(chǎn)生的泄漏電流。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，具備具有驅(qū)動字線的驅(qū)動晶體管的字線驅(qū)動電路；在所述字線驅(qū)動電路的輸出剛到達(dá)高電平后的時間，使所述驅(qū)動晶體管截止的電路；在所述驅(qū)動晶體管截止后的時間，使所述字線升壓的字線升壓電路，其特征在于，所述字線升壓電路，由一端連接到所述字線上的耦合電容和輸出端連接到所述耦合電容的另一端的電容驅(qū)動電路來構(gòu)成，所述電容驅(qū)動電路，在所述驅(qū)動晶體管變?yōu)榻刂沟臅r間，使輸出從低電平變化為高電平。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，連接到所述字線上的存儲單元是靜態(tài)存儲單元。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述耦合電容是通過與所述字線并行的并行布線來形成的。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，所述并行布線具有與所述字線不同的長度。
5.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，通過在所述字線的延伸方向上排列規(guī)定數(shù)目的存儲單元配置數(shù)據(jù)來構(gòu)成，其特征在于，所述存儲單元配置數(shù)據(jù)，由具有存儲單元配置單位的字線和并行布線的第1存儲單元配置數(shù)據(jù)，以及具有存儲單元配置單位的所述字線而不具有所述并行布線的第2存儲單元配置數(shù)據(jù)來構(gòu)成，對于在所述字線的延伸方向上排列的規(guī)定的存儲單元配置數(shù)據(jù)的數(shù)目，只連續(xù)地排列得到規(guī)定的耦合電容值的數(shù)目的所述第1存儲單元配置數(shù)據(jù)，除此之外，排列所述第2存儲單元配置數(shù)據(jù)。
6.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于，形成所述耦合電容的所述并行布線，在與所述字線相同的布線層中形成，并且被分?jǐn)喑蛇B接到所述字線上的存儲單元單位或者多個存儲單元單位的每一個，被分?jǐn)嗟拿總€并行布線通過在所述字線的上層并行的其它布線來內(nèi)襯。
7.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，使所述驅(qū)動晶體管截止的控制輸入信號是所述字線驅(qū)動電路的輸出。
8.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述電容驅(qū)動電路的輸入信號是所述字線驅(qū)動電路的輸出。
9.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述字線升壓電路使寫入控制信號作為輸入，只在進(jìn)行寫入時使所述字線升壓。
10.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其特征在于，所述字線升壓電路使列解碼信號作為控制輸入，并且所述字線驅(qū)動電路使全體字線的信號作為輸入，多個所述字線驅(qū)動電路被連接到所述全體字線上，根據(jù)所述列解碼信號在寫入動作時選擇所述字線升壓電路的動作/不動作。
11.一種半導(dǎo)體存儲裝置，具備具有驅(qū)動字線的驅(qū)動晶體管的字線驅(qū)動電路；在所述字線驅(qū)動電路的輸出剛到達(dá)高電平后的時間，使所述驅(qū)動晶體管截止的電路；在所述驅(qū)動晶體管截止后的時間，使所述字線升壓的字線升壓電路，其特征在于，所述字線升壓電路是設(shè)置在具有比供給所述字線驅(qū)動電路的電源電壓高的電壓的電壓源和所述字線之間的開關(guān)電路，在所述驅(qū)動晶體管截止后的時間，使所述開關(guān)電路導(dǎo)通。
12.如權(quán)利要求11所述的半導(dǎo)體存儲裝置，其特征在于，所述開關(guān)電路使來自所述字線驅(qū)動電路的信號作為導(dǎo)通/截止的控制信號，具有使來自所述字線驅(qū)動電路的信號變換為比供給所述字線驅(qū)動電路的電源電壓高的電壓的電平變換電路。
13.如權(quán)利要求11所述的半導(dǎo)體存儲裝置，其特征在于，所述開關(guān)電路使寫入控制信號作為導(dǎo)通/截止的控制信號來輸入，只在寫入時響應(yīng)來自所述字線驅(qū)動電路的信號。
全文摘要
具備具有驅(qū)動字線的驅(qū)動晶體管的字線驅(qū)動電路；在字線驅(qū)動電路的輸出到達(dá)高電平后立即的時間，使字線驅(qū)動電路的驅(qū)動晶體管截止的電路；在驅(qū)動晶體管截止后的時間，使字線升壓的字線升壓電路。字線升壓電路由一端連接到字線的耦合電容和輸出端連接到耦合電容的另一端的電容驅(qū)動電路構(gòu)成。電容驅(qū)動電路在使驅(qū)動晶體管成為截止的時間，使輸出從低電平變化為高電平。耦合電容由與字線并行的布線構(gòu)成。
文檔編號H01L27/11GK1571068SQ20041000382
公開日2005年1月26日 申請日期2004年2月6日 優(yōu)先權(quán)日2003年2月7日
發(fā)明者里見勝治, 赤松寬范 申請人:松下電器產(chǎn)業(yè)株式會社