專(zhuān)利名稱(chēng)：閃速存儲(chǔ)器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于編程和測(cè)試非逸失性存儲(chǔ)器單元的非易失性存儲(chǔ)器陣列結(jié)構(gòu)。本發(fā)明還涉及用在非易失性存儲(chǔ)器陣列中的負(fù)性泵的電路。
背景技術(shù)：
閃速存儲(chǔ)器單元在本領(lǐng)域是公知的。通常它們以包括多個(gè)列和行的陣列形式構(gòu)成。在1998年7月2日申請(qǐng)的美國(guó)待審專(zhuān)利申請(qǐng)序號(hào)09/110,096中公開(kāi)了閃速存儲(chǔ)器單元的例子，在此作為參考。存儲(chǔ)器單元一般配置成陣列。在美國(guó)專(zhuān)利U.S.5,493,534中公開(kāi)了陣列的一個(gè)例子。用在非易失性存儲(chǔ)器陣列中的負(fù)電荷泵在本領(lǐng)域也是公知的。例如參見(jiàn)U.S.4,673,829；U.S.5,406,517和U.S.5282,170。
發(fā)明內(nèi)容
公開(kāi)了新型閃速存儲(chǔ)器陣列的各種方案。本發(fā)明的一種電可擦除和可編程只讀存儲(chǔ)器陣列，所述陣列包括存儲(chǔ)器單元陣列，每個(gè)存儲(chǔ)器單元包括具有多個(gè)端子的浮柵存儲(chǔ)器晶體管，所述存儲(chǔ)器單元陣列配置成多行和多列；連接到所述陣列的所述多行存儲(chǔ)器單元的多個(gè)字線(xiàn)，同時(shí)一條字線(xiàn)連接到相同行中的存儲(chǔ)器單元；行解碼器，其位于靠近所述陣列一側(cè)并連接到所述多個(gè)字線(xiàn)，用于接收地址信號(hào)和用于將低電壓信號(hào)提供給在此響應(yīng)的所述多個(gè)字線(xiàn)；連接到所述陣列的所述多行存儲(chǔ)器單元的多個(gè)編程線(xiàn)，所述多個(gè)編程線(xiàn)與所述多個(gè)字線(xiàn)平行但空間分開(kāi)，并且僅僅擴(kuò)展到所述行解碼器；和高電壓發(fā)生電路，其位于靠近所述陣列的另一側(cè)，即相對(duì)的一側(cè)，并且連接到所述多個(gè)編程線(xiàn)，用于接收所述地址信號(hào)和用于將高電壓信號(hào)提供給在此響應(yīng)的所述多個(gè)編程線(xiàn)。
新型陣列的一個(gè)方案是每個(gè)存儲(chǔ)器單元包括具有多個(gè)端子的浮柵存儲(chǔ)器晶體管，存儲(chǔ)器單元以多列和多行配置。多個(gè)字線(xiàn)被連接到存儲(chǔ)器單元的多個(gè)行，同時(shí)一個(gè)字線(xiàn)連接到相同行的存儲(chǔ)器單元。行解碼器位于靠近存儲(chǔ)器陣列的一側(cè)并被連接到多個(gè)字線(xiàn)，用于接收地址信號(hào)和用于將低電壓信號(hào)供給在此響應(yīng)的多個(gè)字線(xiàn)。多個(gè)編程線(xiàn)被連接到所述陣列之存儲(chǔ)器單元的多個(gè)行。該多個(gè)編程線(xiàn)與該多個(gè)字線(xiàn)共線(xiàn)但相互分開(kāi)并且僅僅伸展到行解碼器。高電壓發(fā)生電路位于靠近陣列的另一側(cè)，即相對(duì)的一側(cè)，并且被連接到該多個(gè)編程線(xiàn)，用于接收地址信號(hào)和用于將高電壓信號(hào)供給在此響應(yīng)的多個(gè)編程線(xiàn)。
本發(fā)明的其它方案，包括各種字線(xiàn)或行線(xiàn)搭接到金屬線(xiàn)以提供較好的導(dǎo)電性；在非易失性存儲(chǔ)器單元上提供測(cè)試圖形；在非易失性存儲(chǔ)器單元上提供應(yīng)力測(cè)試；相同頁(yè)或扇區(qū)的所有行共用解碼電路用于擦除和編程；提供將非編程電壓供給所有非選擇單元的小型解碼電路；和提供負(fù)電壓泵。
圖1(a)是用在本發(fā)明存儲(chǔ)器單元第一實(shí)例的剖面示意圖；圖1(b)是使用1μmCMOS設(shè)計(jì)規(guī)則的圖1(a)所示單元第一實(shí)例的頂部布置圖；圖2是圖1(a)所示存儲(chǔ)器單元第一實(shí)例的剖面示意圖，表示了耦合電容的原理；圖3是用在本發(fā)明存儲(chǔ)器單元第二實(shí)例的剖面示意圖；圖4是用在本發(fā)明存儲(chǔ)器單元第三實(shí)例的剖面示意圖；圖5(a)是用在本發(fā)明存儲(chǔ)器單元第四實(shí)例的剖面示意圖；圖5(b)是使用1μmCMOS設(shè)計(jì)規(guī)則的圖5(a)所示用在本發(fā)明單元第四實(shí)例的頂部布置圖；圖6是用在本發(fā)明存儲(chǔ)器單元第五實(shí)例的剖面示意圖；圖7(a-b)是用在本發(fā)明存儲(chǔ)器單元第六實(shí)例的剖面示意圖；圖8是使用圖1-7所示存儲(chǔ)器單元之存儲(chǔ)器陣列結(jié)構(gòu)的一個(gè)實(shí)例的平面示意圖；
圖9是圖8所示一部分陣列的詳細(xì)電路示意圖；圖10是圖8所示存儲(chǔ)器陣列結(jié)構(gòu)的詳細(xì)平面示意圖；圖11是圖10所示一部分陣列的詳細(xì)電路示意圖；圖12a是用于測(cè)試存儲(chǔ)器陣列之存儲(chǔ)器單元的圖10所示的該部分存儲(chǔ)器陣列以及僅僅在編程期間通電的AC碼電路系統(tǒng)的詳細(xì)示意圖；圖12b是AC碼電路系統(tǒng)布置的平面示意圖，其表示了設(shè)計(jì)的小型化；圖13是存儲(chǔ)器陣列中多晶硅字線(xiàn)搭接到金屬線(xiàn)上的頂視圖；圖14是存儲(chǔ)器陣列中擴(kuò)散線(xiàn)搭接到金屬線(xiàn)上的頂視圖；圖15是用在存儲(chǔ)器陣列中的用于將高電壓提供給控制柵的電壓發(fā)生器的電路圖；圖16是產(chǎn)生供給ARVSS之電壓的電路示意圖，該電壓供給存儲(chǔ)器陣列中存儲(chǔ)器單元的源極；圖17是概括在編程/擦除/讀出操作中供給選擇和非選擇單元之電壓的圖表；圖18是局部負(fù)電荷泵的方框圖，其中局部電荷泵是與存儲(chǔ)器單元的每頁(yè)或扇區(qū)相聯(lián)系的；圖19是表示用在存儲(chǔ)器陣列中的全局電荷泵和局部電荷泵分布的方框圖；圖20是圖18所示一部分局部電荷泵的詳細(xì)電路圖；圖21是用在存儲(chǔ)器陣列中各種信號(hào)電壓作為時(shí)間的函數(shù)的曲線(xiàn)，表示了因電荷泵導(dǎo)致的泵浦作用；圖22是用在存儲(chǔ)器陣列中另外的各種信號(hào)電壓作為時(shí)間的函數(shù)的曲線(xiàn)，表示了因電荷泵導(dǎo)致的泵浦作用。
具體實(shí)施例方式
本發(fā)明中，公開(kāi)了閃速存儲(chǔ)器陣列。能夠使用具有任何類(lèi)型的閃速存儲(chǔ)器單元。但是，特別適合使用下述閃速存儲(chǔ)器單元。
閃速存儲(chǔ)器單元圖1(a)示出存儲(chǔ)器單元10的一個(gè)實(shí)例。存儲(chǔ)器單元10包括半導(dǎo)體基片12，具有在其間分開(kāi)的源極14，漏極16和溝道18。選擇柵20位于溝道18的第一部分38上，其由第一絕緣層22分開(kāi)。盡管在圖1(a)中選擇柵20示為重疊一部分漏極16，但是選擇柵20重疊漏極16不是主要的。選擇柵20是被沉積在基片12上的第一多晶硅層。不同于US4462090中所說(shuō)明的尋址柵，用在存儲(chǔ)器單元10中的選擇柵20是平面的，因此不需要經(jīng)過(guò)不對(duì)中。第一絕緣層22能夠是諸如氧化硅的傳統(tǒng)絕緣材料。
由第二多晶硅層構(gòu)成的浮柵24具有兩個(gè)部分在選擇柵20上的并由第二絕緣層26分開(kāi)的第一部分，和在基片12上的并由第三絕緣層28分開(kāi)的第二部分。浮柵24的第二部分?jǐn)U充到在選擇柵20和源極14之間的一部分溝道18上。另外，浮柵24的第二部分?jǐn)U充到源極14上。
控制柵30在選擇柵20和浮柵24上，由第四絕緣層32分開(kāi)。存儲(chǔ)器單元10由供給在四個(gè)端子即源極14、漏極16、選擇柵20和浮柵24上的電壓控制。
圖1(b)示出存儲(chǔ)單元10的布置圖，其是基于使用1μmCMOS技術(shù)設(shè)計(jì)規(guī)則設(shè)計(jì)的。由于下面要討論的單元的可量測(cè)性，單元尺寸可以減小到接近直接正比于定標(biāo)技術(shù)(scaled technology)的線(xiàn)寬。例如使用1μmCMOS技術(shù)，n+漏極區(qū)16能夠是0.3μm深；n+源極區(qū)14能夠是0.5-0.6μm深；第一絕緣膜區(qū)22能夠是180的熱生長(zhǎng)SiO2膜；第三絕緣膜區(qū)28能夠是100的熱生長(zhǎng)SiO2膜；第二絕緣膜區(qū)26能夠是具有250SiO2等價(jià)厚度的ONO膜；第四絕緣膜區(qū)32能夠是另一具有250SiO2等價(jià)厚度的ONO膜。選擇柵20的長(zhǎng)度能夠是1μm；全部浮柵24的長(zhǎng)度能夠是1.1μm，具有0.5μm在選擇柵上的重疊和0.6μm直接在基片上；控制柵30的長(zhǎng)度能夠是1.1μm，具有0.25μm重疊選擇柵20和0.85μm重疊浮柵24。
通常根據(jù)下述步驟制造存儲(chǔ)器單元10a)在第一導(dǎo)電類(lèi)型的半導(dǎo)體基片12上形成絕緣的有源器件區(qū)；b)在半導(dǎo)體基片12的有源器件區(qū)上形成第一絕緣膜22；c)在定義第一溝道區(qū)的基片的有源器件區(qū)上通過(guò)第一絕緣膜22形成選擇柵20；d)在沒(méi)有被選擇柵20覆蓋的有源器件區(qū)上形成第三絕緣膜28，在選擇柵20上形成第二絕緣膜26；e)在定義第二溝道區(qū)的半導(dǎo)體基片12上通過(guò)第三絕緣膜28和在選擇柵20上通過(guò)第二絕緣膜26形成浮柵24；f)在選擇柵20和浮柵24上形成第四絕緣膜32；
g)在選擇柵20和浮柵24上通過(guò)第四絕緣膜32形成控制柵30；h)利用第二導(dǎo)電類(lèi)型諸如砷的離子注入，利用分別摻雜源極和漏極區(qū)14和16，形成源極區(qū)14和漏極區(qū)16。通常，隔離體(spacer)靠近浮柵24和選擇柵20放置。砷以大約為1×1015到1×1016個(gè)離子/cm2的濃度注入，并且注入電壓為30Kev到80Kev。由于形成周邊晶體管LDD結(jié)用以減小短溝道晶體管熱電子效應(yīng)所要求的隔離體的出現(xiàn)，注入的砷將很少或沒(méi)有與浮柵24重疊。此后，砷注入的橫向擴(kuò)散將使砷雜質(zhì)到達(dá)基本上接近浮柵24和選擇柵20側(cè)壁的區(qū)域。但是，浮柵24和源極區(qū)14之間的重疊不足以允許單元工作所要求的Fowler-Nordheim隧穿幅值。因此，要求第二注入以形成較大程度重疊浮柵24的較深源極區(qū)14；i)利用第二導(dǎo)電類(lèi)型諸如磷的離子注入，在有或沒(méi)有隔離體靠近浮柵24側(cè)壁放置并引起在源極區(qū)14中離子注入通過(guò)熱擴(kuò)散的橫向擴(kuò)散的情況下，形成被一部分浮柵24重疊的源極區(qū)14。磷以大約為1×1014到1×1016個(gè)離子/cm2的濃度注入，并且注入電壓大約為30Kev到80Kev。由于鱗比砷具有1.5到2倍的較深注入范圍和2到3倍的較高擴(kuò)散常數(shù)，注入的鱗形成了比漏極區(qū)16較深的源極區(qū)14。較深的源極結(jié)引起與浮柵24較大的重疊，其提供了用于擦除操作的隧道效應(yīng)區(qū)。具有鱗注入的源極區(qū)的較高濃度還使在源極結(jié)和源極到隧道氧化物界面區(qū)之間的電壓降最小化，使得能夠感應(yīng)出較高的隧道電流。具有較深源極結(jié)的另一原因是其將具有較高的接地柵或負(fù)柵加速結(jié)擊穿電壓，更重要的是，其具有較低的引起從源極結(jié)到基片漏電的帶到帶隧道電流。帶到帶隧道電流將使過(guò)負(fù)載出現(xiàn)在共芯片的乘法器上，引起低Vcc工作困難。
擦除或?qū)懭搿?”為了寫(xiě)入“1”或者擦除存儲(chǔ)器單元10，使得存儲(chǔ)單元10處于導(dǎo)電狀態(tài)，將例如為12V的高電壓加到源極S14。漏極D16，選擇柵SEL20和控制柵CG30都處于地電勢(shì)。由于在浮柵24和選擇柵20之間和在浮柵24和控制柵30之間的高電容性耦合，由于在源極區(qū)14和浮柵24之間很低的電容性耦合以及在源極區(qū)16和浮柵24之間的重疊，很大比例的所加電壓出現(xiàn)在源極區(qū)14和浮柵24上。這引起通過(guò)Fowler-Nordheim隧道效應(yīng)機(jī)制電子從浮柵24隧穿到源極區(qū)14，但不會(huì)到達(dá)基片。
圖2示出了電容耦合元件。浮柵和源極之間的電壓差ΔVf-g可以表示為ΔVf-g＝Vs(C(f-Cg)+C(f-sel))/(C(f-Cg)+C(f-sel)+C(f-s))＝VsRe這里Re是擦除操作期間的耦合比率，和Re＝(C(f-Cg)+C(f-sel))/(C(f-Cg)+C(f-sel)+C(f-s))Vs是源極電壓；C(f-Cg)是在浮柵和控制柵之間的總的耦合電容；C(f-sel)是在浮柵和選擇柵之間的總的耦合電容；C(f-s)是在浮柵和源極之間的總的耦合電容。
根據(jù)上述給出的尺寸，擦除耦合比率Re為89％。由于Vs是12V，10.68V的總電壓出現(xiàn)在100A隧道效應(yīng)的氧化物(即第三絕緣膜28)上，其足以感應(yīng)出從源極區(qū)14和浮柵28的足夠的隧道電流，并引起浮柵28正向充電。
在源極電壓為12V時(shí)，在源極結(jié)上可以發(fā)生帶到帶的隧道效應(yīng)機(jī)制，其將增加源極電流的幅值。由于共芯片電壓乘法器通常用作為供應(yīng)高電壓，帶到帶的隧道電流將要求更強(qiáng)的電壓乘法器設(shè)計(jì)。
擦除單元10的一種方法是給控制柵30加負(fù)偏置(-8到-10V)，同時(shí)保持選擇柵20為地電勢(shì)或者為與控制柵30相同的負(fù)偏置，并且將源極14上的電壓僅僅升高到5V或接近Vcc，例如為6-7V。該方法的優(yōu)點(diǎn)是源極電壓現(xiàn)在處于較低的電勢(shì)。通過(guò)減小源極電壓，人們可以直接從Vcc電源或從僅具有較少泵浦級(jí)的電壓乘法器中供給該源極電壓，有較高的電流供應(yīng)能力。
編程或?qū)懭搿?”為了將“0”寫(xiě)入存儲(chǔ)器單元10，使得存儲(chǔ)單元10處于非導(dǎo)電狀態(tài)，將例如為5到8V的高電壓加到源極S14。將10到12V的第二高電壓加到控制柵30。漏極電壓保持在0V或者在0.3到1.0V量級(jí)的較小偏置電壓上。選擇柵20下面的恰好在晶體管閾值電壓Vt之上的小電壓例如Vt+ΔV(這里ΔV為0.1到0.5V)加到選擇柵20上。選擇柵20上的電壓使晶體管在微安量級(jí)上從漏極16到源極14流過(guò)一個(gè)小電流。由于加在控制柵30和源極區(qū)14上的高電壓，在浮柵24上的電勢(shì)耦合很高。浮柵電壓Vf由下述方程可以得到
Vf＝(Vcg*C(f-Cg)+Vsel*C(f-sel)+Vs*C(f-s))/(C(f-Cg)+C(f-sel)+C(f-s))這里Vcg是加到控制柵30上的電壓；Vsel是加到選擇柵20上的電壓；Vs是加到源極14上的電壓；C(f-Cg)，C(f-sel)和C(f-s)與前述定義相同。
施加Vcg＝12V，Vs＝8V和Vsel＝1V，則Vf＝9.1V。該電勢(shì)引起溝道近區(qū)34被拉高。在溝道18上面的浮柵24左邊沿下面的基片12的表面電勢(shì)被估計(jì)為大約1V，低于浮柵電壓或8V。由于選擇晶體管恰好被偏置在閾值電壓之上，選擇柵20下面的溝道電勢(shì)接近于為0V或小的偏置電壓的漏極電壓，正如前述。因此，在緊靠選擇柵20下面的溝道18中的區(qū)域和緊靠浮柵24下面的溝道18中的區(qū)域上產(chǎn)生了近似為8V的電壓差。在緊靠選擇柵20下面的溝道的區(qū)域和緊靠浮柵24下面的溝道的區(qū)域之間的間隙寬度近似為200到400。因此就產(chǎn)生了2到4MV/cm的電場(chǎng)，其高得足以引起熱電子從溝道18注入到浮柵24并且將浮柵24充電到非導(dǎo)電狀態(tài)。
在浮柵24和選擇柵20之間，在浮柵24和控制柵30之間和源極區(qū)14和浮柵24之間的重疊區(qū)域形成了存儲(chǔ)單元的電容性耦合元件。這些區(qū)域是垂直堆積或者沿側(cè)壁形成。由于垂直堆積元件的比率與定標(biāo)無(wú)關(guān)以及側(cè)壁元件的電容僅僅依賴(lài)于多晶硅柵的厚度而非定標(biāo)尺寸，存儲(chǔ)器單元10的耦合比率將不隨定標(biāo)的傳統(tǒng)單元的耦合比率發(fā)生衰減。
由于由選擇柵20和控制柵30提供的對(duì)浮柵24的高耦合比率，浮柵24的寬度并不比圖1(b)所示的有源擴(kuò)散區(qū)的寬度寬。由于這個(gè)原因，存儲(chǔ)器單元10的尺寸可以與傳統(tǒng)堆積柵型閃速單元尺寸相比或小于它，傳統(tǒng)堆積柵型閃速單元要求在浮柵和場(chǎng)氧化物區(qū)之間有某些重疊以增加耦合比率。
另外，由于分柵結(jié)構(gòu)，存儲(chǔ)器單元10不具有堆積柵單元的過(guò)擦除問(wèn)題。此外，存儲(chǔ)器單元10的一個(gè)獨(dú)特的特性是選擇柵20的長(zhǎng)度能夠被限定在最小的線(xiàn)寬上。不同于傳統(tǒng)的分柵結(jié)構(gòu)，存儲(chǔ)器單元10對(duì)對(duì)準(zhǔn)變化是完全不靈敏的。這消除了在傳統(tǒng)分柵型閃速存儲(chǔ)器單元中常見(jiàn)的穿通和漏電問(wèn)題，這在美國(guó)專(zhuān)利US5,029,130中進(jìn)行了示例。因此，存儲(chǔ)器單元10優(yōu)越于傳統(tǒng)的堆積和分柵單元。
由于低的編程和擦除電流的性質(zhì)，編程和擦除操作所要求的高電壓可以有共芯片電壓乘法器提供。電壓乘法器可以在單一的5V，3.3V或者更低的電源下工作。因此，該單元允許存儲(chǔ)器陣列在5V，3.3V或者更低電壓的單一電源下工作。
存儲(chǔ)器單元110的第二實(shí)例示于圖3的示意剖面圖中。存儲(chǔ)器單元110具有與圖1(a)所示實(shí)例的相同元件。因此，相同的數(shù)字用于指定類(lèi)似的部件。圖3所示的第二實(shí)例和圖1(a)所示的第一實(shí)例之間的差別僅僅是控制柵30包裹著浮柵24，并且擴(kuò)展到源極區(qū)14，但是從那里被絕緣。存儲(chǔ)器單元110的優(yōu)點(diǎn)是兩方面(1)控制柵30完全包裹著浮柵24使得在控制柵30和浮柵24之間的不對(duì)準(zhǔn)將不影響單元110的耦合比率。(2)源極區(qū)14上的隧道氧化物區(qū)即位于靠近浮柵24邊沿的第三絕緣層28部分通常非常脆弱，在源極區(qū)離子注入工藝誘導(dǎo)下?lián)p壞。借助完全包裹著浮柵24的控制柵30包括彎角，其用作為保護(hù)隧道氧化物的完整性。但是，為了使源極結(jié)到達(dá)隧道氧化物區(qū)下面的層次，在沉積控制柵30之前就形成n區(qū)14a。n區(qū)14a的形成是在形成浮柵24之后和在形成第四絕緣層32之前或之后通過(guò)直接離子注入完成的。注入離子的種類(lèi)可以是AS或P+。隨后進(jìn)行熱激發(fā)使注入離子擴(kuò)散到浮柵下面的區(qū)域中。
圖4中示出了存儲(chǔ)器單元210第三實(shí)例的剖面示意圖。同樣，由于存儲(chǔ)器單元210類(lèi)似于存儲(chǔ)器單元110和存儲(chǔ)器單元10，因此類(lèi)似部件被指定為類(lèi)似的數(shù)字表示。存儲(chǔ)器單元210與存儲(chǔ)器單元110和存儲(chǔ)器單元10之間的差別僅僅是1)存儲(chǔ)器單元210的控制柵30在漏極區(qū)16上具有一個(gè)與選擇柵20的邊沿對(duì)準(zhǔn)的邊沿；和2)存儲(chǔ)器單元210的控制柵30在源極區(qū)14上具有另一個(gè)與浮柵24的邊沿對(duì)準(zhǔn)的邊沿。
在控制柵30形成之前，限定選擇柵20和浮柵24，使得選擇柵20的左邊沿和浮柵24的右邊沿伸過(guò)控制柵30的極限尺寸。在控制柵30確定之后，控制柵30用作為刻蝕掩膜以刻蝕選擇柵20的左邊沿和浮柵24的右邊沿。存儲(chǔ)單元210的主要優(yōu)點(diǎn)是單元尺寸小于存儲(chǔ)器單元110和10。缺點(diǎn)是選擇柵20的長(zhǎng)度是控制柵30和選擇柵20之間非對(duì)準(zhǔn)的函數(shù)，以及浮柵24的長(zhǎng)度是控制柵30和浮柵24之間非對(duì)準(zhǔn)的函數(shù)。
圖5(a)中示出了存儲(chǔ)器單元310第四實(shí)例的剖面示意圖。同樣，由于存儲(chǔ)器單元310類(lèi)似于存儲(chǔ)器單元210，110和10，因此類(lèi)似部件被指定為類(lèi)似的數(shù)字表示。差別是溝道18被分成三個(gè)區(qū)。正如前述，選擇柵20定位在溝道18的第一部分38上，通過(guò)第一絕緣層22從那里分開(kāi)。浮柵24具有在選擇柵20上面的第一部分并且從那里進(jìn)行絕緣，和具有在基片12上面的第二部分并且從那里進(jìn)行絕緣以及擴(kuò)展到在選擇柵20和源極區(qū)14之間的溝道18的第二部分37上?？刂茤?0具有在浮柵24上面的部分并且從那里進(jìn)行絕緣，和具有在選擇柵20上面的部分并且從那里進(jìn)行絕緣，以及是在溝道18的第三部分36上并且從那里進(jìn)行絕緣。另外，控制柵30伸展到漏極區(qū)16的上面，與漏極區(qū)16不接觸。對(duì)漏極區(qū)16的訪(fǎng)問(wèn)是通過(guò)基片12上的漏極線(xiàn)完成的。圖5(b)中示出了第四實(shí)例的布置圖。借助存儲(chǔ)器單元310，控制柵30還用作為存儲(chǔ)器陣列的字線(xiàn)。選擇存儲(chǔ)器單元310，當(dāng)控制柵30偏置在高電壓或Vcc時(shí)，其接通直接在控制柵30下面的溝道18的部分36。偏置選擇柵20使得溝道18的部分38在讀期間總是接通。存儲(chǔ)器單元310是按與存儲(chǔ)器單元210，110和10相同的機(jī)制進(jìn)行編程和擦除的。
圖6中示出了存儲(chǔ)器單元410第五實(shí)例的剖面示意圖。存儲(chǔ)器單元410類(lèi)似于存儲(chǔ)器單元310。存儲(chǔ)器單元410與存儲(chǔ)器單元310之間的差別僅僅是選擇柵20具有一個(gè)與浮柵24的邊沿對(duì)準(zhǔn)的邊沿，使用說(shuō)明存儲(chǔ)器單元210時(shí)說(shuō)明的類(lèi)似的自對(duì)準(zhǔn)技術(shù)。因此，控制柵30直接在浮柵24和溝道18上，但不直接在選擇柵20上。類(lèi)似于存儲(chǔ)器單元310的實(shí)例，存儲(chǔ)器單元410具有包括三部分38，37和36的溝道，在該三部分38，37和36上分別具有選擇柵20，浮柵24和控制柵30。存儲(chǔ)器單元410的工作原理與存儲(chǔ)器單元310的工作原理相同。
參考圖7a，其示出了存儲(chǔ)器單元510第六實(shí)例。存儲(chǔ)器單元510類(lèi)似于存儲(chǔ)器單元210。存儲(chǔ)器單元510與存儲(chǔ)器單元210之間的差別僅僅是控制柵30具有與浮柵24的第一邊沿和第二邊沿對(duì)準(zhǔn)的第一邊沿和第二邊沿，使用說(shuō)明存儲(chǔ)器單元210時(shí)說(shuō)明的類(lèi)似的自對(duì)準(zhǔn)技術(shù)。因此，控制柵30直接在浮柵24和溝道18上，但不直接在選擇柵20上。另外，由于控制柵具有與浮柵24的兩個(gè)邊沿對(duì)準(zhǔn)的兩個(gè)邊沿，該結(jié)構(gòu)是自對(duì)準(zhǔn)的。存儲(chǔ)器單元510的工作原理與存儲(chǔ)器單元210的工作原理相同。另外，存儲(chǔ)器單元510具有按前述存儲(chǔ)器單元10所說(shuō)明的方法形成的源極區(qū)14和漏極區(qū)16。
參考圖7b，其示出了存儲(chǔ)器單元610第六實(shí)例的另一種變化。存儲(chǔ)器單元610類(lèi)似于存儲(chǔ)器單元510。存儲(chǔ)器單元610與存儲(chǔ)器單元510之間的差別僅僅是選擇柵20還具有與浮柵24邊沿和控制柵30邊沿對(duì)準(zhǔn)的邊沿。因此，控制柵30具有與浮柵24第一邊沿和選擇柵20的一個(gè)邊沿對(duì)準(zhǔn)的第一邊沿。控制柵30具有與浮柵24第二邊沿對(duì)準(zhǔn)的第二邊沿。存儲(chǔ)器單元610還具有按前述存儲(chǔ)器單元10所說(shuō)明的方法形成的源極區(qū)14和漏極區(qū)16。存儲(chǔ)器單元610的工作原理與存儲(chǔ)器單元510的工作原理相同。
存儲(chǔ)器單元510和610的優(yōu)點(diǎn)是控制柵30具有與浮柵24的第一邊沿和第二邊沿對(duì)準(zhǔn)的第一邊沿和第二邊沿，由此能夠消除在控制柵30和浮柵24之間因未對(duì)準(zhǔn)導(dǎo)致的敏感性。當(dāng)控制柵30非均質(zhì)地刻蝕時(shí)，刻蝕工藝能夠通過(guò)要變成控制柵30的多晶硅層、通過(guò)在控制柵30和浮柵24之間的絕緣層32進(jìn)行，直到浮柵24按上述兩個(gè)邊沿的限定被完全刻蝕為止。然后，當(dāng)刻蝕進(jìn)行到浮柵24和選擇柵20之間的絕緣區(qū)26時(shí)，由于絕緣區(qū)26(一般為二氧化硅)能夠用作為刻蝕阻擋，在此刻蝕停止。當(dāng)刻蝕進(jìn)行到二氧化硅26時(shí)，刻蝕減慢，由此表明刻蝕工藝的結(jié)束。對(duì)于存儲(chǔ)器單元610，選擇柵20和基片溝道18之間的氧化物層22能夠用作為自對(duì)準(zhǔn)刻蝕工藝中的刻蝕阻擋。但是，為了刻蝕通過(guò)選擇柵20，需要掩膜步驟以保護(hù)剩余的存儲(chǔ)器單元、單元是其一部分的存儲(chǔ)器陣列、以及周邊區(qū)域，這些未被選擇柵20覆蓋。
最后，存儲(chǔ)器單元510的另一優(yōu)點(diǎn)是可以有逐步階梯高度轉(zhuǎn)變(gradual step height transition)。在存儲(chǔ)器單元510中，從選擇柵20到浮柵24和控制柵30具有在高度上的逐次變化。由于有在高度上的逐次變化，不存在突變步驟，使?jié)撛陔A梯覆蓋區(qū)問(wèn)題(potentialstep coverage problem)最小化。另一方面，存儲(chǔ)器單元610將具有不利階梯覆蓋區(qū)問(wèn)題(worse step coverage problem)，并且選擇柵20的長(zhǎng)度將受到控制柵30和選擇柵20之間對(duì)準(zhǔn)的影響。但是，存儲(chǔ)器單元610可以在面積上比存儲(chǔ)器單元510小。
存儲(chǔ)器單元10，110，210，310，410，510或610能夠用在1996年3月18日申請(qǐng)的美國(guó)專(zhuān)利申請(qǐng)08/619,258公開(kāi)的陣列中，其公開(kāi)在此作為參考。另外，存儲(chǔ)器單元10，110，210，310，410，510或610能夠用在圖8所示的陣列中。存儲(chǔ)器單元分別以右陣列和左陣列40a和40b布置。
在優(yōu)選實(shí)例中，存儲(chǔ)器單元在每一個(gè)陣列40a和40b中以每行512個(gè)單元布置。一組八行的閃速單元構(gòu)成一頁(yè)。在每一個(gè)陣列40a和40b中有256頁(yè)，或者2048(8×256)行的單元。因此，每一個(gè)陣列40a和40b中全部包含了大約為1兆(8×256×512)個(gè)單元，兩個(gè)陣列40a和40b結(jié)合具有2兆個(gè)單元。字線(xiàn)解碼器42置于右存儲(chǔ)器陣列40a和左存儲(chǔ)器陣列40b之間，并將它們分開(kāi)。字線(xiàn)解碼器42在一個(gè)時(shí)間僅僅啟動(dòng)存儲(chǔ)器陣列40a或40b的一個(gè)。字線(xiàn)解碼器42解碼地址信號(hào)44和選擇256頁(yè)線(xiàn)的一個(gè)，以及在所選擇頁(yè)的八個(gè)字線(xiàn)中選擇一個(gè)字線(xiàn)。因此，每個(gè)頁(yè)線(xiàn)啟動(dòng)八行單元或(8×512)個(gè)或4096個(gè)單元。所選擇頁(yè)線(xiàn)還被進(jìn)一步解碼為八個(gè)字線(xiàn)，每個(gè)字線(xiàn)被連接到在那個(gè)行中的每個(gè)單元的選擇柵20上。
類(lèi)似地，靠近右邊存儲(chǔ)器陣列40a或靠近左邊存儲(chǔ)器陣列40b分別是控制柵和AVSS驅(qū)動(dòng)器46a和46b。響應(yīng)地址信號(hào)44，每個(gè)控制柵和AVSS驅(qū)動(dòng)器46a和46b產(chǎn)生控制柵信號(hào)congx和地信號(hào)agndx(這里x是從0到255)，其施加到一個(gè)存儲(chǔ)器陣列40a或40b的一頁(yè)上。因此，控制柵和AVSS驅(qū)動(dòng)器46a產(chǎn)生256個(gè)cong信號(hào)和256個(gè)agnd信號(hào)，每個(gè)cong信號(hào)施加到右邊存儲(chǔ)器陣列40a一頁(yè)的單元的控制柵30上，每個(gè)agnd信號(hào)施加到右邊存儲(chǔ)器陣列40a一頁(yè)的單元的源極14上?？刂茤藕虯VSS驅(qū)動(dòng)器46b還產(chǎn)生256個(gè)cong和agnd信號(hào)，每個(gè)cong和agnd信號(hào)施加到左邊存儲(chǔ)器陣列40b一頁(yè)上。這示于圖9中。盡管圖9示出了具有兩個(gè)晶體管的每個(gè)存儲(chǔ)器單元，應(yīng)當(dāng)注意這僅僅是為說(shuō)明的目的，并且至此是說(shuō)明存儲(chǔ)器單元。
Cong信號(hào)由電荷泵100提供具有高電壓，如圖15所示。盡管圖8中所示的存儲(chǔ)器陣列是兩個(gè)電荷泵100，對(duì)于控制柵驅(qū)動(dòng)器46a和46b中的每個(gè)各帶有一個(gè)(電荷泵100)，但是很清楚，一個(gè)單電荷泵100能夠給兩個(gè)控制柵驅(qū)動(dòng)器46a和46b提供高電壓信號(hào)。
ARVSS信號(hào)通過(guò)電源82提供，如圖16所示。類(lèi)似于電荷泵100，圖8中所示的存儲(chǔ)器陣列能夠?yàn)槊總€(gè)控制柵驅(qū)動(dòng)器和AVSS驅(qū)動(dòng)器46a和46b提供一個(gè)電源82，或者單電源82能夠給兩個(gè)控制柵驅(qū)動(dòng)器和AVSS驅(qū)動(dòng)器46a和46b提供電壓信號(hào)。電源82提供6-8V電壓，其在擦除和編程期間提供給ARVSS。在讀出期間，3.5V的電壓從VDD提供并且通過(guò)晶體管84提供。
在單元的每一頁(yè)中，有8個(gè)cong線(xiàn)，每個(gè)都提供電給一行的存儲(chǔ)器單元。但是，在單元的每一頁(yè)中，僅有4個(gè)agndx線(xiàn)，每個(gè)都提供電給兩行的存儲(chǔ)器單元。存儲(chǔ)器單元配置為具有源極14相互連接在一起的相鄰行的單元。因此，在每頁(yè)中僅僅需要4個(gè)agndx線(xiàn)以給8行的單元供電。
對(duì)于每個(gè)存儲(chǔ)器陣列40a和40b有八(8)個(gè)傳感放大器50。因此，每個(gè)傳感放大器50用作存儲(chǔ)器單元列的一個(gè)I/O塊，其由64位線(xiàn)的存儲(chǔ)器陣列40a或40b構(gòu)成。由于正如前面所說(shuō)明的，每個(gè)存儲(chǔ)器子陣列40a和40b包括512列的存儲(chǔ)器陣列，在每個(gè)存儲(chǔ)器陣列40a或40b中有8個(gè)I/O塊。第一傳感放大器50a1將用作存儲(chǔ)器I/O塊1，其包括連接到位線(xiàn)0-63的存儲(chǔ)器單元。第二傳感放大器50a2將用作存儲(chǔ)器I/O塊2，其包括連接到位線(xiàn)64-127的存儲(chǔ)器單元，等等。在讀出或編程期間，在每個(gè)I/O塊中選擇64位線(xiàn)的特定一個(gè)是由地址線(xiàn)A0...A5完成的。另外，傳感放大器50a和50b能夠被結(jié)合成僅僅為8個(gè)傳感放大器用于存儲(chǔ)器陣列40a和40b，其帶有選擇存儲(chǔ)器陣列40a或存儲(chǔ)器陣列40b的地址線(xiàn)A17。
在讀出操作期間，Y通電路60將所選擇的位線(xiàn)連接到合適的傳感放大器。在讀出操作期間A/C碼電路70是不工作的。在字節(jié)編程期間，Y通電路60將所選擇的位線(xiàn)連接到合適的數(shù)據(jù)緩存器80，同時(shí)A/C碼解碼電路70將每個(gè)存儲(chǔ)器I/O塊中沒(méi)有選擇的位線(xiàn)連接到電壓源Vcc(見(jiàn)圖11和12(a和b))以防止電流在沒(méi)有選中單元中的流動(dòng)。
盡管圖9所示的A/C碼電路70是作為接近存儲(chǔ)器陣列40a或40b的“頂部”定位的，即在定位在Y通電路60和傳感放大器50和數(shù)據(jù)緩存器80一側(cè)的相反側(cè)上，這僅僅是為了說(shuō)明而示例性的。實(shí)際上，A/C碼電路70布置在存儲(chǔ)器子陣列40a和40b上，如圖10和12(a和b)所示。
正如圖10中所示，I/O塊中的每個(gè)64位線(xiàn)也向?yàn)橥ǖ谰w管(passtransistor)的Y通電路60供電。每個(gè)Y通電路60接收列選擇信號(hào)Yx(x＝0-63)。列選擇信號(hào)Yx是從選擇左邊或右邊存儲(chǔ)器陣列50a和50b的地址信號(hào)A0...A5和A17解碼來(lái)的信號(hào)。每個(gè)Y通電路60將I/O塊的每個(gè)位線(xiàn)連接到傳感放大器50，與該I/O塊相關(guān)。選擇左傳感放大器50b或選擇右傳感放大器50a是由地址線(xiàn)A17完成的。
當(dāng)?shù)刂沸盘?hào)A0...A5的一個(gè)組合選擇了I/O塊中的特定位線(xiàn)時(shí)，在其它七個(gè)I/O塊之一個(gè)中的對(duì)應(yīng)位線(xiàn)也被選擇了。例如，如果地址線(xiàn)A0...A5上的地址信號(hào)使得選中了來(lái)自I/O塊1(0-63位線(xiàn))的位線(xiàn)10，則也選中來(lái)自I/O塊2(64-127位線(xiàn))的位線(xiàn)74和來(lái)自I/O塊3(128-193位線(xiàn))的位線(xiàn)138等。簡(jiǎn)言之，當(dāng)來(lái)自存儲(chǔ)器子單元的編程或讀出操作發(fā)生了給Y通電路通電時(shí)，就能夠同時(shí)進(jìn)行8個(gè)數(shù)據(jù)信號(hào)的編程或讀出操作。
參考圖11，其示出了A/C碼解碼電路70，Y通晶體管60，傳感放大器50和與64位線(xiàn)的I/O塊1相聯(lián)系的數(shù)據(jù)緩存器80的示意圖。
參考圖12，其較詳細(xì)示出了圖11中所示的A/C碼解碼電路70的一個(gè)例子。A/C碼解碼電路70接收地址線(xiàn)A0...A5以及求反信號(hào)線(xiàn)A0...A5。因此，12個(gè)地址線(xiàn)給每個(gè)A/C碼解碼電路70供電。依賴(lài)于每個(gè)地址信號(hào)是否給通道晶體管的柵極供電，相關(guān)位線(xiàn)被連接到或不被連接到電壓源Vcc。例如，為了將位線(xiàn)0連接到Vcc，地址信號(hào)A0，A1，A2，A3，A4和A5之一個(gè)將不得不為高。對(duì)于位線(xiàn)1，地址信號(hào)A0，A1，A2，A3，A4和A5之一個(gè)將不得不為高。正如前面所討論的，A/C碼電路70在字節(jié)編程期間將沒(méi)有選中的位線(xiàn)連接到Vcc。因此，在字節(jié)編程期間，僅僅A17使能存儲(chǔ)器陣列50a或存儲(chǔ)器陣列50b。而且，在每個(gè)I/O塊中，64位線(xiàn)的63將通過(guò)A/C碼電路70被連接到Vcc。
參考圖12(b)，其示出了位線(xiàn)布置和形成一部分A/C碼電路70之相關(guān)晶體管的平面圖。從圖12(b)可以看出，A/C碼電路70的布置是非常緊湊的，很象ROM碼布置圖。
類(lèi)似地，每個(gè)Y通晶體管60接收列選擇信號(hào)Yx(其也是從地址信號(hào)A0，A1，A2，A3，A4和A5及A17解碼來(lái)的)并且將選擇的位線(xiàn)連接到數(shù)據(jù)緩存器80。如果供給數(shù)據(jù)緩存器80的信號(hào)D為高，(或者輸入數(shù)據(jù)＝“1”)，則選擇的位線(xiàn)被連接到Vcc----恰好與相同I/O塊中所有剩余的63位線(xiàn)一樣。當(dāng)輸入數(shù)據(jù)＝“1”時(shí)，單元保持在被擦除狀態(tài)。如果供給數(shù)據(jù)緩存器80的信號(hào)D為低，(或者輸入數(shù)據(jù)＝“0”)，則選擇的位線(xiàn)被連接到Vcc。這編程所選擇的單元。
每個(gè)字線(xiàn)是由多晶硅1(多晶1)層做成的。每個(gè)單元的每個(gè)浮柵24是由多晶硅2(多晶2)層做成的。連接到單元控制柵30的每個(gè)congx線(xiàn)是由多晶硅3(多晶3)層做成的。連接到單元源極14的每個(gè)agndx線(xiàn)是由基片上的擴(kuò)散層做成的。最后，連接到單元漏極16的每個(gè)位線(xiàn)是由金屬1(金屬1)層做成的。
Congx線(xiàn)(多晶3)是從陣列40a或40b的周邊即從控制柵和AVSS驅(qū)動(dòng)器46a或46b上向字線(xiàn)解碼器42供電的，并且在編程和擦除期間帶有高電壓，和與字線(xiàn)(多晶1)平行。它們不交叉字線(xiàn)，它們也不交叉位于陣列40a和40b之間的字線(xiàn)解碼器42。而且，由于agndx線(xiàn)(擴(kuò)散)是從陣列40a或40b的周邊即從控制柵和AVSS驅(qū)動(dòng)器46a或46b上向字線(xiàn)解碼器42供電的，并且在編程和擦除期間帶有高電壓以及與字線(xiàn)(多晶1)平行，它們不交叉字線(xiàn)，它們也不交叉位于陣列40a和40b之間的字線(xiàn)解碼器42。而且，由于cognx線(xiàn)(多晶3)和agndx線(xiàn)(擴(kuò)散)僅從周邊從向?qū)?yīng)的存儲(chǔ)器子陣列供電，不交叉位于存儲(chǔ)器于陣列40a和40b之間的字線(xiàn)解碼器42，因此控制柵/AVSS驅(qū)動(dòng)器46a或46b的設(shè)計(jì)允許該電路具有在Y方向(與多晶1/多晶3/擴(kuò)散線(xiàn)的垂直方向)上為雙倍的存儲(chǔ)器單元的節(jié)距。這允許對(duì)控制柵陣列接地或AGNDx驅(qū)動(dòng)器46a或46b有較容易的布圖設(shè)計(jì)。通過(guò)將字線(xiàn)解碼器42和字線(xiàn)從congx線(xiàn)分開(kāi)，其帶有相互來(lái)的高電壓和高電壓源100，借助其間的存儲(chǔ)器陣列，能夠使高電壓的有害影響最小。
為了減小字線(xiàn)(多晶1)和陣列Vss(或AGND)線(xiàn)(擴(kuò)散)電阻，采用了第二金屬層(金屬2)。金屬2層完全用作各種線(xiàn)的相互搭接或連接。金屬2層與行線(xiàn)(多晶1)，cognx線(xiàn)(多晶3)和agndx線(xiàn)(擴(kuò)散)平行對(duì)準(zhǔn)，與位線(xiàn)(金屬1)垂直。因此，金屬2層定位在每個(gè)多晶1，多晶3和擴(kuò)散線(xiàn)上并交叉金屬1線(xiàn)。在控制柵線(xiàn)(congx線(xiàn)，其是多晶3)工作時(shí)，電阻不是關(guān)鍵。因此，每頁(yè)的控制柵線(xiàn)(congx，或多晶3)在存儲(chǔ)器陣列的結(jié)尾是短路的。
由于每個(gè)陣列40a和40b是由多頁(yè)構(gòu)成的，因此相對(duì)于一頁(yè)來(lái)解釋各種線(xiàn)的搭接。一頁(yè)中字線(xiàn)(多晶1)的搭接示于圖13中，并如下所述。一頁(yè)中有八個(gè)字線(xiàn)，指定為WL0，WL1，WL2，WL3，WL4，WL5，WL6和WL7。四個(gè)金屬2線(xiàn)的每一個(gè)都連接到靠近單元0，單元64，單元128等的字線(xiàn)WL0，WL2，WL4和WL6的每一個(gè)。另外四個(gè)金屬2線(xiàn)的每一個(gè)都連接到靠近單元32，單元96，單元160等的字線(xiàn)WL1，WL3，WL5和WL7的每一個(gè)。因此，奇數(shù)和偶數(shù)字線(xiàn)交替地搭接空間32分開(kāi)的單元。金屬2到多晶1的搭接是經(jīng)過(guò)從金屬2到金屬1用從金屬1到緊靠近它的多晶1之接觸實(shí)現(xiàn)的。
對(duì)于在每頁(yè)中擴(kuò)散線(xiàn)或AGND的搭接，圖14示出了該搭接，并且按照下述。在每頁(yè)中，有4個(gè)擴(kuò)散線(xiàn)或AGND線(xiàn)，每一個(gè)都供給具有連接到一個(gè)擴(kuò)散線(xiàn)之源極14的相鄰行單元的兩行存儲(chǔ)器單元。單金屬2部分平行對(duì)準(zhǔn)四個(gè)擴(kuò)散線(xiàn)。
每頁(yè)中擴(kuò)散線(xiàn)對(duì)金屬2的搭接如下所述。提供有多個(gè)金屬1部分。金屬1線(xiàn)垂直于擴(kuò)散線(xiàn)放置，并且通過(guò)32單元彼此在空間上分開(kāi)。金屬1線(xiàn)靠近單元0，單元32，單元64等放置。另外，用于每頁(yè)的金屬1部分與用于其它頁(yè)的金屬1的每個(gè)部分空間上分開(kāi)。每個(gè)擴(kuò)散線(xiàn)具有對(duì)在該頁(yè)中金屬1部分的接觸孔。金屬1依次通過(guò)臨近在金屬1和擴(kuò)散線(xiàn)之間接觸孔的通路孔連接到金屬2。
因此，總之，在每頁(yè)內(nèi)有9個(gè)金屬2線(xiàn)，它們都平行于8個(gè)字線(xiàn)。在每個(gè)32單元中(或者搭接位置)，使用了9個(gè)金屬2線(xiàn)的的5個(gè)。5個(gè)金屬2線(xiàn)的的4個(gè)用于搭接到8個(gè)字線(xiàn)的4個(gè)上。并且第五個(gè)金屬2線(xiàn)用于搭接到擴(kuò)散線(xiàn)AGND。在隨后的搭接位置即32單元分開(kāi)處，另一4個(gè)金屬2線(xiàn)用于搭接到其它8個(gè)字線(xiàn)的4個(gè)上。第5金屬2線(xiàn)用于搭接擴(kuò)散線(xiàn)AGND。
正如前述，在每個(gè)陣列40a或40b中，有512列，被分成8個(gè)I/O塊，每個(gè)I/O塊包括64位線(xiàn)(圖9中所示)。64位線(xiàn)的每一個(gè)是由6個(gè)地址信號(hào)的一個(gè)通電的。當(dāng)通電了一個(gè)位線(xiàn)時(shí)，不選擇所有其它的位線(xiàn)。
在頁(yè)擦除期間，一頁(yè)的所有8×512個(gè)單元是同時(shí)被擦除的。這含有被施加到4個(gè)agndx線(xiàn)的6V電壓，這里x是所選擇頁(yè)(0-255)。8個(gè)對(duì)應(yīng)的congx線(xiàn)(x＝0-255)將具有在其上施加的-10.0V的電壓。所選擇陣列的所有位線(xiàn)處于3.5V電壓，而所選擇陣列的所有字線(xiàn)接地。
在讀出期間，所選擇頁(yè)的各種線(xiàn)上的電壓按照下述。四個(gè)AVSS線(xiàn)或agndx線(xiàn)都接地。相同選擇頁(yè)中的congx線(xiàn)偏置在1.5V。所選擇的位線(xiàn)將連接到1.5V的電源。相同I/O塊中的所有沒(méi)有選擇的位線(xiàn)將懸浮或在其上加0電壓。選擇的字線(xiàn)偏置在Vcc。所有其它的字線(xiàn)偏置在0V。流過(guò)所選擇位線(xiàn)的所選擇存儲(chǔ)器單元(如果存儲(chǔ)器單元導(dǎo)電)的電流由相關(guān)的通過(guò)Y通晶體管60連接到所選擇位線(xiàn)的傳感放大器50檢測(cè)。
最后在字節(jié)編程期間，所選擇頁(yè)的所選擇agndx線(xiàn)(x＝0-255)連接到6V的電源。相同選擇頁(yè)的所有8個(gè)congx線(xiàn)(x＝0-255)連接到10V的電源。相同選擇頁(yè)字線(xiàn)的8個(gè)線(xiàn)(0-7)之一個(gè)(x＝0-255)連接到+1.5V的電源。在此，相同選擇行的所有512個(gè)單元將具有下列電壓字線(xiàn)上為+1.5V，控制柵線(xiàn)上為10V和選擇行中單元的源極14上為6V。選擇頁(yè)中沒(méi)有選中行的所有其它存儲(chǔ)器單元將具有下述電壓字線(xiàn)上為0.0V，控制柵線(xiàn)上為10V和行中單元的源極14上為6V。最后，沒(méi)有選中頁(yè)的所有行將具有下述電壓字線(xiàn)上為0.0V，控制柵線(xiàn)上為0.0V和源極14上為0.0V。選中的位線(xiàn)電壓依賴(lài)于輸入數(shù)據(jù)。當(dāng)數(shù)據(jù)＝“0”時(shí)，電壓為0V。當(dāng)數(shù)據(jù)＝“1”時(shí)，電壓大約為3.5V。沒(méi)有選中位線(xiàn)上的電壓大約為3.5V。
測(cè)試格盤(pán)測(cè)試圖具有AC碼電路70的本發(fā)明存儲(chǔ)器陣列還特別適合于容易測(cè)試。在字節(jié)編程操作期間，來(lái)自外部的數(shù)據(jù)供給存儲(chǔ)器陣列并被編程到所選擇的單元中。在字節(jié)編程中，選擇的8位為每位具有消耗大約10微安總共為大約80微安的電流。另外字節(jié)編程時(shí)間大約為10-20微秒。
由于編程時(shí)存儲(chǔ)器單元10，110，210，310，410，510，或610使用了非常低的電流，因此在測(cè)試時(shí)有可能同時(shí)編程選擇頁(yè)所有512個(gè)字節(jié)的固定測(cè)試圖形。這極大地加快了測(cè)試過(guò)程。特別是，如果編程分配了100微秒，在測(cè)試期間，則將被編程的每個(gè)單元的電流消耗將僅僅在1微安的量級(jí)。對(duì)于每頁(yè)4K位，這將要求大約總共為4毫安，其仍然在機(jī)載電壓泵的范圍內(nèi)。因此，在測(cè)試期間具有固定圖形的512字節(jié)的編程將僅僅要求100微秒。對(duì)比之下，如果測(cè)試是使用字節(jié)編程技術(shù)進(jìn)行的，這將要求大約為5120微秒的最小量。因此，在50×量級(jí)上的時(shí)間節(jié)省可以在機(jī)載測(cè)試中實(shí)現(xiàn)。
在運(yùn)載工具上測(cè)試是通過(guò)圖12a中所示的AC碼電路70實(shí)現(xiàn)的。特別是，通過(guò)選擇測(cè)試信號(hào)即測(cè)試1，測(cè)試2，測(cè)試3或測(cè)試4，能夠?qū)⑦x擇電壓加在位線(xiàn)上。通過(guò)控制柵線(xiàn)，字線(xiàn)，和AGND上施加有其它合適的電壓，能夠同時(shí)編程選擇頁(yè)的存儲(chǔ)器單元。測(cè)試1和測(cè)試3加在奇數(shù)位線(xiàn)，而測(cè)試2和測(cè)試4加在偶數(shù)位線(xiàn)。
地址線(xiàn)A0連接到每個(gè)偶數(shù)位線(xiàn)例如BL0，BL2，BL4，...BL62的晶體管上，而其補(bǔ)碼線(xiàn)連接到每個(gè)奇數(shù)位線(xiàn)例如BL1，BL3，BL5，...BL63的晶體管上。地址線(xiàn)A1連接到每隔兩個(gè)連續(xù)位線(xiàn)從BL0開(kāi)始例如BL0，BL1，BL4，BL5，...BL61的晶體管上。當(dāng)然，其補(bǔ)碼線(xiàn)連接到每隔兩個(gè)連續(xù)位線(xiàn)的從BL2開(kāi)始例如BL2，BL3，BL6，BL7，...BL62，BL63的晶體管上。地址線(xiàn)A2連接到每隔四個(gè)連續(xù)位線(xiàn)從BL0開(kāi)始例如BL0，BL1，BL2，BL3，...BL59的晶體管上。當(dāng)然，其補(bǔ)碼線(xiàn)連接到每隔四個(gè)連續(xù)位線(xiàn)的從BL4開(kāi)始例如BL4，BL5，BL6，BL7，...BL60，BL61，BL62，BL63的晶體管上。地址線(xiàn)A3連接到每隔八個(gè)連續(xù)位線(xiàn)從BL0開(kāi)始例如BL0-BL7，...BL55的晶體管上。當(dāng)然，其補(bǔ)碼線(xiàn)連接到每隔八個(gè)連續(xù)位線(xiàn)的從BL8開(kāi)始例如BL8-BL15，...BL56-BL63的晶體管上。地址線(xiàn)A4連接到每隔十六個(gè)連續(xù)位線(xiàn)從BL0開(kāi)始例如BL0-BL15，...BL47的晶體管上。當(dāng)然，其補(bǔ)碼線(xiàn)連接到每隔十六個(gè)連續(xù)位線(xiàn)的從BL16開(kāi)始例如BL16-BL31，...BL48-BL63的晶體管上。最后，地址線(xiàn)A5連接到每隔32個(gè)連續(xù)位線(xiàn)從BL0開(kāi)始例如BL0-BL31的晶體管上。當(dāng)然，其補(bǔ)碼線(xiàn)連接到每隔32個(gè)連續(xù)位線(xiàn)的從BL32開(kāi)始例如BL32-BL63的晶體管上。
圖12a表示了AC碼70的布置圖，其包括示于圖12b的用于測(cè)試電路的晶體管。擴(kuò)散中的剖開(kāi)表示氧化物區(qū)。在多晶硅的地址線(xiàn)(或測(cè)試1，測(cè)試2，測(cè)試3和測(cè)試4線(xiàn))交叉擴(kuò)散區(qū)處，形成了晶體管。
例如(例1)，如果希望選擇頁(yè)中來(lái)自I/O端口之一的位圖是偶數(shù)字線(xiàn)00000000等奇數(shù)字線(xiàn)11111111等則測(cè)試1和測(cè)試2為低，而測(cè)試3和測(cè)試4為高。偶數(shù)字線(xiàn)接1.5V，奇數(shù)字線(xiàn)接地.選擇頁(yè)中所有的控制柵為10V。選擇頁(yè)中所有的AGND線(xiàn)為6V的編程電壓。
另一例子(例2)的位圖形為奇數(shù)字線(xiàn)00000000等偶數(shù)字線(xiàn)11111111等。
這恰是例1的反例。僅有的區(qū)別是奇數(shù)字線(xiàn)和偶數(shù)字線(xiàn)上的電壓交換了。
另一例子(例3)的位圖形為偶數(shù)字線(xiàn)10101010等奇數(shù)字線(xiàn)11111111等。
在這種情況下，測(cè)試1和測(cè)試4為高，測(cè)試2和測(cè)試3為低。偶數(shù)字線(xiàn)接1.5V，奇數(shù)字線(xiàn)接0V。
另一例子(例4)的位圖形為奇數(shù)字線(xiàn)10101010等偶數(shù)字線(xiàn)11111111等。
這恰是例3的反例。奇數(shù)字線(xiàn)和偶數(shù)字線(xiàn)上的電壓交換了。
組合例3和例4產(chǎn)生的測(cè)試位圖形是奇數(shù)字線(xiàn)10101010等偶數(shù)字線(xiàn)01010101等。
其它測(cè)試位圖包括奇數(shù)字線(xiàn)10101010等偶數(shù)字線(xiàn)11111111等。(例5)和偶數(shù)字線(xiàn)01010101等奇數(shù)字線(xiàn)11111111等。(例6)和偶數(shù)字線(xiàn)00000000等奇數(shù)字線(xiàn)00000000等。(例7)用于在選擇頁(yè)中產(chǎn)生測(cè)試圖形的電壓如下數(shù)據(jù)“0” “1” “1” “1”AGND 6v6v 6v6vCONG 10v 10v 10v 10vWL1.5v 1.5v 0v0vBL0v3.5v 0v3.5v應(yīng)力測(cè)試測(cè)試期間單元能夠進(jìn)一步施加應(yīng)力以確定其可靠性。按前述設(shè)置的編程電壓能夠增加以增加存儲(chǔ)器單元上的應(yīng)力。施加到選擇頁(yè)的非選擇行中的單元或選擇行中的單元之CONG上的電壓增加近1.5V。在圖15所示的電路中，電壓泵90產(chǎn)生接近13.0V的輸出信號(hào)VPG。該高電壓通過(guò)引起大約1.5V的一個(gè)二極管壓降的晶體管98(其柵極連接到漏極)提供。因此，大約11.5V提供給晶體管92。在正常工作期間，晶體管92(其柵極連接到漏極)也引起大約1.5V的一個(gè)二極管壓降。因此，在正常工作期間，大約10.0V的電壓是作為輸出信號(hào)VCONG提供的。但是在測(cè)試期間，HPGN信號(hào)為高。這引起電平移位器94通電，其接通了晶體管96。當(dāng)晶體管96導(dǎo)通(和其柵極為大約13V)時(shí)，其引起來(lái)自泵的電壓旁路晶體管92，由此提供11.5V的電壓給CONG線(xiàn)。這引起在測(cè)試期間在被擦除的單元上設(shè)置了附加的電壓應(yīng)力。因此，能夠減小測(cè)試期間的測(cè)試時(shí)間以取得相同的應(yīng)力效果。
負(fù)電壓電路圖17是表示在編程，頁(yè)擦除，和讀出的各種操作期間施加到存儲(chǔ)器單元上的電壓圖表。標(biāo)識(shí)為單元A，B，C，E和G的單元涉及圖9中所示的單元。
圖中示出，每個(gè)控制柵和AVSS驅(qū)動(dòng)器46能夠看成包括256個(gè)控制單元48，它們每一個(gè)都以圖18中方框圖形式示出。每個(gè)控制柵和AVSS驅(qū)動(dòng)器46a和46b都接收從輸入頁(yè)地址產(chǎn)生的20頁(yè)預(yù)先解碼器輸出線(xiàn)，它們被分成三組xp1v0-3；xp24-11和xp312-19，來(lái)自xp1的頁(yè)預(yù)先解碼器線(xiàn)的輸出之一，和來(lái)自xp2的頁(yè)預(yù)先解碼器線(xiàn)的輸出之一，和來(lái)自xp3的頁(yè)預(yù)先解碼器線(xiàn)的輸出之一被提供給每個(gè)控制單元48的三輸入與非門(mén)69。與非門(mén)69的輸出由反相器72反相。如果供給與非門(mén)69的三個(gè)選擇信號(hào)為高，則反相器72的輸出，信號(hào)en，將為高。這作為輸入供給第二與非門(mén)52，時(shí)鐘信號(hào)clk作為其它輸入信號(hào)之一供給第二與非門(mén)52。第二與非門(mén)52的輸出是信號(hào)pumpb，其是解碼的clk信號(hào)，即如果控制單元48是選擇的或解碼的控制單元48，信號(hào)pumpb是時(shí)鐘信號(hào)。如果沒(méi)有選擇控制單元48，則信號(hào)pumpb留在高電平，不進(jìn)行計(jì)時(shí)。信號(hào)pumpb提供給電路塊49。
電路塊49的輸出是信號(hào)agnd和cong。信號(hào)cong是泵浦的負(fù)電壓，其在擦除期間提供給上述的閃速單元10，110，210，310，410，510或610的控制柵。在優(yōu)選的實(shí)施例中，上述閃速單元配置成陣列，具有連接在相同頁(yè)的相同8行中的512×8個(gè)單元的控制柵上的公共控制柵線(xiàn)。正如圖19中所示，公共控制柵線(xiàn)僅僅從控制柵驅(qū)動(dòng)器(46a或46b)伸展到存儲(chǔ)器陣列部分(40a或40b)，不伸展到字線(xiàn)解碼器42。
輸出信號(hào)agnd還同時(shí)提供給相同頁(yè)(或8行存儲(chǔ)器單元)的存儲(chǔ)器單元的源極。因此，通過(guò)將(6-7V)的電壓提供給配置成相同8行(或頁(yè))中的單元的源極，和通過(guò)將(-10V)的負(fù)電壓提供給配置成相同8行的相同單元的控制柵，基于解碼的地址信號(hào)和時(shí)鐘信號(hào)，8行中的單元能夠被同時(shí)擦除。
正如圖20所示，電路塊49包括接收信號(hào)arvss的第一鎖定電路54，其是在編程和擦除期間提供的電源信號(hào)(6-7V)。另外，電路塊49還接收使能信號(hào)en和enb或en。電路塊49響應(yīng)產(chǎn)生agnd信號(hào)。第一電路54接收信號(hào)arvss并且具有兩個(gè)平行的電流通路，使能信號(hào)en和en(反相器72和與非門(mén)69的輸出)分別加在其上。當(dāng)使能信號(hào)en或en信號(hào)為高時(shí)，另一個(gè)就應(yīng)為低。這僅僅引起一側(cè)的第一電路54為高。標(biāo)記為15和17的兩個(gè)PMOS晶體管交叉連接，使得如果一個(gè)PMOS晶體管導(dǎo)通，則另一個(gè)就將截止。如果使能信號(hào)en為高，其意味選擇頁(yè)是用于編程或擦除，則這引起晶體管148導(dǎo)電，使agnd為低，其接通PMOS晶體管17。這引起提供的arvss信號(hào)是作為輸出agnd信號(hào)。如果使能信號(hào)en為低，其意味著讀模式或沒(méi)有選擇用于編程或擦除的頁(yè)，則晶體管150是導(dǎo)電的。這是因?yàn)閑nb或en為高。這引起agnd接地。
使能信號(hào)en或en還提供給鎖定電路56。鎖定電路56類(lèi)似于第一電路54，在于其具有兩個(gè)平行的電流通路，交叉耦合一對(duì)PMOS晶體管。信號(hào)Vcong提供給兩個(gè)PMOS晶體管的源極。Vcong在編程期間為提供給選擇頁(yè)存儲(chǔ)器單元之控制柵的10-12V電壓，在讀出模式期間大約為3.5V電壓以及在擦除模式期間大約為1.5V電壓。PMOS晶體管116的漏極提供輸出信號(hào)v0。在該結(jié)構(gòu)中，鎖定電路56阻止DC電流流動(dòng)。當(dāng)en為高時(shí)，晶體管125導(dǎo)通，將信號(hào)sig連接到vob。擦除期間，sig是0V。這接通PMOS晶體管116，引起vcong(或1.5V)被供給v0。編程期間，sig是1.5V。但是，供給PMOS晶體管116的源極的電壓近似為10V。因此，當(dāng)en為高時(shí)，近似為10V的電壓在編程期間將被供給v0。最后，當(dāng)en為低時(shí)，enb為高。這接通晶體管126，將v0連接到sig或近似為1.5V。讀出模式期間，所有的控制柵為1.5V。
最后，電路塊49包括第二電路58，在擦除期間，其將負(fù)高電壓提供給選擇頁(yè)存儲(chǔ)器單元的控制柵。在編程和讀出模式期間，電路58的晶體管132導(dǎo)通以將電壓V0傳到cong，其被連接到存儲(chǔ)器單元的控制柵。在擦除模式期間，晶體管132和64截止并且控制柵電壓由電路塊58提供。第二電路58從鎖定電路56中接收泵信號(hào)pumpb和輸出信號(hào)v0。第二電路58還包括啟動(dòng)器電路61，其接收負(fù)電壓信號(hào)neghi，在擦除期間，該電壓信號(hào)為-10V量級(jí)，在編程期間為+10V和在讀出期間為3.5V。
啟動(dòng)器電路61包括PMOS型晶體管61，其具有柵極，源極和漏極，連接源極以接收輸入信號(hào)neghi，以及連接?xùn)艠O以接收輸入信號(hào)ngate。啟動(dòng)器電路61的工作如下。當(dāng)在擦除模式輸入信號(hào)ngate為-4V量級(jí)時(shí)，PMOS晶體管61導(dǎo)電。但是，由于加在PMOS型晶體管61源極(即信號(hào)neghi)的電壓要更負(fù)于加在PMOS型晶體管61柵極(即信號(hào)ngate)的電壓，因此在PMOS型晶體管61漏極的輸出將為-4V+|Vth|或近似為-2.75V。這是信號(hào)phb。Phb提供給PMOS晶體管68的柵極，對(duì)此信號(hào)neghi提供給其漏極。由于加在PMOS型晶體管68柵極電壓(在-2.75V量級(jí))不負(fù)于漏極電壓(在-10V量級(jí))，因此源極電壓將為-2.75V+|Vthp|量級(jí)或近似為-1.5V。這是輸出信號(hào)cong。
對(duì)于沒(méi)有選擇的控制柵，泵信號(hào)pumpb不是計(jì)時(shí)時(shí)鐘。Cong的輸出電壓是-1.5V。對(duì)于選擇的控制柵，泵信號(hào)pumpb是計(jì)時(shí)時(shí)鐘，其引起信號(hào)phb變得更負(fù)。隨著泵信號(hào)pumpb開(kāi)始泵浦，信號(hào)phb開(kāi)始變得更負(fù)。這順次引起輸出信號(hào)cong變得更負(fù)。Cong信號(hào)也被連接到晶體管66，其在時(shí)鐘斷路周期期間順次將更負(fù)的電壓提供給節(jié)點(diǎn)phb。該正反饋繼續(xù)將cong泵浦到neghi。信號(hào)phb和cong之泵浦作用的波形示于圖22。Cong1被泵浦到-10V。
圖21表示(選擇的)和(沒(méi)有選擇的)信號(hào)波形。對(duì)于沒(méi)有選擇的控制柵，phb不是計(jì)時(shí)時(shí)鐘。因此對(duì)于沒(méi)有選擇存儲(chǔ)器單元的cong電壓近似為-1.5V或(-2.75+|Vthp|)。
在擦除，編程和讀出三種操作模式中說(shuō)明的各種信號(hào)電壓如下擦除編程讀出
arvss6v 6v 3.5vvcong1.5v 10v 3.5vneghi-10v 10v 3.5vngate-4v 10v 3.5vvgate1.5v 0v 0vsig 0v 1.5v1.5vagnd 6v-s 6v-s00v-n 0v-n0cong -10v-s10v-s 1.5v-1.5v-n 1.5v-n這里s是對(duì)于選擇的存儲(chǔ)器單元，n是對(duì)于沒(méi)有選擇的存儲(chǔ)器單元。
權(quán)利要求
1.一種電可擦除和可編程只讀存儲(chǔ)器陣列，包括配置成多行和多列的非易失性存儲(chǔ)器單元的陣列，同時(shí)每個(gè)存儲(chǔ)器單元包括具有多個(gè)端子的浮柵存儲(chǔ)器晶體管，其中所述多個(gè)端子之一個(gè)是數(shù)據(jù)端子，其中數(shù)據(jù)在編程期間能夠被提供給每個(gè)所述存儲(chǔ)器單元；連接到配置成相同列的所述多個(gè)存儲(chǔ)器單元的所述數(shù)據(jù)端子的多個(gè)列線(xiàn)；和測(cè)試電路，用于響應(yīng)測(cè)試信號(hào)將所述多個(gè)列線(xiàn)連接到電壓源。
2.權(quán)利要求1的陣列，其中所述測(cè)試電路還包括第一測(cè)試電路，用于響應(yīng)第一和第二測(cè)試信號(hào)將奇數(shù)列線(xiàn)連接到第一和第二電壓源；第二測(cè)試電路，用于響應(yīng)第三和第四測(cè)試信號(hào)將偶數(shù)列線(xiàn)連接到第三和第四電壓源。
3.權(quán)利要求2的陣列，其中所述第一和第三電壓源是相同的。
4.權(quán)利要求3的陣列，其中所述第二和第四電壓源是相同的。
5.權(quán)利要求4的陣列，其中所述第一測(cè)試電路包括第一MOS晶體管，其具有空間分開(kāi)的第一和第二端子，其間具有溝道，以及用于控制在所述第一和第二端子之間導(dǎo)電電流的第三端子，所述第三端子用于接收所述第一測(cè)試信號(hào)，并且所述第一端子連接到所述第一電壓源和所述第二端子連接到所述奇數(shù)列線(xiàn)；第二MOS晶體管，其具有空間分開(kāi)的第一和第二端子，其間具有溝道，以及用于控制在所述第一和第二端子之間導(dǎo)電電流的第三端子，所述第三端子用于接收所述第二測(cè)試信號(hào)，并且所述第一端子連接到所述第二電壓源和所述第二端子連接到所述奇數(shù)列線(xiàn)。
6.權(quán)利要求5的陣列，其中所述第二測(cè)試電路包括第三MOS晶體管，其具有空間分開(kāi)的第一和第二端子，其間具有溝道，以及用于控制在所述第一和第二端子之間導(dǎo)電電流的第三端子，所述第三端子用于接收所述第三測(cè)試信號(hào)，并且所述第一端子連接到所述第三電壓源和所述第二端子連接到所述偶數(shù)列線(xiàn)；第四MOS晶體管，其具有空間分開(kāi)的第一和第二端子，其間具有溝道，以及用于控制在所述第一和第二端子之間導(dǎo)電電流的第三端子，所述第三端子用于接收所述第四測(cè)試信號(hào)，并且所述第一端子連接到所述第四電壓源和所述第二端子連接到所述偶數(shù)列線(xiàn)。
7.權(quán)利要求6的陣列，其中所述列線(xiàn)由摻雜的單晶半導(dǎo)體制成，并且其中每個(gè)所述第一，第二，第三和第四MOS晶體管包括與所述列線(xiàn)集成的第一和第二端子，并且其中所述第三端子由多晶硅形成，與所述溝道絕緣開(kāi)。
8.權(quán)利要求7的陣列，還包括多個(gè)第一測(cè)試電路，每個(gè)第一測(cè)試電路連接到所述奇數(shù)列線(xiàn)。
9.權(quán)利要求8的陣列，還包括多個(gè)第二測(cè)試電路，每個(gè)第二測(cè)試電路連接到所述偶數(shù)列線(xiàn)。
10.一種用于測(cè)試具有浮柵存儲(chǔ)器晶體管類(lèi)型的非易失性存儲(chǔ)器單元的方法，每個(gè)存儲(chǔ)器晶體管具有多個(gè)端子，包括編程端子，其用于編程所述存儲(chǔ)器單元，所述方法包括產(chǎn)生第一電壓，足以用于編程所述存儲(chǔ)器晶體管；在所述存儲(chǔ)器晶體管工作期間將所述第一電壓提供給所述編程端子；產(chǎn)生第二電壓，其大于所述第一電壓，并且也足以用于編程所述存儲(chǔ)器晶體管；和在所述存儲(chǔ)器晶體管測(cè)試期間將所述第二電壓提供給所述編程端子。
11.權(quán)利要求10的方法，用于測(cè)試多個(gè)所述非易失性存儲(chǔ)器單元，每個(gè)類(lèi)型都具有浮柵存儲(chǔ)器晶體管，每個(gè)存儲(chǔ)器晶體管具有多個(gè)端子，包括編程端子，其用于編程所述存儲(chǔ)器單元；所述多個(gè)所述非易失性存儲(chǔ)器單元配置成多行和多列的陣列。
12.權(quán)利要求11的方法，其中所述提供所述第二電壓的步驟將所述第二電壓提供給非選擇存儲(chǔ)器單元。
13.權(quán)利要求11的方法，其中所述提供所述第二電壓的步驟將所述第二電壓提供給所選擇的存儲(chǔ)器單元。
14.權(quán)利要求11的方法，其中所述第一電壓是由降低所述第二電壓產(chǎn)生的。
15.一種電可擦除和可編程只讀存儲(chǔ)器陣列，包括配置成多行和多列的非易失性存儲(chǔ)器單元的陣列，每個(gè)存儲(chǔ)器單元包括具有多個(gè)端子的浮柵存儲(chǔ)器晶體管，其中所述多個(gè)端子之一個(gè)是編程端子，其中電壓能夠被提供在其上以編程所述存儲(chǔ)器單元；用于產(chǎn)生第一電壓的第一電路；具有輸入，輸出，以及在所述輸入和所述輸出之間的兩個(gè)電流通路的旁路電路；其中所述兩個(gè)電流通路之一個(gè)具有在所述輸入和所述輸出之間的電壓降；并且所述兩個(gè)電流通路之另一個(gè)是連接到所述輸出的所述輸入，所述旁路電路響應(yīng)控制信號(hào)用于控制沿著所述另一電流通路被提供給所述輸入的電壓；所述第一電壓提供給所述旁路電路的所述輸入；所述旁路電路的所述輸出連接到所述編程端子；以及控制信號(hào)發(fā)生器，用于在測(cè)試模式時(shí)產(chǎn)生所述控制信號(hào)。
16.權(quán)利要求15的陣列，其中在相同行中多個(gè)所述存儲(chǔ)器單元的所述編程端子連接在一起。
17.權(quán)利要求16的陣列，其中在測(cè)試期間所述第一電壓被提供給在相同選擇行中的存儲(chǔ)器單元的全部編程端子。
18.權(quán)利要求16的陣列，其中在測(cè)試期間所述第一電壓被提供給在多個(gè)所選擇行中的存儲(chǔ)器單元的全部編程端子。
19.權(quán)利要求15的陣列，其中所述旁路電路包括第一晶體管，其具有第一和第二端子，其間具有溝道，以及用于控制在第一和第二端子之間導(dǎo)電電流的柵極，所述柵極連接到所述第一端子，并且其中所述一個(gè)電流通路是通過(guò)所述晶體管的溝道，并且其中所述另一個(gè)電流通路是從第一端子到所述柵極；和控制晶體管，其具有第一和第二端子，其間具有溝道，以及用于控制在第一和第二端子之間導(dǎo)電電流的柵極，所述柵極用于接收所述控制信號(hào)，并且所述第一端子連接到所述第一晶體管的所述第一端子；和其中所述控制晶體管的所述第二端子和所述第一晶體管的所述第二端子在所述輸出連接在一起。
全文摘要
一種新型閃速存儲(chǔ)器陣列具有存儲(chǔ)器單元(41a，40b)的陣列，每個(gè)存儲(chǔ)器單元是具有多個(gè)端子的浮柵存儲(chǔ)器晶體管。該存儲(chǔ)器單元(40a，40b)配置成多行和多列，用字線(xiàn)連接相同行中的存儲(chǔ)器單元。行解碼器(44)位于靠近一側(cè)存儲(chǔ)器陣列并連接到多個(gè)字線(xiàn)，用于接收地址信號(hào)和用于提供低電壓信號(hào)。多個(gè)編程線(xiàn)(D0－D7)連接到陣列的多行存儲(chǔ)器單元(41a，41b)，一個(gè)編程線(xiàn)連接到相同行中的存儲(chǔ)器單元。該多個(gè)編程線(xiàn)(D0－D7)與多個(gè)字線(xiàn)成直線(xiàn)但空間分開(kāi)，并且僅僅伸展到行解碼器(44)。高電壓發(fā)生電路(100)位于靠近陣列的另一側(cè)，即相對(duì)的一側(cè)，并且被連接到多個(gè)編程線(xiàn)(D0－D7)，用于接收地址信號(hào)和用于在此響應(yīng)給多個(gè)編程線(xiàn)提供高電壓信號(hào)。
文檔編號(hào)H01L29/423GK1560873SQ20041000406
公開(kāi)日2005年1月5日 申請(qǐng)日期1998年9月16日 優(yōu)先權(quán)日1997年9月19日
發(fā)明者林天樂(lè), 沈秉堯 申請(qǐng)人:積憶科技股份有限公司