專利名稱：具有準(zhǔn)確的電容提取的半導(dǎo)體集成電路的設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體集成電路的設(shè)計(jì)方法及由這種方法設(shè)計(jì)的半導(dǎo)體集成電路，更具體來說，涉及半導(dǎo)體集成電路的分層設(shè)計(jì)中的物理模塊的設(shè)計(jì)方法，還涉及由這種方法設(shè)計(jì)的半導(dǎo)體集成電路。
背景技術(shù)：
在半導(dǎo)體集成電路的設(shè)計(jì)中，需要確定每個(gè)布線和每個(gè)門的時(shí)延，以便通過仿真來計(jì)算總時(shí)延。隨著通過越來越精細(xì)的布局來實(shí)現(xiàn)半導(dǎo)體集成電路，布線的時(shí)延已成為影響總時(shí)延的主導(dǎo)因素。因此就有必要通過從有關(guān)布線間隔的信息中提取布線導(dǎo)線之間的串?dāng)_效果和電容來獲得準(zhǔn)確的時(shí)延。
由于半導(dǎo)體集成電路的規(guī)模的增長，同時(shí)確定整個(gè)電路的布局的平面設(shè)計(jì)方法可能遇到如下的問題數(shù)據(jù)大小超出了設(shè)計(jì)工具的處理極限?；趯?duì)此的考慮，與以前相比，現(xiàn)在更經(jīng)常使用分層的設(shè)計(jì)方法，其確定根據(jù)逐個(gè)功能所劃分的物理模塊的布局并將這些布局組合起來。
在這種分層設(shè)計(jì)方法中，為每個(gè)物理模塊獨(dú)立地確定布局。當(dāng)要通過關(guān)注物理模塊的外部來估計(jì)布線導(dǎo)線之間的串?dāng)_效果和電容時(shí)，該物理模塊內(nèi)部的布線圖案是未知的。因此，做了如下的假設(shè)在所述物理模塊內(nèi)部不存在布線圖案，或者在該物理模塊的內(nèi)部靠近邊界處存在布線圖案，從而使布線導(dǎo)線之間的串?dāng)_效果和電容可以被提取。同樣，當(dāng)關(guān)注物理模塊的內(nèi)部時(shí)，該物理模塊外部的布線圖案是未知的。因此，做了如下的假設(shè)在該物理模塊外部不存在布線圖案，或者在該物理模塊的外部靠近邊界處存在布線圖案，從而使布線導(dǎo)線之間的串?dāng)_效果和電容可以被提取。
現(xiàn)有技術(shù)(專利文獻(xiàn)1)教導(dǎo)了一種用于制作宏的方法，該方法可以抑制諸如由串?dāng)_噪聲引起的信號(hào)時(shí)延的特性的變化。在該方法中，將芯片級(jí)布線導(dǎo)線可以通過的區(qū)域標(biāo)識(shí)在一個(gè)宏內(nèi)，并且根據(jù)該標(biāo)識(shí)區(qū)域的布線條件在該宏內(nèi)自動(dòng)地布置布線導(dǎo)線，從而生成包括關(guān)于通過導(dǎo)線(passing-line)的可分配區(qū)域和自動(dòng)的布線導(dǎo)線布局的信息的宏庫。這使芯片級(jí)布線導(dǎo)線可以通過通過導(dǎo)線的可分配區(qū)域，從而抑制宏內(nèi)部的布線導(dǎo)線與芯片級(jí)布線導(dǎo)線之間的串?dāng)_。
第2002-024310號(hào)日本專利申請(qǐng)公開發(fā)明內(nèi)容本發(fā)明的總體目的是提供一種半導(dǎo)體集成電路的設(shè)計(jì)方法和由該方法所設(shè)計(jì)的半導(dǎo)體集成電路，其基本上消除了由現(xiàn)有技術(shù)的限制和不足所引起的一個(gè)或更多個(gè)問題。
本發(fā)明的特征和優(yōu)點(diǎn)將呈現(xiàn)在隨后的說明中，并且根據(jù)所述說明和附圖將部分地變得清楚，或者可以通過按照所述說明所提供的教導(dǎo)實(shí)施本發(fā)明來學(xué)習(xí)到。在說明書中，以完整、清楚、簡潔和精確的術(shù)語具體指出了半導(dǎo)體集成電路的設(shè)計(jì)方法和由這種方法所設(shè)計(jì)的半導(dǎo)體集成電路，從而使本領(lǐng)域內(nèi)具有普通技術(shù)水準(zhǔn)的人可以實(shí)施本發(fā)明，通過所述半導(dǎo)體集成電路的設(shè)計(jì)方法和由這種方法所設(shè)計(jì)的半導(dǎo)體集成電路，可以實(shí)現(xiàn)并且獲得本發(fā)明的目的以及其他特征和優(yōu)點(diǎn)。
為了實(shí)現(xiàn)依照本發(fā)明的目的的這些和其他的優(yōu)點(diǎn)，本發(fā)明提供了一種半導(dǎo)體集成電路，其包括模塊，其具有其上設(shè)有外部連接端子的第一邊界邊沿和其上沒有設(shè)置外部連接端子的第二邊界邊沿；禁止布線區(qū)域，其從第一邊界邊沿延伸第一距離，并且在該禁止布線區(qū)域中不存在平行于第一邊界邊沿延展的布線導(dǎo)線；以及屏蔽導(dǎo)線，其位于與第二邊界邊沿相距第二距離的位置處，并且平行于該第二邊界邊沿延展。
根據(jù)本發(fā)明的另一方面，一種半導(dǎo)體集成電路的設(shè)計(jì)方法包括以下步驟a)檢查模塊區(qū)域的每個(gè)邊界邊沿，以便確定邊界邊沿是其中設(shè)有外部連接端子的第一邊界邊沿，還是其中沒有設(shè)置外部連接端子的第二邊界邊沿；b)設(shè)置禁止布線區(qū)域，該禁止布線區(qū)域從第一邊界邊沿延伸第一距離，并且在該禁止布線區(qū)域中不存在平行于第一邊界邊沿延展的布線導(dǎo)線；以及c)設(shè)置屏蔽導(dǎo)線，該屏蔽導(dǎo)線位于與第二邊界邊沿相距第二距離的位置處，并且平行于該第二邊界邊沿延展。
在如上所述的半導(dǎo)體集成電路的設(shè)計(jì)中，對(duì)于諸如物理模塊的模塊，為其中沒有設(shè)置外部連接端子的邊界邊沿設(shè)置了屏蔽導(dǎo)線，并且為其中設(shè)有外部連接端子的邊界邊沿設(shè)置了禁止布線區(qū)域，該禁止布線區(qū)域沒有平行于邊界邊沿延展的布線導(dǎo)線。這就創(chuàng)造了一個(gè)條件，其中，布線圖案(屏蔽導(dǎo)線)總是出現(xiàn)在與其中設(shè)有屏蔽導(dǎo)線的邊沿相關(guān)的邊界附近，并且還創(chuàng)造了一個(gè)條件，其中，在與設(shè)有禁止布線區(qū)域的邊沿相關(guān)的邊界附近一律不存在布線圖案。這樣，當(dāng)要提取物理模塊的邊界周圍的電容時(shí)，一方面通過考慮始終出現(xiàn)的布線圖案(屏蔽導(dǎo)線)來進(jìn)行處理，另一方面通過完全忽略布線圖案的效果來進(jìn)行處理。這樣就保證電容提取具有較高的準(zhǔn)確度。
此外，通過檢查外部連接端子的存在/不存在并且進(jìn)而容易地區(qū)分其中應(yīng)該設(shè)有屏蔽導(dǎo)線的邊沿與其中應(yīng)該設(shè)有禁止布線區(qū)域的邊沿，來自動(dòng)地執(zhí)行處理。這樣，就可以在較短的時(shí)間周期內(nèi)進(jìn)行該處理，從而盡可能地抑制對(duì)于設(shè)計(jì)TAT(周轉(zhuǎn)時(shí)間)的不利影響。
當(dāng)結(jié)合附圖閱讀下面的具體說明時(shí)，本發(fā)明的其他目的和進(jìn)一步的特征將變得清楚。


圖1是示出未采用分層設(shè)計(jì)方法時(shí)的半導(dǎo)體集成電路的示意圖；圖2是示出采用分層設(shè)計(jì)方法時(shí)的半導(dǎo)體集成電路的示意圖；圖3是示出邏輯模塊的分層結(jié)構(gòu)的示意圖；圖4時(shí)根據(jù)本發(fā)明的物理模塊的平面圖；圖5A是位于圖4中的物理模塊的邊界周圍的區(qū)域A1的展開圖；圖5B是位于圖4中的物理模塊的邊界周圍的區(qū)域A2的展開圖；圖5C是位于圖4中的物理模塊內(nèi)部的區(qū)域A3的展開圖；
圖6是示出根據(jù)本發(fā)明的半導(dǎo)體集成電路設(shè)計(jì)設(shè)備的構(gòu)造的示例的框圖；圖7是示出頂層的設(shè)計(jì)過程的流程圖；圖8是示出物理模塊的設(shè)計(jì)過程的流程圖；圖9是示出頂層的設(shè)計(jì)過程的流程圖；圖10是示出物理模塊的設(shè)計(jì)過程的流程圖；圖11是示出設(shè)置在物理模塊邊界的外部的多條屏蔽導(dǎo)線和多個(gè)禁止布線區(qū)域的結(jié)構(gòu)的平面圖；圖12是示出設(shè)置在物理模塊邊界的內(nèi)部和外部的多條屏蔽導(dǎo)線和多個(gè)禁止布線區(qū)域的結(jié)構(gòu)的平面圖；圖13是示出確定其中設(shè)有多條屏蔽導(dǎo)線的邊沿以及設(shè)置該多條屏蔽導(dǎo)線和多個(gè)禁止布線區(qū)域的過程的流程圖；圖14A和14B是示出當(dāng)將如圖4中所示的布線層的各層逐一層疊起來時(shí)的半導(dǎo)體集成電路的結(jié)構(gòu)的示意圖。
具體實(shí)施例方式
當(dāng)根據(jù)沒有布線圖案的假設(shè)來提取布線導(dǎo)線之間的串?dāng)_效果和電容時(shí)，如果實(shí)際上在邊界附近不存在布線圖案，就不會(huì)出現(xiàn)與所提取的電容的準(zhǔn)確度有關(guān)的問題。如果在邊界附近有布線圖案，所提取的電容的準(zhǔn)確度就不能令人滿意。同樣，當(dāng)通過假設(shè)在邊界附近存在布線圖案來提取布線導(dǎo)線之間的串?dāng)_效果和電容時(shí)，如果實(shí)際上在邊界附近存在布線圖案，就不會(huì)出現(xiàn)與所提取的電容的準(zhǔn)確度有關(guān)的問題。如果在邊界附近沒有布線圖案，所提取的電容的準(zhǔn)確度就不能令人滿意。
在這種情況下，仿真操作與實(shí)際操作不匹配。這就導(dǎo)致了半導(dǎo)體集成電路不能正確地工作的問題，或者即使半導(dǎo)體集成電路正確地工作生產(chǎn)合格率也將下降的問題。
為了消除這個(gè)問題，在存儲(chǔ)器宏等的情況下，可以沿宏的邊界設(shè)置多條屏蔽導(dǎo)線以包圍該宏。不過，如果設(shè)置了多條屏蔽導(dǎo)線來包圍物理模塊，通過這些屏蔽導(dǎo)線，就將設(shè)置在所述物理模塊的邊界附近以便將該物理模塊的內(nèi)部和外部電耦接的多個(gè)外部連接端子短路了。為了避免該問題，需要去除所述多個(gè)外部連接端子附近的屏蔽導(dǎo)線。這一措施導(dǎo)致了設(shè)計(jì)TAT(周轉(zhuǎn)時(shí)間)的增加，尤其是對(duì)于具有大量外部連接端子的物理模塊。
因此，就需要一種設(shè)計(jì)方法，其可以保證物理模塊邊界上的串?dāng)_效果提取和電容提取的準(zhǔn)確度，而不影響設(shè)計(jì)TAT，并且還需要一種由該設(shè)計(jì)方法所設(shè)計(jì)的半導(dǎo)體集成電路。
下面，將參照附圖來說明本發(fā)明的實(shí)施例。
首先對(duì)要應(yīng)用根據(jù)本發(fā)明的設(shè)計(jì)方法的物理模塊進(jìn)行說明。
物理模塊是根據(jù)分層設(shè)計(jì)方法在設(shè)計(jì)時(shí)將半導(dǎo)體集成電路所分割成的布局區(qū)域，也稱作分層布局模塊。圖1是示出未采用分層設(shè)計(jì)方法時(shí)的半導(dǎo)體集成電路的示意圖。該半導(dǎo)體集成電路包括諸如與非門、異或門等的單元和諸如RAM、ROM、PLL和乘法器等的宏。
圖2是示出采用分層設(shè)計(jì)方法時(shí)的半導(dǎo)體集成電路的示意圖。在分層設(shè)計(jì)方法的情況下，除了如上所述的單元區(qū)域和宏之外，在電路中還出現(xiàn)了物理模塊。可以只存在一個(gè)物理模塊，或者可以設(shè)置一個(gè)以上的物理模塊。和單元區(qū)域和宏相類似，可以設(shè)置多個(gè)不同的物理模塊，或者可以存在多個(gè)相同的物理模塊。物理模塊由與設(shè)計(jì)整個(gè)電路(即，位于頂層)的設(shè)計(jì)者不同的設(shè)計(jì)者來設(shè)計(jì)。整個(gè)電路的設(shè)計(jì)者在進(jìn)行電路設(shè)計(jì)時(shí)，將物理模塊處理為黑盒。也就是說，在設(shè)計(jì)時(shí)按照與宏相同的方式來處理物理模塊。
實(shí)際上，由于物理模塊是根據(jù)逐個(gè)功能來劃分的布局區(qū)域，所以所述物理模塊每個(gè)都按與頂層處相同的方式包括多個(gè)單元區(qū)域和多個(gè)宏。物理模塊的設(shè)計(jì)者試圖設(shè)計(jì)并且創(chuàng)建關(guān)于這種結(jié)構(gòu)的庫，以便在頂層將所述物理模塊作為黑盒來處理。而且，可以采用嵌套結(jié)構(gòu)在一物理模塊內(nèi)部創(chuàng)建其它的物理模塊。設(shè)計(jì)這種物理模塊時(shí)，按照與頂層處的設(shè)計(jì)相同的方式將位于一物理模塊內(nèi)部的物理模塊處理為黑盒。
本發(fā)明所針對(duì)的布局處理根據(jù)通過在先前階段執(zhí)行的邏輯設(shè)計(jì)所獲得的邏輯電路信息來確定電路布局，從而生成物理掩模圖案。相對(duì)于邏輯設(shè)計(jì)，該處理被稱作物理設(shè)計(jì)。
即使在邏輯設(shè)計(jì)中，當(dāng)要生成門級(jí)的邏輯電路時(shí)，也按分層結(jié)構(gòu)來創(chuàng)建稱作根據(jù)逐個(gè)功能所劃分的邏輯模塊的電路，以生成整個(gè)電路。圖3是示出邏輯模塊的分層結(jié)構(gòu)的示意圖。在圖3中，A至H中的每一個(gè)都代表邏輯設(shè)計(jì)時(shí)的邏輯模塊10。半導(dǎo)體集成電路的整個(gè)電路由與A至H相對(duì)應(yīng)的多個(gè)邏輯模塊10構(gòu)成。A、B和C進(jìn)一步包括與E至H相對(duì)應(yīng)的多個(gè)邏輯模塊10。
在布局設(shè)計(jì)(物理設(shè)計(jì))級(jí)的分層設(shè)計(jì)中，沒有利用與邏輯模塊相同的單元來劃分層次，而是可將多個(gè)邏輯模塊組合起來以產(chǎn)生單一的布局單元。此外，可以不把彼此強(qiáng)烈相關(guān)的邏輯模塊作為分層級(jí)來處理，而是可以在頂層來設(shè)計(jì)這些邏輯模塊。圖3中所示的虛線框11是這種布局單元的示例。在該示例中，將A(包括E和F)、B(包括G)和H作為物理層11來處理，而其余的模塊則在頂層設(shè)計(jì)。
這樣，布局設(shè)計(jì)時(shí)的層次就與邏輯設(shè)計(jì)時(shí)的層次不同，因此布局設(shè)計(jì)時(shí)的層次就被稱作與邏輯層次相對(duì)的物理層次。然后就將物理分層級(jí)作為布局區(qū)域(模塊)11來處理。在本說明書中，將這種布局區(qū)域11稱作物理層模塊或物理模塊。
圖4是根據(jù)本發(fā)明的物理模塊的平面圖。
在圖4中，物理模塊20包括多個(gè)外部連接端子21、多條屏蔽導(dǎo)線22和多個(gè)禁止布線區(qū)域23。布線導(dǎo)線25與多個(gè)外部連接端子21中的一個(gè)相連。
在本發(fā)明中，多條屏蔽導(dǎo)線22設(shè)置在物理模塊20的邊界的上面、內(nèi)部、外部、或者內(nèi)部和外部。在圖4的示例中，多條屏蔽導(dǎo)線22位于物理模塊20的邊界的內(nèi)部。所述多條屏蔽導(dǎo)線22通過多條電源導(dǎo)線或多個(gè)觸點(diǎn)耦連到設(shè)置在另一布線層的多個(gè)電源端子。由于用于在物理模塊的內(nèi)部與外部之間進(jìn)行電連接的多個(gè)外部連接端子21設(shè)置在物理模塊20的邊界附近，所以通過沿整個(gè)周邊設(shè)置多條屏蔽導(dǎo)線來包圍物理模塊20，就導(dǎo)致了所述屏蔽導(dǎo)線22與所述外部連接端子21之間的短路，或者所述屏蔽導(dǎo)線22與連接到所述外部連接端子21的布線導(dǎo)線25之間的短路。
基于對(duì)此的考慮，沒有沿其中設(shè)置有外部連接端子21的物理模塊20的邊界設(shè)置屏蔽導(dǎo)線22，而是創(chuàng)建了禁止布線區(qū)域23。在禁止布線區(qū)域23中，禁止了平行于物理模塊20的邊界而延伸的布線導(dǎo)線，從而使得不必考慮物理模塊20的內(nèi)部與外部之間的串?dāng)_效果和布線電容。確定禁止布線區(qū)域23的尺寸或?qū)挾仁沟每梢圆槐乜紤]串?dāng)_效果和布線電容。
通過該設(shè)置，對(duì)于其中設(shè)有屏蔽導(dǎo)線22的邊沿(邊界)，就可正確地提取屏蔽導(dǎo)線22與位于物理模塊20的邊界內(nèi)部的布線導(dǎo)線之間的串?dāng)_效果和電容。另一方面，對(duì)于其中設(shè)有禁止布線區(qū)域23的邊沿(邊界)，不用考慮外部布線的影響，就可正確地提取串?dāng)_效果和電容。這樣，就成功地將電容提取的準(zhǔn)確度保持在了較高的準(zhǔn)確度上。
此外，對(duì)于設(shè)有屏蔽導(dǎo)線22的邊沿，通過假設(shè)布線導(dǎo)線(即，屏蔽導(dǎo)線22)位于物理模塊20的內(nèi)部并且靠近邊界，可以對(duì)位于物理模塊20外部的布線圖案進(jìn)行處理。另一方面，對(duì)于其中設(shè)有禁止布線區(qū)域23的邊沿，通過假設(shè)靠近邊界處沒有布線，可以對(duì)位于物理模塊20的邊界外部的布線圖案進(jìn)行處理。這樣，按照與在邊界的內(nèi)部相同的方式，就成功地將電容提取的準(zhǔn)確度保持在了較高的準(zhǔn)確度上。
在實(shí)際的布局處理中，布線導(dǎo)線可以僅布置在已定義網(wǎng)格的線上，該已定義網(wǎng)格稱作布線柵格。此外，還定義了規(guī)則，以便將布線導(dǎo)線布置在垂直方向和水平方向中的任何一個(gè)上，所述垂直方向和水平方向中的任何一個(gè)對(duì)于每個(gè)布線層給定了不同的優(yōu)先級(jí)。(下面將給定了優(yōu)先級(jí)的方向稱作優(yōu)先布線方向，并將與該優(yōu)先布線方向相垂直的方向稱作非優(yōu)先布線方向。)將所述布線柵格的間隔設(shè)為由庫限定的最小布線距離。根據(jù)制造技術(shù)的限制，基于具體技術(shù)的特點(diǎn)來確定該最小布線距離。
這里假定所關(guān)心的布線層中的優(yōu)先布線方向是垂直方向，而非優(yōu)先布線方向是水平方向?？紤]連接的便利性，將位于該布線層的多個(gè)外部連接端子21設(shè)置在頂部邊沿或底部邊沿。(如果需要將外部連接端子21設(shè)置在左邊沿或右邊沿，則使用不同的布線層。)這樣，就將屏蔽導(dǎo)線22豎立設(shè)置在左邊沿和右邊沿，而將禁止布線區(qū)域23設(shè)置在頂部邊沿和底部邊沿。
確定生成屏蔽導(dǎo)線22的位置使得沒有其他的布線導(dǎo)線可以在所述物理模塊的邊界與所述屏蔽導(dǎo)線22之間穿過。在實(shí)際的布局處理中，將布線導(dǎo)線布置在布線柵格上，以便足以將屏蔽導(dǎo)線22設(shè)置在物理模塊20的最外面的布線柵格上。圖5A是位于圖4中的物理模塊的邊界周圍的區(qū)域A1的展開圖。虛線28表示布線柵格的位置。如圖5A所示，將屏蔽導(dǎo)線22設(shè)置在物理模塊20的最外面的布線柵格上。
通過在庫中定義與所述物理模塊的邊界的預(yù)設(shè)距離，并且通過去除在該預(yù)設(shè)距離內(nèi)平行于所述物理模塊的邊界延展的布線柵格，可以恰當(dāng)?shù)卦O(shè)置禁止布線區(qū)域23。圖5B是位于圖4中的物理模塊的邊界周圍的區(qū)域A2的展開圖。虛線28表示布線柵格的位置。如圖5B所示，在禁止布線區(qū)域23中去除了平行于所述物理模塊的邊界延展的布線柵格。
圖5C是位于圖4中的物理模塊內(nèi)部的區(qū)域A3的展開圖。虛線28表示布線柵格的位置。如圖5C所示，在禁止布線區(qū)域23之外的區(qū)域中，將布線柵格布置得既沿垂直方向延伸又沿水平方向延伸。
圖6是示出根據(jù)本發(fā)明的半導(dǎo)體集成電路設(shè)計(jì)設(shè)備的構(gòu)造的示例的框圖。
圖6的半導(dǎo)體集成電路設(shè)計(jì)設(shè)備包括CPU 31、存儲(chǔ)器32、輸入裝置33、輸出裝置34、內(nèi)部存儲(chǔ)裝置35、外部存儲(chǔ)裝置36、網(wǎng)絡(luò)接口37、以及設(shè)置在網(wǎng)絡(luò)上的網(wǎng)絡(luò)存儲(chǔ)裝置38。CPU 31根據(jù)存儲(chǔ)在存儲(chǔ)器32中的基本控制程序來控制每個(gè)裝置，并且根據(jù)從內(nèi)部存儲(chǔ)裝置35、外部存儲(chǔ)裝置36、網(wǎng)絡(luò)存儲(chǔ)裝置38等中加載到存儲(chǔ)器32的程序來執(zhí)行半導(dǎo)體集成電路的設(shè)計(jì)方法。輸入裝置33由用于輸入字符、數(shù)值、各種指令等的鍵盤和鼠標(biāo)等組成。輸出裝置34是用于顯示或輸出信息的顯示器、打印機(jī)等。
內(nèi)部存儲(chǔ)裝置35是硬盤驅(qū)動(dòng)器等，而外部存儲(chǔ)裝置36是磁盤等。通過網(wǎng)絡(luò)接口37來提供與網(wǎng)絡(luò)存儲(chǔ)裝置38的連接。內(nèi)部存儲(chǔ)裝置35、外部存儲(chǔ)裝置36和網(wǎng)絡(luò)存儲(chǔ)裝置38存儲(chǔ)關(guān)于要設(shè)計(jì)的電路的電路信息41；庫42，其包含關(guān)于各種單元的信息和參數(shù)；程序43，用于執(zhí)行本發(fā)明的設(shè)計(jì)方法。這些數(shù)據(jù)和程序可以存儲(chǔ)在內(nèi)部存儲(chǔ)裝置35、外部存儲(chǔ)裝置36和網(wǎng)絡(luò)存儲(chǔ)裝置38之一中，或者可以存儲(chǔ)在這些存儲(chǔ)裝置的每一個(gè)中。
下面，將說明在物理模塊邊界的內(nèi)部設(shè)置屏蔽導(dǎo)線和禁止布線區(qū)域的過程。
圖7是示出頂層的設(shè)計(jì)過程的流程圖。圖8是示出物理模塊的設(shè)計(jì)過程的流程圖。本發(fā)明致力于分層設(shè)計(jì)，對(duì)位于由圖7的過程所處理的層下方的層執(zhí)行圖8的過程。
在圖7的步驟ST1處，從在頂層設(shè)置的門級(jí)網(wǎng)表(gate-levelnet-list)切出物理模塊。將與所述物理模塊相對(duì)應(yīng)的所切出的網(wǎng)表交給物理模塊設(shè)計(jì)者，接著物理模塊設(shè)計(jì)者開始工作(這標(biāo)志著圖8的流程圖的開始)。
在圖8的步驟ST1處，確定物理模塊的大小。在步驟ST2處，確定多個(gè)外部連接端子的排列和其中排列有所述多個(gè)外部連接端子的布線層。在步驟ST3處，根據(jù)關(guān)于所述多個(gè)外部連接端子的排列的信息，自動(dòng)地確定其中設(shè)有屏蔽導(dǎo)線的邊沿和其中設(shè)有禁止布線區(qū)域的邊沿，接著，在所述物理模塊的邊界的內(nèi)部設(shè)置所述屏蔽導(dǎo)線和所述禁止布線區(qū)域。
之后，執(zhí)行基底設(shè)計(jì)(floor planning)和布局(placement)&布線(routing)(步驟ST4)，并且進(jìn)行電阻和電容(RC)的提取(步驟ST5)。根據(jù)所提取的RC，計(jì)算時(shí)延(步驟ST6)。然后，通過檢查所獲得的時(shí)延是否滿足希望的定時(shí)要求來進(jìn)行布局檢查(步驟ST7)。這樣，就創(chuàng)建了物理模塊的設(shè)計(jì)數(shù)據(jù)。
在上述過程中，對(duì)于其中設(shè)有屏蔽導(dǎo)線的邊沿，提取了所述屏蔽導(dǎo)線與位于物理模塊內(nèi)部的多條布線導(dǎo)線之間的串?dāng)_效果和RC。對(duì)于其中設(shè)有禁止布線區(qū)域的邊沿，平行于所述物理模塊的邊界延展的布線導(dǎo)線被禁止，從而在所述物理模塊的內(nèi)部不存在與該物理模塊的外部產(chǎn)生串?dāng)_和電容的布線導(dǎo)線。這樣，對(duì)于該物理模塊，通過RC提取所獲得的RC的準(zhǔn)確度就較高。
重新參照?qǐng)D7，當(dāng)為物理模塊確定了多個(gè)外部連接端子的排列和布線層時(shí)，就將關(guān)于所述排列和布線層的信息交給了頂層。根據(jù)該信息，將所述物理模塊變成類似其他宏的黑盒(步驟ST2)。結(jié)果，可以采用相同的方式來對(duì)變成黑盒的物理模塊和其他宏一起進(jìn)行處理。然后進(jìn)行基底設(shè)計(jì)和布局&布線(步驟ST3)，并且進(jìn)行RC的提取(步驟ST4)。根據(jù)所提取的RC，計(jì)算出時(shí)延(步驟ST5)。然后通過檢查所獲得的時(shí)延是否滿足希望的定時(shí)要求來進(jìn)行布局檢查(步驟ST6)。這樣，就獲得了整個(gè)芯片的設(shè)計(jì)數(shù)據(jù)。
在如上所述的RC的提取處理中，對(duì)于其中設(shè)有屏蔽導(dǎo)線的每個(gè)物理模塊，通過假設(shè)布線導(dǎo)線(屏蔽導(dǎo)線)存在于所述物理模塊的內(nèi)部并且靠近邊界來進(jìn)行處理。對(duì)于其中設(shè)有禁止布線區(qū)域的邊沿，平行于所述物理模塊的邊界延展的布線導(dǎo)線被禁止，從而在所述物理模塊的內(nèi)部不存在與該物理模塊的外部產(chǎn)生串?dāng)_和電容的布線導(dǎo)線。這就使可以通過假設(shè)在邊界附近不存在布線導(dǎo)線來進(jìn)行處理。這樣，當(dāng)對(duì)于頂層設(shè)計(jì)數(shù)據(jù)進(jìn)行布局生成后的RC提取時(shí)，逐邊沿地考慮了布線導(dǎo)線的存在/不存在，從而保持了RC提取的高準(zhǔn)確度。
下面，將說明在物理模塊的邊界的外部設(shè)置屏蔽導(dǎo)線和禁止布線區(qū)域的過程。
圖9是示出頂層的設(shè)計(jì)過程的流程圖。圖10是示出物理模塊的設(shè)計(jì)過程的流程圖。
在圖9的步驟ST1處，從在頂層設(shè)置的門級(jí)網(wǎng)表切出物理模塊。將與所述物理模塊相對(duì)應(yīng)的所切出的網(wǎng)表交給物理模塊設(shè)計(jì)者，接著物理模塊設(shè)計(jì)者開始工作(這標(biāo)志著圖10的流程圖的開始)。
在圖10的步驟ST1處，確定物理模塊的大小。在步驟ST2處，確定多個(gè)外部連接端子的排列和其中排列有所述多個(gè)外部連接端子的布線層。之后，執(zhí)行基底設(shè)計(jì)和布局&布線(步驟ST3)，并且進(jìn)行RC的提取(步驟ST4)。根據(jù)所提取的RC，計(jì)算時(shí)延(步驟ST5)。然后進(jìn)行布局檢查(步驟ST6)。這樣，就創(chuàng)建了物理模塊的設(shè)計(jì)數(shù)據(jù)。
重新參照?qǐng)D9，當(dāng)為物理模塊確定了多個(gè)外部連接端子的排列和布線層時(shí)，就將關(guān)于所述排列和布線層的信息交給了頂層。根據(jù)該信息，將所述物理模塊變成類似其他宏的黑盒(步驟ST2)。根據(jù)關(guān)于所述多個(gè)外部連接端子的排列的信息，自動(dòng)地為每個(gè)物理模塊確定其中設(shè)有屏蔽導(dǎo)線的邊沿和其中設(shè)有禁止布線區(qū)域的邊沿，接著，在所述物理模塊的邊界的外部設(shè)置所述屏蔽導(dǎo)線和所述禁止布線區(qū)域(步驟ST3)。然后進(jìn)行基底設(shè)計(jì)和布局&布線(步驟ST4)，并且隨后執(zhí)行RC的提取(步驟ST5)。根據(jù)所提取的RC，計(jì)算出時(shí)延(步驟ST6)。然后進(jìn)行布局檢查(步驟ST7)。這樣，就獲得了整個(gè)芯片的設(shè)計(jì)數(shù)據(jù)。
圖11是示出設(shè)置在物理模塊邊界的外部的多條屏蔽導(dǎo)線和多個(gè)禁止布線區(qū)域的結(jié)構(gòu)的平面圖。在圖11中，物理模塊20包括多個(gè)外部連接端子21。在該物理模塊20的外部，設(shè)有多條屏蔽導(dǎo)線22和多個(gè)禁止布線區(qū)域23。
在前述的頂層處理中，對(duì)于其中設(shè)有屏蔽導(dǎo)線的邊沿，準(zhǔn)確地提取了位于物理模塊外部的多條屏蔽導(dǎo)線與多條布線導(dǎo)線之間的串?dāng)_效果和RC。對(duì)于其中設(shè)有禁止布線區(qū)域的邊沿，在提取串?dāng)_效果和RC時(shí)，不需要考慮所述物理模塊內(nèi)部的多條布線導(dǎo)線的影響。這樣，當(dāng)在頂層提取RC時(shí)就保持了較高的RC提取準(zhǔn)確度。
在提取每個(gè)物理模塊內(nèi)部的RC的處理中，對(duì)于其中設(shè)有屏蔽導(dǎo)線的邊沿，通過假設(shè)布線導(dǎo)線(屏蔽導(dǎo)線)位于所述物理模塊的外部并且靠近邊界，正確地進(jìn)行了處理。對(duì)于其中設(shè)有禁止布線區(qū)域的邊沿，通過假設(shè)在邊界附近不存在布線導(dǎo)線，正確地進(jìn)行了處理。這樣，為RC提取保持了較高的準(zhǔn)確度。
下面，將說明在物理模塊的邊界的內(nèi)部和外部設(shè)置屏蔽導(dǎo)線和禁止布線區(qū)域的過程。
為了在物理模塊的邊界的內(nèi)部和外部設(shè)置屏蔽導(dǎo)線和禁止布線區(qū)域，將圖9的用于在物理模塊的邊界的外部設(shè)置屏蔽導(dǎo)線和禁止布線區(qū)域的過程與圖8的用于在物理模塊的邊界的內(nèi)部設(shè)置屏蔽導(dǎo)線和禁止布線區(qū)域的過程簡單地組合起來。結(jié)果，在圖8的步驟ST3處在物理模塊的邊界的內(nèi)部設(shè)置了屏蔽導(dǎo)線和禁止布線區(qū)域，而在圖9的步驟ST3處在物理模塊的邊界的外部設(shè)置了屏蔽導(dǎo)線和禁止布線區(qū)域。所述過程的其他部分與前述過程相同。
圖12是示出設(shè)置在物理模塊邊界的內(nèi)部和外部的多條屏蔽導(dǎo)線和多個(gè)禁止布線區(qū)域的結(jié)構(gòu)的平面圖。在圖12中，多條屏蔽導(dǎo)線22和多個(gè)禁止布線區(qū)域23設(shè)置在包括多個(gè)外部連接端子21的物理模塊20的內(nèi)部和外部。
采用這種結(jié)構(gòu)，按照與使用圖4的結(jié)構(gòu)或圖11的結(jié)構(gòu)相同的方式，來為RC提取保持高的準(zhǔn)確度。
圖13是示出確定其中設(shè)有多條屏蔽導(dǎo)線的邊沿以及設(shè)置該多條屏蔽導(dǎo)線和多個(gè)禁止布線區(qū)域的過程的流程圖。該過程示出了圖8或圖9中所示的步驟ST3的過程的細(xì)節(jié)。
在步驟ST1處，從庫中獲取用于每個(gè)布線層的布局規(guī)則。在步驟ST2處，獲取關(guān)于要處理的物理模塊的電路信息。該電路信息包括關(guān)于所述物理模塊的多個(gè)外部連接端子的位置(排列)和布線層的信息。
在步驟ST3處，從所獲取的電路信息中提取關(guān)于所述物理模塊的多個(gè)外部連接端子的信息，并且對(duì)每個(gè)布線層進(jìn)行檢查，以確定所述物理模塊的哪些邊沿具有外部連接端子，接下來一個(gè)布線層接一個(gè)布線層地確定用于設(shè)置屏蔽導(dǎo)線的邊沿和用于設(shè)置禁止布線區(qū)域的邊沿。
在步驟ST4處，根據(jù)從庫中所獲取的布局規(guī)則來生成屏蔽導(dǎo)線。如果在一屏蔽導(dǎo)線與所述物理模塊的邊界之間布置有一布線導(dǎo)線，屏蔽的目的就遭到了破壞。因此，設(shè)置屏蔽導(dǎo)線生成的位置使得與所述物理模塊的邊界相距一距離，以便在所述屏蔽導(dǎo)線與所述物理模塊的邊界之間不存在其他的布線導(dǎo)線。
在步驟ST5處，對(duì)用于設(shè)置禁止布線區(qū)域的邊沿生成禁止布線區(qū)域。通過仿真來確定禁止布線區(qū)域的寬度(即，從物理模塊的邊界到禁止布線區(qū)域的端部的距離)，以便不需要考慮串?dāng)_效果和布線電容。提前將所獲得的寬度保存在庫中。
在步驟ST6處，檢查是否對(duì)于所有布線層都完成了上述過程。在檢查結(jié)果是否定的情況下，所述流程返回步驟ST3，從此開始對(duì)下一布線層執(zhí)行上述處理。當(dāng)對(duì)于所有布線層都完成了屏蔽導(dǎo)線和禁止布線區(qū)域的設(shè)置時(shí)，所述流程進(jìn)入步驟ST7。在步驟ST7處，通過包括屏蔽導(dǎo)線和禁止布線區(qū)域的電路信息來更新原始的電路信息。
這樣，結(jié)束所述流程。
圖14A和14B是示出當(dāng)將如圖4中所示的布線層的各層逐一層疊起來時(shí)的半導(dǎo)體集成電路的結(jié)構(gòu)的示意圖。
圖14A示出了第一布線層，圖14B示出了第二布線層。在具有多層結(jié)構(gòu)的半導(dǎo)體集成電路中，將多個(gè)布線層逐一層疊，這樣，圖14B的第二布線層就層疊在圖14A的第一布線層的頂部。在圖14A和14B所示的示例中，層相關(guān)優(yōu)先布線方向?qū)τ趫D14A的第一布線層是垂直方向，而對(duì)于圖14B的第二布線方向則是水平方向?？傮w而言，在所述多個(gè)布線層中垂直優(yōu)先布線方向和水平優(yōu)先布線方向彼此交替。
在圖14A所示的布線層中，屏蔽導(dǎo)線22設(shè)置在左邊沿和右邊沿，而禁止布線區(qū)域23則位于頂部邊沿和底部邊沿。在圖14B所示的布線層中，屏蔽導(dǎo)線22設(shè)置在頂部邊沿和底部邊沿，而禁止布線區(qū)域23則位于左邊沿和右邊沿。這些布線層逐一層疊起來。在每個(gè)布線層中設(shè)置屏蔽導(dǎo)線22和禁止布線區(qū)域23的方法與前述方法相同。
圖11或圖12的結(jié)構(gòu)也可以應(yīng)用于具有多層結(jié)構(gòu)的半導(dǎo)體集成電路。在這種多層結(jié)構(gòu)中，屏蔽導(dǎo)線22沿垂直方向延伸和禁止布線區(qū)域23沿水平方向延伸的圖11或圖12的結(jié)構(gòu)更改成了屏蔽導(dǎo)線22沿水平方向延伸和禁止布線區(qū)域23沿垂直方向延伸的結(jié)構(gòu)。
此外，本發(fā)明不限于這些實(shí)施例，相反，在不偏離本發(fā)明的范圍的條件下，可以進(jìn)行各種變型和修改。
本發(fā)明基于第2003-049375號(hào)日本優(yōu)先申請(qǐng)，其于2003年2月26日提交給日本專利局，這里通過引用將其全部內(nèi)容并入。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其包括模塊，其具有第一邊界邊沿和第二邊界邊沿，在第一邊界邊沿上設(shè)有外部連接端子，在第二邊界邊沿上沒有設(shè)置外部連接端子；禁止布線區(qū)域，其從第一邊界邊沿延伸第一距離，并且在該禁止布線區(qū)域中不存在平行于第一邊界邊沿延展的布線導(dǎo)線；以及屏蔽導(dǎo)線，其位于與第二邊界邊沿相距第二距離的位置處，并且平行于該第二邊界邊沿延展。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述模塊被邊界邊沿完全包圍起來，所述邊界邊沿要么是第一邊界邊沿，要么是第二邊界邊沿。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述禁止布線區(qū)域位于第一邊界邊沿的內(nèi)部，并且所述屏蔽導(dǎo)線位于第二邊界邊沿的內(nèi)部。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述禁止布線區(qū)域位于第一邊界邊沿的外部，并且所述屏蔽導(dǎo)線位于第二邊界邊沿的外部。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述禁止布線區(qū)域位于第一邊界邊沿的內(nèi)部和外部，并且所述屏蔽導(dǎo)線位于第二邊界邊沿的內(nèi)部和外部。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述模塊是物理模塊，該物理模塊是在分層布局設(shè)計(jì)中根據(jù)逐個(gè)功能所劃分的布局區(qū)域。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，第一和第二邊界邊沿、禁止布線區(qū)域、和屏蔽導(dǎo)線設(shè)置在第一布線層中，并且所述模塊具有第三邊界邊沿，其上設(shè)有外部連接端子；和第四邊界邊沿，其上沒有設(shè)置外部連接端子，第三和第四邊界邊沿設(shè)置在不同于第一布線層的第二布線層中，所述半導(dǎo)體集成電路還包括禁止布線區(qū)域，其從第三邊界邊沿延伸第三距離，并且在該禁止布線區(qū)域中，不存在平行于第三邊界邊沿延展的布線導(dǎo)線；和屏蔽導(dǎo)線，其位于與第四邊界邊沿相距第四距離的位置處，并且平行于該第四邊界邊沿延展。
8.一種半導(dǎo)體集成電路的設(shè)計(jì)方法，其包括以下步驟a)檢查模塊區(qū)域的每個(gè)邊界邊沿，以便確定邊界邊沿是其中設(shè)有外部連接端子的第一邊界邊沿，還是其中沒有設(shè)置外部連接端子的第二邊界邊沿；b)設(shè)置禁止布線區(qū)域，該禁止布線區(qū)域從第一邊界邊沿延伸第一距離，并且在該禁止布線區(qū)域中不存在平行于第一邊界邊沿延展的布線導(dǎo)線；以及c)設(shè)置屏蔽導(dǎo)線，該屏蔽導(dǎo)線位于與第二邊界邊沿相距第二距離的位置處，并且平行于該第二邊界邊沿延展。
9.根據(jù)權(quán)利要求8所述的方法，還包括切分出物理模塊以作為所述模塊區(qū)域的步驟，所述物理模塊是在分層布局設(shè)計(jì)中的頂層根據(jù)逐個(gè)功能所劃分的布局區(qū)域。
10.根據(jù)權(quán)利要求8所述的方法，其中，所述步驟a)至c)對(duì)于每個(gè)布線層都被重復(fù)進(jìn)行。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述第一距離比最小布線距離長。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述第二距離等于最小布線距離。
13.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述第三距離比最小布線距離長。
14.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述第四距離等于最小布線距離。
15.根據(jù)權(quán)利要求8所述的方法，其中，所述第一距離比最小布線距離長。
16.根據(jù)權(quán)利要求8所述的方法，其中，所述第二距離等于最小布線距離。
全文摘要
一種半導(dǎo)體集成電路，其包括模塊，其具有第一邊界邊沿和第二邊界邊沿，在第一邊界邊沿上設(shè)有外部連接端子，在第二邊界邊沿上沒有設(shè)置外部連接端子；禁止布線區(qū)域，其從第一邊界邊沿延伸第一距離，并且在該禁止布線區(qū)域中不存在平行于第一邊界邊沿延展的布線導(dǎo)線；以及屏蔽導(dǎo)線，其位于與第二邊界邊沿相距第二距離的位置處，并且平行于該第二邊界邊沿延展。
文檔編號(hào)H01L21/70GK1532735SQ20041000530
公開日2004年9月29日 申請(qǐng)日期2004年1月30日 優(yōu)先權(quán)日2003年2月26日
發(fā)明者黑瀨真一, 熊谷憲二, 二 申請(qǐng)人:富士通株式會(huì)社