專利名稱：具有獨(dú)立可控的控制柵的雙向讀取/編程非易失性浮柵存儲(chǔ)單元及其陣列和形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及雙向讀取/編程非易失性存儲(chǔ)單元，該存儲(chǔ)單元使用浮柵存儲(chǔ)電荷。更為具體地，本發(fā)明涉及這樣一種非易失性存儲(chǔ)單元、這種單元的陣列及制造方法，該存儲(chǔ)單元具有獨(dú)立可控的控制柵且能夠在單個(gè)單元中存儲(chǔ)多個(gè)位。
背景技術(shù)：
利用浮柵存儲(chǔ)的單向讀取/編程非易失性存儲(chǔ)單元是本領(lǐng)域公知的。例如參見US專利5,029,130。一般地，這些類型的存儲(chǔ)單元的每一種使用導(dǎo)電的浮柵來存儲(chǔ)一個(gè)位，即，浮柵存儲(chǔ)電荷或不存儲(chǔ)。存儲(chǔ)在浮柵上的電荷控制晶體管溝道中電荷的傳導(dǎo)。希望增加這種非易失性存儲(chǔ)單元的存儲(chǔ)容量，對(duì)這種存儲(chǔ)單元的浮柵編程以存儲(chǔ)一些電荷，存儲(chǔ)電荷的不同數(shù)量決定單元不同的狀態(tài)，由此使多個(gè)位存儲(chǔ)在單個(gè)單元中。將單元編程為多級(jí)狀態(tài)之一然后讀取該狀態(tài)的問題是必須非常仔細(xì)地控制區(qū)別一個(gè)狀態(tài)與另一狀態(tài)的存儲(chǔ)在浮柵上的電荷的數(shù)量。
能夠在單個(gè)單元中存儲(chǔ)多個(gè)位的雙向讀取/編程非易失性存儲(chǔ)單元也是本領(lǐng)域公知的。例如，參見US專利6,011,725。一般地，這些類型的存儲(chǔ)單元使用諸如氮化硅的絕緣俘獲材料來俘獲電荷，該絕緣俘獲材料在諸如二氧化硅的另外兩個(gè)絕緣層之間。俘獲源/漏附近的電荷同樣來控制晶體管溝道中電荷的傳導(dǎo)。在一個(gè)方向上讀取單元以確定在源/漏區(qū)的其中之一附近俘獲的電荷的狀態(tài)，并在相反方向讀取單元以確定在另一源/漏區(qū)附近俘獲的電荷的狀態(tài)。因此，雙向讀取和編程這些單元。這些類型單元的問題是為了擦除，必須“編程”相反導(dǎo)電類型的空穴或電荷或者將其向俘獲材料中編程電荷初始被俘獲進(jìn)的精確相同的位置注入以便“中和”編程電荷。因?yàn)榫幊屉姾珊筒脸姾勺⑷朐诜菍?dǎo)電的俘獲材料中，電荷不像在導(dǎo)電材料中會(huì)移動(dòng)。因此，如果在向編程電荷的位置注入擦除電荷中出現(xiàn)任何錯(cuò)誤，則擦除電荷將不會(huì)中和編程電荷，且不會(huì)完全擦除單元。而且，為注入擦除電荷，單元必須雙向擦除，由此增加用于一個(gè)單元擦除所需的時(shí)間。
因此需要一種克服上述問題的非易失性存儲(chǔ)單元和陣列。

發(fā)明內(nèi)容
在本發(fā)明中，用于存儲(chǔ)多個(gè)位的非易失性存儲(chǔ)單元包括第一導(dǎo)電類型的基本上單晶的半導(dǎo)體材料，諸如單晶硅。與第一導(dǎo)電類型不同的第二導(dǎo)電類型的第一區(qū)域在襯底中。第二導(dǎo)電類型的第二區(qū)域也在襯底中，與第一區(qū)域間隔開。具有第一部分、第二部分和第三部分的溝道區(qū)連接第一和第二區(qū)域用于電荷傳導(dǎo)。電介質(zhì)在溝道區(qū)上。第一浮柵在電介質(zhì)上，與溝道區(qū)的第一部分間隔開。溝道區(qū)的第一部分相鄰于第一區(qū)域。第一浮柵用于存儲(chǔ)多個(gè)位的至少一個(gè)。第二浮柵在電介質(zhì)上，與溝道區(qū)的第二部分間隔開。溝道區(qū)的第二部分與第二區(qū)域相鄰。第二浮柵用于存儲(chǔ)多個(gè)位的至少另一個(gè)。柵電極在電介質(zhì)上，與溝道區(qū)的第三部分間隔開。溝道區(qū)的第三部分在第一部分和第二部分之間。第一柵電極與第一區(qū)域絕緣且還電容耦合于第一浮柵。第二柵電極與第二區(qū)域絕緣且還電容耦合于第二浮柵。
本發(fā)明還涉及前述非易失性存儲(chǔ)單元的陣列、以及制造非易失性存儲(chǔ)單元和陣列的方法。


圖1A是在本發(fā)明的方法的第一步驟中使用的以形成隔離區(qū)的半導(dǎo)體襯底的頂視圖。
圖1B是該結(jié)構(gòu)沿線1B-1B示出本發(fā)明的初始工藝步驟的剖面圖。
圖1C是示出圖1B的結(jié)構(gòu)的工藝中下一步驟的結(jié)構(gòu)的頂視圖，其中限定隔離區(qū)。
圖1D是圖1C的結(jié)構(gòu)沿線1D-1D示出形成在該結(jié)構(gòu)中的隔離溝槽的剖面圖。
圖1F是示出隔離區(qū)的最終結(jié)構(gòu)的圖1E的結(jié)構(gòu)的剖面圖。
圖2A-2P是圖1F中的半導(dǎo)體結(jié)構(gòu)沿線2A-2A順序示出本發(fā)明的浮柵存儲(chǔ)單元的非易失性存儲(chǔ)陣列的形成中半導(dǎo)體結(jié)構(gòu)工藝中的步驟的剖面圖。
圖3是本發(fā)明的存儲(chǔ)單元陣列的示意性電路圖。
具體實(shí)施例方式
在圖1A至1F和2A至2P中示例性說明了本發(fā)明的方法，其示出本發(fā)明制造存儲(chǔ)單元陣列中的工藝步驟。該方法開始于半導(dǎo)體襯底10，該襯底優(yōu)選為P型且為本領(lǐng)域公知的。下面描述的層的厚度將取決于設(shè)計(jì)規(guī)則和工藝技術(shù)發(fā)展階段。本文中描述的為0.10微米工藝。然而，本領(lǐng)域技術(shù)人員會(huì)理解本發(fā)明不受限于任何特定的工藝技術(shù)發(fā)展階段，不受限于下文中描述的任意工藝參數(shù)中的任意特定值。
隔離區(qū)的形成圖1A至1F示例性說明在襯底上形成隔離區(qū)的公知的STI方法。參考圖1A，示出半導(dǎo)體襯底10(或半導(dǎo)體阱)的頂視圖，該襯底優(yōu)選為P型且為本領(lǐng)域公知的。在襯底上形成(如生長(zhǎng)或淀積)第一和第二材料層12和14。例如，第一層12可以為二氧化硅(下文為“氧化物”)，通過諸如氧化作用或氧化淀積(如化學(xué)氣相淀積或CVD)在襯底10上形成該第一層至大約60-150埃的厚度。第二層14可以為氮化硅(下文為“氮化物”)，優(yōu)選通過CVD在氧化物層12上形成該第二層至大約1000-2000埃的厚度。圖1B示例性說明最終結(jié)構(gòu)的剖面圖。
一旦形成第一和第二層12/14，在氮化物層14上施加適當(dāng)?shù)墓饪棠z材料16并執(zhí)行掩模步驟以選擇地從特定區(qū)域(條紋18)中除去光刻膠材料，特定區(qū)域在Y或列方向上延伸，如圖1C中所示。除去光刻膠材料16的地方，利用標(biāo)準(zhǔn)的蝕刻技術(shù)(即各向異性氮化物和氧化物蝕刻工藝)以條紋18的形式蝕刻掉暴露的氮化物層14和氧化物層12，以在該結(jié)構(gòu)中形成溝槽20。相鄰條紋18之間的距離W可以與使用工藝的最小平版印刷特征一樣小。然后使用硅蝕刻工藝將溝槽20向下延伸進(jìn)入硅襯底10至大約500-4000埃的深度，如圖1D中所示。在光刻膠沒有被除去的地方，保留氮化物層14和氧化層12。圖1D中示出的最終結(jié)構(gòu)現(xiàn)在定義出與隔離區(qū)24交替的有源區(qū)22。
進(jìn)一步處理該結(jié)構(gòu)以除去剩余的光刻膠16。然后，通過淀積厚氧化層在溝槽20中形成諸如二氧化硅的隔離材料，接著通過化學(xué)機(jī)械拋光或CMP蝕刻(利用氮化物層14作為蝕刻停止)以除去除了溝槽20中的氧化物塊26之外的氧化物層，如圖1E中示出。然后利用氮化物/氧化物蝕刻工藝除去剩余的氮化物和氧化物層14/12，留下沿隔離區(qū)24延伸的STI氧化物塊26，如圖1F中所示。
上述STI隔離方法是形成隔離區(qū)24的優(yōu)選方法。然而，可以選擇地使用公知的LOCOS隔離方法(如，凹陷的LOCOS、多緩沖LOCOS，等)，其中溝槽20不會(huì)延伸進(jìn)襯底中，且隔離材料會(huì)形成在襯底表面上的條紋區(qū)18中。圖1A至1F示例性示出襯底的存儲(chǔ)單元陣列區(qū)，其中存儲(chǔ)單元的列形成在有源區(qū)22中，有源區(qū)22通過隔離區(qū)24分隔開。應(yīng)該注意的是，襯底10還包括至少一個(gè)外圍區(qū)域，在該外圍區(qū)域中形成控制電路，該控制電路用于操作形成在存儲(chǔ)單元陣列區(qū)中的存儲(chǔ)單元。優(yōu)選地，在上述相同的STI或LOCOS工藝期間在外圍區(qū)域中也形成隔離塊26。
存儲(chǔ)單元的形成如下，進(jìn)一步處理圖1F中示出的結(jié)構(gòu)。圖2A至2Q從垂直于圖1F的視角(沿如圖1C和1F中示出的線2A-2A)示出有源區(qū)22中的結(jié)構(gòu)的剖面圖。
首先在襯底10上形成絕緣層30(優(yōu)選為氧化物)，如圖2A中所示。為了更好地獨(dú)立控制與外圍區(qū)域相關(guān)的存儲(chǔ)器件的單元陣列部分，可以在此時(shí)對(duì)襯底10的有源區(qū)22部分摻雜。該摻雜通常稱之為Vt注入或單元阱注入，且為本領(lǐng)域公知的。在該注入期間，由光刻膠層保護(hù)外圍區(qū)域，該光刻膠層淀積在整個(gè)結(jié)構(gòu)上并僅從襯底的存儲(chǔ)單元陣列區(qū)中除去。
接著，在氧化物層30上形成諸如氮化物的硬掩模材料厚層32(例如～3500厚)。通過在氮化物層32上施加光刻膠(掩模)材料，然后進(jìn)行掩模步驟以從被選擇的平行的條紋區(qū)域除去光刻膠材料，在氮化物層32中形成多個(gè)平行的第二溝槽34。使用各向異性氮化物蝕刻以除去條紋區(qū)域中氮化物層32被暴露的部分，留下向下延伸并暴露氧化物層30的第二溝槽34。除去光刻膠之后，使用各向異性氧化物蝕刻以除去氧化物層30被暴露的部分并將第二溝槽34向下延伸至襯底10。然后使用硅各向異性蝕刻工藝以便使得第二溝槽34延伸至每一有源區(qū)22中的襯底10中(例如，向下至大約一個(gè)特征尺寸深的深度，如用0.15μm技術(shù)的大約0.15μm深)。選擇地，可以在襯底10中形成溝槽34后除去光刻膠。最終的有源區(qū)22在圖2B中示出。
接著沿著第二溝槽34中被暴露的硅形成(優(yōu)選利用熱氧化工藝)絕緣材料層36，該絕緣材料層36形成第二溝槽34的底部和下側(cè)壁(如～70至120厚)。然后在該結(jié)構(gòu)上形成填充第二溝槽34的多晶硅厚層38(下文為“多晶”)?？梢酝ㄟ^離子注入或通過原位工藝對(duì)多晶層38摻雜(例如，n+)。最終的有源區(qū)22在圖2C中示出。
使用多晶蝕刻工藝(例如利用氮化物層32作為蝕刻停止的CMP工藝)來除去除了剩余留在第二溝槽34中的多晶硅38的塊40之外的多晶層38。然后使用受控多晶蝕刻來降低多晶塊40的高度，其中多晶塊40的頂部設(shè)置在襯底表面上，但低于隔離區(qū)24中STI塊26的頂部，如圖2D中示出。
然后進(jìn)行另一多晶蝕刻以在多晶塊40(相鄰第二溝槽側(cè)壁)的頂部上產(chǎn)生傾斜部分42。然后沿第二溝槽側(cè)壁并在多晶塊40的傾斜部分42上形成氮化物隔離件44。隔離件的形成是本領(lǐng)域公知的，其包括在結(jié)構(gòu)的輪廓上淀積材料，隨后通過各向異性蝕刻工藝，由此從結(jié)構(gòu)的水平表面除去材料，而材料在很大程度上完整無缺地保留在結(jié)構(gòu)垂直取向的表面上。隔離件44可以由任意電介質(zhì)材料形成，諸如氧化物、氮化物等。在本實(shí)施例中，通過在整個(gè)結(jié)構(gòu)上淀積氮化物層，接著通過各向異性氮化物蝕刻工藝，諸如公知的反應(yīng)離子蝕刻(RIE)來除去除了隔離件44之外的淀積的氮化物層，形成絕緣隔離件44。最終的有源區(qū)22在圖2E中示出。應(yīng)該注意的是，氮化物隔離件44的形成是可選的，因?yàn)槭褂酶綦x件44以提高由多晶塊40的傾斜部分42形成的尖端的銳度。因此，圖2F-2Q示出沒有可選的氮化物隔離件44的剩余工藝步驟。
然后進(jìn)行熱氧化工藝，氧化多晶塊40被暴露的頂部表面(在其上形成氧化物層46)，如圖2F中示出。然后通過在該結(jié)構(gòu)上淀積氧化物(如大約350厚度)，接著通過各向異性氧化物蝕刻，沿第二溝槽34的側(cè)壁形成氧化物隔離件48(圖2G中示出)。氧化物蝕刻還除去第二溝槽34的每一個(gè)中的氧化層46的中央部分。最終的有源區(qū)22在圖2G中示出。
接著進(jìn)行各向異性多晶蝕刻，除去沒有被氧化物隔離件48保護(hù)的多晶塊40的中央部分，在每一個(gè)第二溝槽34中留下一對(duì)相對(duì)的多晶塊40a，如圖2H中所示。然后使用絕緣材料淀積和各向異性回蝕刻工藝以沿著第二溝槽34內(nèi)部的多晶塊40a的被暴露側(cè)形成絕緣層50(圖2I中示出)。該絕緣材料可以是任意的絕緣材料(例如ONO-氧化物/氮化物/氧化物，或其它高介電材料)。優(yōu)選地，該絕緣材料為氧化物，以便使得氧化淀積/蝕刻工藝還加厚氧化物隔離件48和導(dǎo)致除去每一第二溝槽34底部的氧化物層36被暴露的部分直到暴露襯底10，如圖2J中所示。另外，當(dāng)除去每一溝槽34底部的氧化物層36時(shí)，該工藝除去溝槽34中的有源區(qū)22相鄰列之間的STI中的氧化物。
然后穿過該結(jié)構(gòu)表面進(jìn)行適合的離子注入(和可能的退火)以在第二溝槽34的底部被暴露的襯底部分中形成第一(源)區(qū)52。源區(qū)52自對(duì)準(zhǔn)于第二溝槽34并形成基本上垂直于有源區(qū)22的列的連續(xù)行，且其具有與襯底的第一導(dǎo)電類型(如P型)不同的第二導(dǎo)電類型(如N型)。該離子不顯著影響氮化物層32。最終的有源區(qū)22在圖2K中示出。
隨后進(jìn)行氧化淀積步驟并且用大約至少100埃且不厚于將要形成的浮柵多晶塊40的高度的氧化物層35填充每一個(gè)溝槽34的底部，以便在將要淀積并形成的控制柵54和多晶塊40之間產(chǎn)生電容耦合。然后跟隨著多晶淀積步驟，隨后通過使用多晶CMP蝕刻(利用氮化物層32作為蝕刻停止)，以用多晶塊54來填充第二溝槽34，如圖2L中示出。這樣，多晶54填充連續(xù)行中的每一個(gè)溝槽34。隨后進(jìn)行氮化物蝕刻，其除去氮化物層32，并暴露多晶塊40a的上邊緣。接著，通過熱氧化、氧化物淀積的任意一種或兩者，在多晶塊40a被暴露的上邊緣上形成隧道氧化物層56。該氧化形成步驟還在多晶塊54被暴露的頂表面上形成氧化物層58，且可能增厚襯底10上的氧化物層30。此時(shí)通過屏蔽掉有源區(qū)22可以在外圍區(qū)域中進(jìn)行可選的Vt注入。最終的有源區(qū)22在圖2M和2N中示出。
氧化物層30用作有源區(qū)中的存儲(chǔ)單元和外圍區(qū)域中的控制電路兩者的柵氧化物。對(duì)于每一器件，柵氧化物的厚度規(guī)定其最大工作電壓。因此，如果需要一些控制電路在與存儲(chǔ)單元或控制電路的其它器件不同的電壓下操作，則在這點(diǎn)上，可以在該工藝中修改柵氧化物32的厚度。以一個(gè)例子的方式，但并非限制，在該結(jié)構(gòu)上形成光刻膠60，隨后是通過選擇除去外圍區(qū)域中的光刻膠部分來暴露部分氧化物層30的掩模步驟?？梢詼p薄(例如通過利用受控制的蝕刻)或用具有需要的厚度的氧化物層30a替換(例如通過氧化蝕刻或氧化淀積)氧化物層30被暴露的部分，如圖2O中示出。
除去光刻膠60之后，使用多晶淀積步驟以在該結(jié)構(gòu)上形成多晶層62(例如大約500厚)。隨后進(jìn)行光刻膠淀積和掩模步驟以在有源區(qū)22上形成彼此間隔開的多晶層62的條紋。最終的有源區(qū)22在圖2P中示出。每一多晶層62用作存儲(chǔ)器陣列的字線。
如圖2P中示出，本發(fā)明的工藝形成存儲(chǔ)單元陣列，該存儲(chǔ)單元陣列具有的每一存儲(chǔ)單元15在一對(duì)間隔開的源/漏區(qū)52(a，b)之間(本領(lǐng)域技術(shù)人員會(huì)理解，術(shù)語源和漏在操作期間會(huì)互相轉(zhuǎn)換)。非平面溝道區(qū)連接兩個(gè)源區(qū)52(a，b)，溝道區(qū)具有三個(gè)部分第一部分、第二部分和第三部分。溝道區(qū)的第一部分沿著一個(gè)溝槽34的一個(gè)側(cè)壁，并相鄰于第一源區(qū)52a。溝道區(qū)的第二部分沿著另一溝槽34的一個(gè)側(cè)壁，并相鄰于第二源區(qū)52b。溝道區(qū)的第三部分在第一部分和第二部分之間且基本上沿著襯底10的頂表面。電介質(zhì)層在溝道區(qū)之上。在溝道區(qū)的第一部分上，電介質(zhì)是層36a。在溝道的第二部分上，電介質(zhì)是層36b。在溝道區(qū)的第三部分上，電介質(zhì)是層30。第一浮柵40a在層36a上，且在相鄰于第一源區(qū)52a的溝道區(qū)的第一部分之上。第二浮柵40b在層36b上，且在相鄰于第二源區(qū)52b的溝道區(qū)的第二部分之上。由多晶層62形成的柵電極62在電介質(zhì)層30上，且在溝道區(qū)的第三部分之上。第一控制柵54a與第一源區(qū)52a絕緣，并電容耦合于第一浮柵40a。第二控制柵54b與第二源區(qū)52b絕緣，并電容耦合于第二浮柵40b。此外，浮柵40a和40b的每一個(gè)基本上垂直于柵電極62和襯底10的表面。最后，每一源區(qū)，如第一源區(qū)52a，和其相關(guān)聯(lián)的控制柵，如第一控制柵54a，被同一有源區(qū)22中相鄰的存儲(chǔ)單元15共享。
浮柵40(a，b)設(shè)置在溝槽34中，每一浮柵面對(duì)溝道區(qū)的一部分并與其絕緣。此外，每一浮柵40(a，b)包括延伸到襯底表面之上并終止在面對(duì)一個(gè)柵電極62并與其絕緣的邊緣中的上部，這樣提供貫穿氧化物層56的Fowler-Nordheim(福勒-諾德海姆)隧穿路徑。為了提高控制柵與浮柵之間的電壓耦合，每一控制柵54沿著浮柵44延伸并與其(通過氧化物層50)絕緣。
關(guān)于形成陣列的多個(gè)存儲(chǔ)單元15，互連如下。對(duì)在相同列即在相同有源區(qū)22中的存儲(chǔ)單元15，形成每一存儲(chǔ)單元15的柵電極的字線62在Y方向上延伸至每一存儲(chǔ)單元15。對(duì)在相同行即穿過有源區(qū)22和STI26的存儲(chǔ)單元15，源線52(a，b)和相關(guān)聯(lián)的控制柵54(a，b)在X方向上連續(xù)延伸至那些存儲(chǔ)單元15中的每一個(gè)。最后，如從前述可以看出，相鄰行中的存儲(chǔ)單元15共享同一源區(qū)52和同一相關(guān)聯(lián)的控制柵54。每一存儲(chǔ)單元15具有五個(gè)獨(dú)立的可控端字線62、控制柵54(a，b)和源區(qū)52(a，b)。
本領(lǐng)域技術(shù)人員會(huì)理解，線52a，52b，52c等為埋入擴(kuò)散線，且必須使得與存儲(chǔ)單元陣列的外部的那些線接觸。然而，一種方法是使用相似于控制柵54的多晶塊54，用多晶塊54電接觸陣列外部的埋入擴(kuò)散線52a，52b，52c等。此外，接觸陣列外部的埋入擴(kuò)散線52a，52b，52c等的多晶塊54不必電接觸陣列中的獨(dú)立的控制柵54。
存儲(chǔ)單元的操作現(xiàn)在將描述圖2P中示出的存儲(chǔ)單元15的操作。
擦除通過向控制柵54(a，b)施加0伏并向源區(qū)52(a，b)施加0伏來擦除存儲(chǔ)單元15。因?yàn)橄嗤碾妷菏┘拥絻蓚€(gè)源區(qū)52(a，b)，則沒有電荷在溝道區(qū)中傳導(dǎo)。而且，因?yàn)榭刂茤?4(a，b)高度地電容耦合于浮柵40(a，b)，浮柵40(a，b)會(huì)經(jīng)受低電壓。向字線62施加8至12伏之間的電壓。這導(dǎo)致在浮柵40(a，b)與字線62之間大的電壓差。通過向字線62施加正電壓，浮柵40(a，b)上存儲(chǔ)的任何電子會(huì)被拉出并通過福勒-諾德海姆隧穿機(jī)理，電子被從浮柵40(a，b)除去并隧穿隧道氧化物56到達(dá)字線62上面。用于擦除的多晶至多晶隧穿機(jī)理在US專利5,029,130中闡述，這里并入其公開的全文以作參考。
編程存儲(chǔ)單元15的編程可以按照以下兩種機(jī)理的一種發(fā)生或編程第一浮柵40a或編程第二浮柵40b。我們首先討論編程第一浮柵40a的操作，即在第一浮柵40a上存儲(chǔ)電子。第一源區(qū)52a被保持在7至12伏之間的正電壓。第一控制柵54a被保持在2至5伏之間的正電壓。字線62被保持在1-3伏的正電壓。第二控制柵54b被保持在1-2.5伏之間的正電壓。第二源區(qū)52b被保持在0伏。因?yàn)榈诙刂茤?4b強(qiáng)電容耦合于第二浮柵40b，第二控制柵54b上的1-2.5伏的正電壓足夠開啟溝道區(qū)的第二部分，即便第二浮柵40b被編程，即具有在其上存儲(chǔ)的電子。字線62上的1-2伏的正電壓足夠開啟溝道區(qū)的第三部分。第一源區(qū)52a上的10-15伏的正電壓足夠吸引溝道中的電子。第一控制柵54a上的2至3伏的正電壓足夠開啟溝道區(qū)的第一部分(因?yàn)榈谝桓?0a被擦除)。這樣，電子會(huì)在溝道區(qū)中從第二源區(qū)54b橫越到第一源區(qū)54a。然而，在溝道區(qū)中的結(jié)處，在該結(jié)處溝道區(qū)在從平坦表面向第一溝槽34a的方向上旋轉(zhuǎn)大致90度，電子會(huì)經(jīng)受由第一源區(qū)54a的正性高電壓引起的突然增加的電壓。這導(dǎo)致電子被熱溝道注入到第一浮柵40a上。這種用于編程的熱溝道電子注入的機(jī)理在US專利5,029,130中闡述，這里并入其公開全文以作參考。
為編程第二浮柵40b，施加到第一控制柵54a、第一源區(qū)52a的電壓與施加到第二控制柵54b和第二源區(qū)52b的電壓顛倒。
讀取存儲(chǔ)單元15的讀取可以按以下兩種機(jī)理的一種發(fā)生讀取第一浮柵40a的狀態(tài)或讀取第二浮柵40b的狀態(tài)。我們首先討論讀取第二浮柵40b的狀態(tài)的操作，如果電荷存儲(chǔ)在第二浮柵40b上。第一源區(qū)52a被保持在2至3.5伏之間的正電壓。第一控制柵54a被保持在2至3伏之間的正電壓。字線62被保持在2-3.5伏的正電壓。第二源區(qū)52b被保持在0伏。第二控制柵54b被保持在1-2.5伏之間的正電壓。第一控制柵54a上的2-3伏的正電壓和第一源區(qū)52a上的2-3.5伏的正電壓足夠開啟溝道區(qū)的第一部分，即便第一浮柵40a被編程，即具有在其上存儲(chǔ)的電子。字線62上的1.5-2.5伏的正電壓足夠開啟溝道區(qū)的第三部分。僅當(dāng)?shù)诙?0b未被編程時(shí)，第二控制柵54b上的在1至2.5伏之間的正電壓足夠開啟溝道區(qū)的第二部分。在那種情況下，電子在溝道區(qū)中從第二源區(qū)54b橫越到第一源區(qū)54a。然而，如果第二浮柵40b被編程，則1至2.5伏之間的正電壓不足以開啟溝道區(qū)的第二部分。在那種情況下，溝道保持不導(dǎo)電。因此，在第一源區(qū)52a讀取出的電流量或電流的有/無確定第二浮柵40b的編程狀態(tài)。
為讀取第一浮柵40a，施加到第一控制柵54a和第一源區(qū)52a的電壓與施加到第二控制柵54b和第二源區(qū)52b的電壓顛倒。
存儲(chǔ)陣列的操作現(xiàn)在將描述存儲(chǔ)單元15的陣列的操作。在圖3示意性示出存儲(chǔ)單元的陣列。如圖3中所示，存儲(chǔ)單元15的陣列包括按多個(gè)列15a(1-k)、15b(1-k)和15c(1-k)以及按行15(a-n)1、15(a-n)2和15(a-n)3布置的多個(gè)存儲(chǔ)單元。連接于一個(gè)存儲(chǔ)單元15的字線62還連接于同一列中的其它存儲(chǔ)單元15。連接于一個(gè)存儲(chǔ)單元15的第一和第二源區(qū)52以及第一和第二控制柵54還連接于同一行中的其它存儲(chǔ)單元。
擦除在擦除操作中，由公共字線62連接的相同列中的存儲(chǔ)單元15被同時(shí)擦除。因此，例如，如果想要擦除列15b(1-n)中的存儲(chǔ)單元15，字線2被保持在8至12伏之間。未選擇的字線1和3被保持在0伏。所有源區(qū)線52和控制柵線54被保持在0伏。照這樣，所有的存儲(chǔ)單元15b(1-n)被同時(shí)擦除，而對(duì)于其它列中的存儲(chǔ)單元15不會(huì)發(fā)生擦除干擾，因?yàn)槠渌兄械拇鎯?chǔ)單元15的所有的五個(gè)端子都處于地電壓。
編程我們假設(shè)存儲(chǔ)單元15b1的第一浮柵40a將要被編程。則基于前述討論，施加到各種線上的電壓如下線52a處于7至12伏之間的正電壓。線54a處于2至5伏之間的正電壓。線2處于1-3伏之間的正電壓。線54b被保持在1-2.5伏的正電壓。線52b被保持在0伏。所有其它未選擇的列線，即線1和3處于0伏。相似地，所有其它行線，諸如54c、54d和52c以及52d處于0伏。未選擇的存儲(chǔ)單元15上的“干擾”如下對(duì)于未選擇列中的存儲(chǔ)單元15，向線1和3施加0伏意味著那些存儲(chǔ)單元15c(1-n)和15a(1-n)的溝道區(qū)都沒有開啟，因?yàn)闇系绤^(qū)的第三部分(字線1和3控制的部分)沒有被開啟。這樣，不存在干擾。對(duì)于在同一被選擇列中但在未選擇行中的存儲(chǔ)單元15b2，向線54c施加0伏意味著相鄰于源區(qū)52c的存儲(chǔ)單元15b2的溝道區(qū)的部分不會(huì)被開啟。在那種情況下，源區(qū)52c與源區(qū)52b之間的溝道會(huì)被關(guān)閉。這樣，幾乎不會(huì)或沒有發(fā)生對(duì)存儲(chǔ)單元15b2的干擾。相似，對(duì)所有其它在被選擇的列但在未被選擇的行中的存儲(chǔ)單元15，那些存儲(chǔ)單元的溝道區(qū)的一部分不會(huì)被開啟，因?yàn)閷⑾蛭催x擇的控制柵54施加0伏。
為編程第二浮柵40b，施加到第一控制柵線54a、第一源區(qū)線52a的電壓與施加到第二控制柵線54b和第二源區(qū)線52b的電壓顛倒。所有其它線將具有與討論的用于編程第一浮柵40a的電壓相同的電壓。
讀取我們假設(shè)存儲(chǔ)單元15b1的第二浮柵40b將被讀取。然后基于前述討論，施加到各線的電壓如下源區(qū)線52a被保持在2至3.5伏之間的正電壓。第一控制柵線54a被保持在2至3伏之間的正電壓。字線62或線2被保持在2-3.5伏的正電壓。第二源區(qū)線52b被保持在0伏。第二控制柵線54b被保持在1-2.5伏之間的正電壓。
施加到未選擇的字線62(線1和3)和未選擇的源區(qū)線52c與52d、以及未選擇的控制柵線54c與54d的電壓都被保持在接地或0伏。未選擇的存儲(chǔ)單元15上的“干擾”如下對(duì)于未選擇列中的存儲(chǔ)單元15，向線1和3施加0伏意味著那些存儲(chǔ)單元15c(1-k)和15a(1-k)的溝道區(qū)都沒有開啟。這樣，不存在干擾。對(duì)于在相同的選擇列但在未選擇行中的存儲(chǔ)單元15b2，向線54c施加0伏意味著相鄰于源區(qū)52c的存儲(chǔ)單元15b2的溝道區(qū)的部分不會(huì)被開啟。在那種情況下，該溝道區(qū)會(huì)被關(guān)閉。因此，對(duì)存儲(chǔ)單元15b2幾乎不會(huì)或沒有干擾發(fā)生。相似地，對(duì)于在相同選擇列但在未選擇行中的其它存儲(chǔ)單元，不會(huì)存在任何干擾。
為讀取第一浮柵40a，施加到第一控制柵線54a、第一源區(qū)線52a的電壓與施加到第二控制柵線54b和第二源區(qū)線52b的電壓顛倒。所有其它線將具有與討論的用于讀取第二浮柵40b的電壓相同的電壓。
NAND操作本發(fā)明的存儲(chǔ)單元15陣列的一個(gè)獨(dú)特特征是陣列作為NAND器件操作的能力。NAND器件具有以串聯(lián)方式連接于編程/讀取電壓源的NVM串。我們假設(shè)一個(gè)NVM單元串包括由相同字線62連接的相同列中的15b1、15b2和15b3。
擦除相同串中的NVM單元串的擦除操作與前述關(guān)于陣列中要被擦除的存儲(chǔ)單元的操作一樣。由公共字線62連接的相同列中的單元被同時(shí)擦除。因此，相同NAND串中的單元被同時(shí)擦除。
編程為編程N(yùn)VM單元串中的特定單元，例如包括單元15b(1-3)的NVM單元串中的單元15b3的浮柵40e，各種施加的電壓如下首先在埋入擴(kuò)散線52a施加諸如7-12伏的編程電壓，“高”電壓施加到控制柵54a，足夠“開啟”相鄰浮柵40a的溝道?！案摺彪妷?1-3伏)施加到字線62以“開啟”浮柵40a與浮柵40b之間的溝道?！案摺彪妷?2-5伏)施加到控制柵54b以開啟相鄰于浮柵40b的溝道。這導(dǎo)致埋入擴(kuò)散線52a與52b之間的整個(gè)溝道區(qū)將被導(dǎo)通。埋入擴(kuò)散線52b被保持為浮置。這導(dǎo)致來自擴(kuò)散線52a的編程電壓存在于擴(kuò)散線52b。其它單元溝道區(qū)的“開啟”繼續(xù)直到編程電壓處于埋入擴(kuò)散線52c。地電壓施加到處于NVM單元串的鏈另一端的埋入擴(kuò)散線52d。1-2.5伏電壓施加到控制柵54d，開啟相鄰于浮柵40f的溝道。因?yàn)樽志€62處在高電壓以開啟浮柵40f與浮柵40e之間的溝道區(qū)，電子橫越溝道區(qū)并通過熱溝道電子注入被注入到浮柵40e上。
為編程存儲(chǔ)單元15b3的浮柵40f，首先將編程電壓施加到NVM單元串的另一端，即擴(kuò)散線52d。地電壓施加到擴(kuò)散線52a，并通過前面討論的機(jī)理，將地電壓轉(zhuǎn)移到擴(kuò)散線52c，則使熱溝道電子來編程浮柵40f。
讀取為了讀取NVM單元串中的特定單元，例如包括單元15b(1-3)的NVM單元串中的單元15b3的浮柵40e，各種施加的電壓如下2至3.5伏的讀取電壓施加于擴(kuò)散線52d。地電壓施加于擴(kuò)散線52a。諸如1.5-3.5伏的正電壓施加于字線62。諸如1至2.5伏的正電壓施加于控制柵54a、54b和54c的每一個(gè)。擴(kuò)散線52b和52c會(huì)從擴(kuò)散線52a接收地電壓。從擴(kuò)散線52c橫越到52d的電子會(huì)被讀取且會(huì)確定浮柵40e的狀態(tài)。
從前述可以看出，公開了一種新穎的、高密度非易失性存儲(chǔ)單元、陣列及制造方法。應(yīng)該理解，盡管已經(jīng)描述了優(yōu)選的實(shí)施例，在其中單個(gè)位存儲(chǔ)在存儲(chǔ)單元中的兩個(gè)浮柵的每一個(gè)中，但是將多位存儲(chǔ)在單個(gè)存儲(chǔ)單元中的浮柵之一的每一個(gè)上由此進(jìn)一步增加存儲(chǔ)密度，也同樣落入本發(fā)明的精神內(nèi)。
權(quán)利要求
1.一種用于存儲(chǔ)多個(gè)位的非易失性存儲(chǔ)單元，包括第一導(dǎo)電類型的基本上單晶的半導(dǎo)體襯底材料，具有基本上平坦的表面；在所述襯底中的第一溝槽；所述第一溝槽具有基本上垂直于平坦表面的側(cè)壁和底壁；在所述襯底中的第二溝槽；與所述第一溝槽間隔開，所述第二溝槽具有基本上垂直于平坦表面的側(cè)壁和底壁；在所述材料中的、沿著所述第一溝槽底壁且不同于所述第一導(dǎo)電類型的第二導(dǎo)電類型的第一區(qū)域；在所述材料中的、沿著所述第二溝槽底壁且與所述第一區(qū)域間隔開的所述第二導(dǎo)電類型的第二區(qū)域；溝道區(qū)，具有第一部分、第二部分和第三部分，連接所述第一和第二區(qū)域用于電荷的傳導(dǎo)，所述第一部分沿著所述第一溝槽的側(cè)壁，所述第二部分沿著所述第二溝槽的側(cè)壁；在所述溝道區(qū)上的電介質(zhì)；在所述電介質(zhì)上的第一浮柵，與所述溝道區(qū)的所述第一部分間隔開；所述溝道區(qū)的所述第一部分相鄰于所述第一區(qū)域，所述第一浮柵用于存儲(chǔ)所述多個(gè)位的至少一個(gè)；在所述電介質(zhì)上的第二浮柵，與所述溝道區(qū)的所述第二部分間隔開；所述溝道區(qū)的所述第二部分相鄰于所述第二區(qū)域，所述第二浮柵用于存儲(chǔ)所述多個(gè)位的至少另一個(gè)；在所述電介質(zhì)上的柵電極，與所述溝道區(qū)的所述第三部分間隔開，所述溝道區(qū)的所述第三部分在所述第一部分與所述第二部分之間；第一獨(dú)立可控柵電極，在所述第一溝槽中，電容耦合于所述第一浮柵并與所述第一區(qū)域絕緣；和第二獨(dú)立可控柵電極，在所述第二溝槽中，電容耦合于所述第二浮柵并與所述第二區(qū)域絕緣。
2.如權(quán)利要求1所述的單元，其中所述基本上單晶的半導(dǎo)體襯底材料為具有平坦表面的單晶硅。
3.如權(quán)利要求1所述的單元，其中所述第一浮柵具有基本上垂直于所述柵電極的尖端部分。
4.如權(quán)利要求3所述的單元，其中所述第二浮柵具有基本上垂直于所述柵電極的尖端部分。
5.一種非易失性存儲(chǔ)單元陣列，按多個(gè)行與列布置，所述陣列包括第一導(dǎo)電類型的基本上單晶的半導(dǎo)體襯底材料，其具有平坦表面；多個(gè)間隔開的溝槽，在所述襯底中基本上彼此平行，每一溝槽具有基本上垂直于平坦表面的側(cè)壁和底壁；在所述半導(dǎo)體襯底材料中按多個(gè)行與列布置的多個(gè)非易失性存儲(chǔ)單元，每一個(gè)單元用于存儲(chǔ)多個(gè)位，且每一單元包括在所述材料中的、沿著所述第一溝槽的底壁且不同于所述第一導(dǎo)電類型的第二導(dǎo)電類型的第一區(qū)域；在所述材料中的、沿著所述第二溝槽的底壁的所述第二導(dǎo)電類型的第二區(qū)域；溝道區(qū)，具有第一部分、第二部分和第三部分，連接第一和第二區(qū)域用于電荷的傳導(dǎo)，所述第一部分沿著第一溝槽的側(cè)壁，所述第二部分沿著第二溝槽的側(cè)壁，所述第三部分沿著在所述第一和第二部分之間的襯底的平坦表面；在所述溝道區(qū)上的電介質(zhì)；在所述電介質(zhì)上的第一浮柵，在第一溝槽中，與所述溝道區(qū)的所述第一部分間隔開；所述溝道區(qū)的所述第一部分相鄰于所述第一區(qū)域，所述第一浮柵用于存儲(chǔ)所述多個(gè)位的至少一個(gè)；在所述電介質(zhì)上的第二浮柵，在第二溝槽中，與所述溝道區(qū)的所述第二部分間隔開；所述溝道區(qū)的所述第二部分相鄰于所述第二區(qū)域，所述第二浮柵用于存儲(chǔ)所述多個(gè)位的至少另一個(gè)；在所述電介質(zhì)上的柵電極，與所述溝道區(qū)的所述第三部分間隔開；第一獨(dú)立可控柵電極，在第一溝槽中，電容耦合于所述第一浮柵并與所述第一區(qū)域絕緣；和第二獨(dú)立可控柵電極，在第二溝槽中，電容耦合于所述第二浮柵并與所述第二區(qū)域絕緣；其中同一行中的所述單元公共地具有所述柵電極；其中同一列中的所述單元公共地具有所述第一區(qū)域，公共地具有所述第二區(qū)域，公共地具有第一獨(dú)立可控柵電極和公共地具有所述第二獨(dú)立可控柵電極；和其中相鄰列中的所述單元公共具有所述第一區(qū)域和所述第一獨(dú)立可控柵電極。
6.如權(quán)利要求5所述的陣列，其中所述基本上單晶的半導(dǎo)體襯底材料是具有平坦表面的單晶硅。
7.如權(quán)利要求5所述的陣列，其中所述第一浮柵具有基本上垂直于所述柵電極的尖端部分。
8.如權(quán)利要求7所述的陣列，其中所述第二浮柵具有基本上垂直于所述柵電極的尖端部分。
9.一種在第一導(dǎo)電類型的基本上單晶的半導(dǎo)體襯底材料中制造非易失性存儲(chǔ)單元陣列的方法，其中所述非易失性存儲(chǔ)單元陣列具有在所述半導(dǎo)體襯底材料中按多個(gè)行與列布置的多個(gè)非易失性存儲(chǔ)單元，每一單元用于存儲(chǔ)多個(gè)位，所述方法包括在所述半導(dǎo)體襯底上形成基本上彼此平行并在所述列方向上延伸的間隔開的隔離區(qū)，在每一對(duì)相鄰的隔離區(qū)之間具有有源區(qū)，其中所述半導(dǎo)體襯底具有表面；在每一個(gè)有源區(qū)中形成多個(gè)存儲(chǔ)單元，其中每一個(gè)存儲(chǔ)單元用于存儲(chǔ)多個(gè)位，其中每一個(gè)存儲(chǔ)單元的形成包括在襯底表面中形成第一和第二間隔開的溝槽，所述第一和第二溝槽的每一個(gè)具有側(cè)壁和底壁；在所述第一和第二溝槽的所述底壁中分別形成第一區(qū)域和第二區(qū)域，所述第一區(qū)域和第二區(qū)域?yàn)椴煌谒龅谝粚?dǎo)電類型的第二導(dǎo)電類型，用于電荷傳導(dǎo)的溝道區(qū)連接所述第一區(qū)域和所述第二區(qū)域；所述溝道區(qū)具有第一部分、第二部分和第三部分；在所述溝道區(qū)上形成電介質(zhì)；在所述電介質(zhì)上形成第一浮柵，其在所述第一溝槽中與所述第一溝槽的所述側(cè)壁以及與所述溝道區(qū)的所述第一部分間隔開；所述溝道區(qū)的所述第一部分相鄰于所述第一區(qū)域，所述第一浮柵用于存儲(chǔ)所述多個(gè)位的至少一個(gè)；在所述電介質(zhì)上形成第二浮柵，其在所述第二溝槽中與所述第二溝槽的所述側(cè)壁以及與所述溝道區(qū)的所述第二部分間隔開；所述溝道區(qū)的第二部分相鄰于所述第二區(qū)域，所述第二浮柵用于存儲(chǔ)所述多個(gè)位的至少另一個(gè)；在所述電介質(zhì)上形成柵電極，其與所述溝道區(qū)的所述第三部分間隔開，所述溝道區(qū)的所述第三部分在所述第一部分和所述第二部分之間；在所述第一溝槽中形成第一柵電極，所述第一柵電極與所述第一區(qū)域絕緣并電容耦合于所述第一浮柵；和在所述第二溝槽中形成第二柵電極，所述第二柵電極與所述第二區(qū)域絕緣并電容耦合于所述第二浮柵。
10.如權(quán)利要求9所述的方法，其中形成所述第一柵電極的所述步驟包括穿過多個(gè)列在所述行方向上連續(xù)形成所述第一柵電極。
11.如權(quán)利要求10所述的方法，其中形成所述第二柵電極的所述步驟包括穿過多個(gè)列在所述行方向上連續(xù)形成所述第二柵電極。
12.如權(quán)利要求11所述的方法，其中形成所述第一區(qū)域和所述第二區(qū)域的所述步驟包括穿過多個(gè)列在所述行方向上連續(xù)形成所述第一區(qū)域和所述第二區(qū)域。
13.如權(quán)利要求11所述的方法，其中形成所述第一區(qū)域和所述第二區(qū)域的所述步驟包括僅在有源區(qū)的一個(gè)列中形成所述第一區(qū)域和所述第二區(qū)域。
14.如權(quán)利要求11所述的方法，其中形成所述柵電極的所述步驟包括穿過多個(gè)存儲(chǔ)單元在所述列方向上連續(xù)形成所述柵電極。
15.一種在第一導(dǎo)電類型的基本上單晶的半導(dǎo)體襯底中制造非易失性存儲(chǔ)單元的方法，其中所述非易失性存儲(chǔ)單元用于存儲(chǔ)多個(gè)位，所述方法包括在襯底表面中形成第一和第二間隔開的溝槽，所述第一和第二溝槽的每一個(gè)具有側(cè)壁和底壁；在所述第一和第二溝槽的所述底壁中分別形成第一區(qū)域和第二區(qū)域，所述第一區(qū)域和第二區(qū)域?yàn)椴煌谒龅谝粚?dǎo)電類型的第二導(dǎo)電類型，用于電荷傳導(dǎo)的溝道區(qū)連接所述第一區(qū)域和所述第二區(qū)域；所述溝道區(qū)具有第一部分、第二部分和第三部分；在所述溝道區(qū)上形成電介質(zhì)；在所述電介質(zhì)上形成第一浮柵，其在所述第一溝槽中與所述第一溝槽的所述側(cè)壁以及與所述溝道區(qū)的所述第一部分間隔開；所述溝道區(qū)的所述第一部分相鄰于所述第一區(qū)域，所述第一浮柵用于存儲(chǔ)所述多個(gè)位的至少一個(gè)；在所述電介質(zhì)上形成第二浮柵，其在所述第二溝槽中與所述第二溝槽的所述側(cè)壁以及與所述溝道區(qū)的所述第二部分間隔開；所述溝道區(qū)的第二部分相鄰于所述第二區(qū)域，所述第二浮柵用于存儲(chǔ)所述多個(gè)位的至少另一個(gè)；在所述電介質(zhì)上形成柵電極，其與所述溝道區(qū)的所述第三部分間隔開，所述溝道區(qū)的所述第三部分在所述第一部分和所述第二部分之間；在所述第一溝槽中形成第一柵電極，所述第一柵電極與所述第一區(qū)域絕緣并電容耦合于所述第一浮柵；和在所述第二溝槽中形成第二柵電極，所述第二柵電極與所述第二區(qū)域絕緣并電容耦合于所述第二浮柵。
16.如權(quán)利要求15所述的方法，其中在所述電介質(zhì)上形成柵電極的所述步驟還包括在柵電極與所述第一和第二浮柵之間形成絕緣材料，該絕緣材料具有允許電子從所述第一和第二浮柵到所述柵電極的福勒-諾德海姆隧穿的厚度。
17.如權(quán)利要求16所述的方法，其中形成所述第一和所述第二浮柵的步驟包括在襯底表面上形成所述第一和第二浮柵。
全文摘要
能夠獲得高密度的雙向讀取/編程非易失性存儲(chǔ)單元和陣列。每一存儲(chǔ)單元具有兩個(gè)間隔開的用于在其上存儲(chǔ)電荷的浮柵。該單元具有間隔開的源/漏區(qū)，溝道在源/漏區(qū)之間，該溝道具有三個(gè)部分。一個(gè)浮柵在第一部分上；另一浮柵在第二部分上，且柵電極控制在第一和第二部分之間的第三部分中的溝道的導(dǎo)通。獨(dú)立可控的控制柵與源/漏區(qū)的每一個(gè)絕緣，且還電容耦合于浮柵。該單元通過熱溝道電子注入來編程，并通過從浮柵到柵電極的電子福勒－諾德海姆隧穿來擦除。雙向讀取允許編程單元以存儲(chǔ)位，每個(gè)浮柵中存儲(chǔ)一位。獨(dú)立可控的控制柵允許這種存儲(chǔ)單元陣列在NAND結(jié)構(gòu)中操作。
文檔編號(hào)H01L27/115GK1536675SQ20041003339
公開日2004年10月13日 申請(qǐng)日期2004年4月7日 優(yōu)先權(quán)日2003年4月7日
發(fā)明者B·陳, B 陳, S·基亞尼安, 悄嵐, J·弗雷爾, 錐 申請(qǐng)人:硅存儲(chǔ)技術(shù)公司