專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，特別是涉及在同一半導(dǎo)體襯底上設(shè)有MOS晶體管和雙極晶體管的半導(dǎo)體裝置。
背景技術(shù)：
近年來，集成化模擬電路和數(shù)字電路的模擬數(shù)字混合LSI正在被開發(fā)。在這種LSI中，模擬電路主要由雙極晶體管構(gòu)成，數(shù)字電路由MOS晶體管構(gòu)成。當(dāng)在同一半導(dǎo)體襯底上形成MOS晶體管和雙極晶體管時(shí)，通常使用組合了雙向工藝和CMOS工藝的BiCMOS工藝。
在現(xiàn)有的BiCMOS工藝中，由于相對(duì)CMOS工藝工序數(shù)量大幅地增加，因而招致LSI的制造成本及制造天數(shù)大幅地增加。對(duì)此，在專利文獻(xiàn)1中記載了通過形成使用所謂的三重阱CMOS工藝的雙極晶體管謀求減少工序數(shù)的技術(shù)。
專利文獻(xiàn)1特開2000-3972號(hào)公報(bào)發(fā)明內(nèi)容但是，雙極晶體管的基極利用特別追加的工序形成，因此，工序數(shù)增加。
因此，本發(fā)明中，使用三重阱CMOS工藝，而不追加特別的工序，形成各種型號(hào)的雙極晶體管。其主要的結(jié)構(gòu)特征是，在P型半導(dǎo)體襯底的表面形成N阱，并在其中形成P溝道型晶體管。而在N阱中形成P阱，并在其中形成N溝道型晶體管。而后，將N阱作為縱型NPN雙極晶體管的集電極使用。
并且，將P阱作為縱型NPN雙極晶體管或橫型NPN雙極晶體管的基極使用。


圖1是本發(fā)明實(shí)施例的半導(dǎo)體裝置的剖面圖；
圖2是本發(fā)明實(shí)施例的半導(dǎo)體裝置的剖面圖；圖3是本發(fā)明實(shí)施例的縱型NPN雙極晶體管的特性圖。
具體實(shí)施例方式
下面參照附圖詳細(xì)說明本發(fā)明實(shí)施例的半導(dǎo)體裝置。圖1及圖2是本發(fā)明實(shí)施例的半導(dǎo)體裝置的剖面圖。圖1顯示N溝道型MOS晶體管10、P溝道型MOS晶體管20、縱型NPN雙極晶體管(Vertical NPN BJT)30，圖2顯示橫型NPN雙極晶體管(Lateral NPN BJT)40、橫型PNP雙極晶體管(Lateral PNP BJT)50、縱型PNP雙極晶體管(Vertical PNP BJT)60。這兩種類型的MOS晶體管及四種類型的雙極晶體管都在同一半導(dǎo)體襯底1中形成。
其次，參照?qǐng)D1詳細(xì)說明N溝道型MOS晶體管10、P溝道型MOS晶體管20、縱型NPN雙極晶體管30的構(gòu)造及其制造方法。
在P型半導(dǎo)體襯底1的表面形成用于將這些晶體管電分離的場(chǎng)絕緣膜2。在P型半導(dǎo)體襯底1的表面利用同一工序同時(shí)較深地形成第一N阱3A及第二N阱3B。其深度為例如自P型半導(dǎo)體襯底1表面起4um左右。在第一N阱3A中形成P阱4A，并在其中形成N溝道型MOS晶體管10。第一P阱4A比第一N阱3A淺，其深度為例如1um～2um。在第一P阱4A的表面形成N溝道型MOS晶體管10的N+的源極層11、N+型的漏極層12、柵極絕緣膜、柵極絕緣膜上的柵電極13及P阱4A的電位設(shè)定用P+層14。
另一方面，第二N阱3B被用于縱型NPN雙極晶體管30的集電極。另外，在第二N阱3B中形成第二P阱4B。第二P阱4B和第一P阱4A同時(shí)由同一工序形成。該第二P阱4B被用于縱型NPN雙極晶體管30的基極。在第二P阱4B的表面形成N+型發(fā)射極層31、P+型基極電極32。
另外，介由柵極絕緣膜在發(fā)射極層21和基極電極層32之間形成柵電極33。柵電極33和發(fā)射極層31連接。在第二N阱3B的表面形成N+型集電極層34。由于發(fā)射極層31和基極電極層32利用將柵電極33作為掩膜的離子注入形成，故基極電極層32和發(fā)射極層31的距離由柵電極33的長(zhǎng)度決定。
在第一N阱3A中形成第4N阱5A。而后，在其中形成P溝道型MOS晶體管20。第4N阱5A比第一N阱3A淺，其深度為例如1um～2um。在第4N阱5A的表面形成P溝道型MOS晶體管20的P+的源極層21、P+型漏極層22、柵極絕緣膜、柵極絕緣膜上的柵電極23及第4N阱5A的電位設(shè)定用N+層24。
其次，參照?qǐng)D2詳細(xì)說明橫型NPN雙極晶體管40、橫型PNP雙極晶體管50、縱型PNP雙極晶體管60的構(gòu)造及其制造方法。
在P型半導(dǎo)體襯底1的表面形成用于將這些晶體管電分離的場(chǎng)絕緣膜2。首先，說明橫型NPN雙極晶體管40。在P型半導(dǎo)體襯底1的表面形成第三N阱3C。該第三N阱3C和所述的第一N阱3A及第二N阱3B同時(shí)由同一工序形成。在第三N阱3C中形成第三P阱4C。該第三P阱4C也和所述的第一P阱4A及第二P阱4B同時(shí)由同一工序形成。在第三N阱3C中形成橫型NPN雙極晶體管40。第三P阱4C被用于橫型NPN雙極晶體管40的基極。在第三P阱4C的表面形成N+型發(fā)射極層41、N+型集電極層42。
另外，介由柵極絕緣膜在發(fā)射極層41和集電極層42之間形成柵電極43。柵電極43和發(fā)射極層41連接。然后，在第三P阱4C的表面形成P+型基極層44。由于發(fā)射極層41和基極層42利用將柵電極43作為掩膜的離子注入形成，故發(fā)射極層41和集電極層42的距離，也就是基極寬度由柵電極43的長(zhǎng)度決定。另外，在第三N阱3C的表面形成第三N阱3C的電位設(shè)定用N+層45。
其次，說明橫型PNP雙極晶體管50。第五N阱5B和第四N阱5A同時(shí)由同一工序形成，并作為該晶體管的基極使用。
在第五N阱5B的表面形成P+型發(fā)射極層51、P+型集電極層52。介由柵極絕緣膜在發(fā)射極層51和集電極層52之間形成柵電極53。柵電極53和發(fā)射極層51連接。然后，在第五N阱5B的表面形成N+型基極層54。由于發(fā)射極層51和集電極層52利用將柵電極53作為掩膜的離子注入形成，故發(fā)射極層51和集電極層52的距離，也就是基極寬度由柵電極53的長(zhǎng)度決定。另外，在和第五N阱5B鄰接的P型半導(dǎo)體襯底1表面形成襯底電極設(shè)定用P+層55。
其次，說明縱型PNP雙極晶體管60。第六N阱5C和第四N阱5A及第五N阱5B同時(shí)由同一工序形成，并作為該晶體管的基極使用。
在第六N阱5C的表面形成P+型發(fā)射極層61、N+型基極電極層62。介由柵極絕緣膜在發(fā)射極層61和基極電極層62之間形成柵電極63。柵電極63和發(fā)射極層61連接。由于發(fā)射極層61和基極電極層62利用將柵電極63作為掩膜的離子注入形成，故發(fā)射極層61和基極電極層62的距離由柵電極63的長(zhǎng)度決定。另外，在和第六N阱5C鄰接的P型半導(dǎo)體襯底1的表面形成P+型集電極層64。
其次，說明本發(fā)明實(shí)施例的半導(dǎo)體裝置的制造方法。首先，在例如P型硅襯底等半導(dǎo)體襯底1表面形成第一N阱3A、第二N阱3B、第三N阱3C。該工序利用例如磷的離子注入和其后的熱擴(kuò)散進(jìn)行。
其次，使用LOCOS法(Local Oxidation Of Silicon)形成場(chǎng)絕緣膜2。然后，形成第一P阱4A、第二P阱4B、第三P阱4C、第四N阱5A、第五N阱5B、第六N阱5C。P阱群4A、4B、4C和N阱群5A、5B、5C由各自的離子注入工序形成并進(jìn)行熱擴(kuò)散?？梢酝瑫r(shí)進(jìn)行熱擴(kuò)散，也可以在各自的離子注入工序后分別進(jìn)行。
而后，利用熱氧化形成柵極絕緣膜，根據(jù)需要，進(jìn)行N溝道型MOS晶體管10及P溝道型MOS晶體管20的溝道離子注入。然后，在柵極絕緣膜上形成柵電極12、23、33、43、53、63。這些柵電極利用多晶硅層或多側(cè)面層形成。
之后，利用磷或砷這樣的N型雜質(zhì)的離子注入進(jìn)行N+層的形成。N+層包括所述的N溝道型MOS晶體管10的源極層11、漏極層、P溝道型MOS晶體管20的N+層24、縱型NPN雙極晶體管30的發(fā)射極層31、集電極層34、橫型NPN雙極晶體管40的發(fā)射極層41、集電極層42、N+層45、橫型PNP雙極晶體管50的基極層54、縱型PNP雙極晶體管60的基極電極層62。
另外，利用硼或二氟化硼這樣的P型雜質(zhì)的離子注入進(jìn)行P+層的形成。P+層包括所述的N溝道型MOS晶體管10的P+層14、P溝道型MOS晶體管20的源極層21、漏極層22、縱型NPN雙極晶體管30的基極電極層32、橫型NPN雙極晶體管40的基極層44、橫型PNP雙極晶體管50的發(fā)射極層51、集電極層52、縱型PNP雙極晶體管60的發(fā)射極層61、發(fā)射極層64。
通過本實(shí)施例，使用CMOS三重阱工藝，不需要特別的追加工序，而可在CMOS的基礎(chǔ)上，在同一半導(dǎo)體襯底1上形成四種類型的雙極晶體管，即縱型NPN雙極晶體管30、橫型NPN雙極晶體管40、槽型PNP雙極晶體管50、縱型PNP雙極晶體管60。
圖3是顯示所述的縱型NPN雙極晶體管30的特性的圖，橫軸表示集電極電流，縱軸表示電流放大系數(shù)hFE。由該特性圖可知，可得到電流放大系數(shù)hFE為100，截止頻率為1GHz這樣的不遜色于雙向工藝的優(yōu)良的特性。
根據(jù)本實(shí)施例，通過將三重阱CMOS工藝的各種阱用于雙極晶體管的基極或集電極，可大幅地消減BiCMOS工藝的工序數(shù)量。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，其包括P型半導(dǎo)體襯底；第一N阱，其被形成在所述半導(dǎo)體襯底表面，并在其中形成P溝道型晶體管；第一P阱，其被形成在所述第一N阱中，并在其中形成N溝道型晶體管；第二N阱，其在所述半導(dǎo)體襯底上和所述第一N阱分離形成，所述第二N阱被作為縱型NPN雙極晶體管的集電極使用，所述第一N阱和所述第二N阱同時(shí)由同一工序形成。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，其包括在所述第二N阱中形成的第二P阱，該第二P阱和所述第一P阱同時(shí)由同一工序形成，該第二P阱作為所述縱型NPN雙極晶體管的基極使用。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，在所述半導(dǎo)體襯底表面具有第三N阱，其和所述第一及第二N阱同時(shí)由同一工序形成；在該第三N阱中形成的第三P阱，該第三P阱和所述第一P阱同時(shí)由同一工序形成，將所述第三P阱作為橫型NPN雙極晶體管的基極使用。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，在所述第一N阱中形成比該第一N阱淺的第四N阱，并在該第四N阱中形成所述P溝道型晶體管，在所述半導(dǎo)體襯底上還具有和所述第四N阱同時(shí)由同一工序形成的第五N阱，所述第五N阱作為橫型PNP雙極晶體管的基極使用。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，在所述第一N阱中形成比該第一N阱淺的第四N阱，并在該第四N阱中形成所述P溝道型晶體管，在所述半導(dǎo)體襯底上還具有和所述第四N阱同時(shí)由同一工序形成的第六N阱，所述第六N阱作為縱型PNP雙極晶體管的基極使用。
全文摘要
一種半導(dǎo)體裝置，消減BiCMOS工藝的工序數(shù)量。在P型半導(dǎo)體襯底1的表面較深地形成第一N阱3A、第二N阱3B。在第一N阱3A中形成第一P阱4A，并在該第一P阱4A中形成N溝道型MOS晶體管10。第二N阱3B被用于縱型NPN雙極晶體管30的集電極。在第二N阱3B中形成第二P阱4B。第二P阱4B和第一P阱4A被同時(shí)形成。該第二P阱4B被用于縱型NPN雙極晶體管30的基極。在第二P阱4B的表面形成縱型NPN雙極晶體管30的N+型發(fā)射極層31、P+型基極電極層32。
文檔編號(hào)H01L21/8224GK1536667SQ20041003341
公開日2004年10月13日 申請(qǐng)日期2004年4月7日 優(yōu)先權(quán)日2003年4月7日
發(fā)明者五嶋一智, 大古田敏幸, 谷口敏光, 五 一智, 光, 敏幸 申請(qǐng)人:三洋電機(jī)株式會(huì)社