專利名稱：具有保護(hù)內(nèi)部電路的保護(hù)電路的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有包含內(nèi)部電路的保護(hù)電路的半導(dǎo)體器件。例如，涉及用于防止靜電放電(ESDElectro Static Discharge)造成的半導(dǎo)體器件擊穿的技術(shù)。
背景技術(shù)：
ESD一般發(fā)生在人或機(jī)械搬運(yùn)半導(dǎo)體器件等情況下。產(chǎn)生ESD時(shí)，極短的時(shí)間內(nèi)就在半導(dǎo)體器件的2個(gè)端子之間施加幾百V～幾千V的電壓。在該ESD的擊穿下，半導(dǎo)體器件非常脆弱。為此，半導(dǎo)體器件中設(shè)置對(duì)ESD擊穿的保護(hù)元件。利用此保護(hù)元件進(jìn)行靜電放電，防止半導(dǎo)體器件的ESD擊穿。
以往，作為保護(hù)元件，廣泛使用晶體閘流管，例如在Marks P.J.Mergens等人著的“High Holding Current SCRs(HHI-SCR)for ESC Protection andLatching-up Immune IC Operation”(EOS/ESD Symposium 2002，Session 1AOn Chip Protection)中記載這種結(jié)構(gòu)。美國(guó)專利申請(qǐng)公開(kāi)第2003/0034527號(hào)說(shuō)明書(shū)中也揭示優(yōu)化保護(hù)元件的溝道區(qū)濃度，以謀求提高作為保護(hù)元件的性能的方法。
然而，隨著近年來(lái)半導(dǎo)體器件的微細(xì)化，上述已有的晶體閘流管逐漸不充分發(fā)揮作為防止ESD擊穿的對(duì)策的功能。下面用圖1說(shuō)明這點(diǎn)。圖1是示出用作保護(hù)元件的已有晶體閘流管的電壓—電流特性的曲線。
半導(dǎo)體器件具有柵極氧化膜的厚度隨著微細(xì)化而變薄的趨勢(shì)。據(jù)此，首先成為保護(hù)對(duì)象的內(nèi)部電路的耐壓降低。另一方面，存在勢(shì)阱區(qū)的雜質(zhì)濃度提高，并且其深度變淺的趨勢(shì)。
接著，著眼于作為保護(hù)電路的晶體閘流管，則雜質(zhì)濃度高時(shí)，晶體閘流管的內(nèi)在雙極晶體管的電流放大率h fe和基極電阻RB變小。于是，難以滿足晶體閘流管的鎖住條件h fe(pnp)×h fe(npn)＞1。h fe(pnp)、h fe(npn)分別是晶體閘流管內(nèi)在pnp型雙極晶體管和npn型雙極晶體管的電流放大率。于是，最壞的情況下，可認(rèn)為未快速返回，這時(shí)晶體閘流管已經(jīng)不作為保護(hù)元件進(jìn)行工作。
此外，電流放大率h fe變小時(shí)，需要加大用于使晶體閘流管鎖住的觸發(fā)電流，而且需要將雙極晶體管的電壓VCE取大。結(jié)果，保持電壓升高。同時(shí)，鎖住狀態(tài)的電阻(導(dǎo)通電阻)加大，因而鉗位電壓Vclamp升高。結(jié)果，某些情況下，鉗位電壓Vclamp大于內(nèi)部電路的耐壓B V ESD。因此，不能保護(hù)內(nèi)部電路免受ESD擊穿。
而且，勢(shì)阱區(qū)深度變淺時(shí)，晶體閘流管中每單位體積流通的電流的電流密度增加。于是，電流引起的發(fā)熱顯著，存在晶體閘流管本身容易擊穿的問(wèn)題(擊穿電流I break降低)。
綜上所述，隨著半導(dǎo)體器件的微細(xì)化，成為保護(hù)對(duì)象的內(nèi)部電路，其耐壓降低。與此相對(duì)應(yīng)，作為保護(hù)電路的晶體閘流管，其作為保護(hù)元件的性能變差，即保持電壓和鉗位電壓升高，晶體閘流管本身不能工作，或因發(fā)熱而容易擊穿等。

發(fā)明內(nèi)容
本發(fā)明一個(gè)方面的半導(dǎo)體器件，包含具有第1勢(shì)阱區(qū)和在所述第1勢(shì)阱區(qū)內(nèi)形成的第1半導(dǎo)體元件的內(nèi)部電路、以及具有雜質(zhì)濃度低于所述第1勢(shì)阱區(qū)的第2勢(shì)阱區(qū)和在所述第2勢(shì)阱區(qū)內(nèi)形成的第2半導(dǎo)體元件并且用于保護(hù)所述第1半導(dǎo)體元件的保護(hù)電路。


圖1是示出已有的晶體閘流管的電壓—電流特性的曲線；圖2是本發(fā)明實(shí)施方式1的半導(dǎo)體器件的電路圖；圖3是本發(fā)明實(shí)施方式1的半導(dǎo)體器件的剖面圖；圖4是示出本發(fā)明實(shí)施方式1的半導(dǎo)體器件的深度方向雜質(zhì)濃度分布的曲線；圖5是示出本發(fā)明實(shí)施方式1的半導(dǎo)體器件和已有的半導(dǎo)體器件配備的晶體閘流管的電壓—電流特性的曲線；圖6是本發(fā)明實(shí)施方式2的半導(dǎo)體器件的剖面圖；圖7是示出本發(fā)明實(shí)施方式2的半導(dǎo)體器件的深度方向雜質(zhì)濃度分布的曲線；圖8是示出本發(fā)明實(shí)施方式2的半導(dǎo)體器件和已有的半導(dǎo)體器件配備的晶體閘流管的電壓—電流特性的曲線；圖9是本發(fā)明實(shí)施方式3的半導(dǎo)體器件的剖面圖；圖10是示出本發(fā)明實(shí)施方式3的半導(dǎo)體器件的深度方向雜質(zhì)濃度分布的曲線；圖11是示出本發(fā)明實(shí)施方式3的半導(dǎo)體器件和已有的半導(dǎo)體器件配備的晶體閘流管的電壓—電流特性的曲線；圖12是本發(fā)明實(shí)施方式4的半導(dǎo)體器件的電路圖；圖13是本發(fā)明實(shí)施方式4的半導(dǎo)體器件的剖面圖；圖14是示出本發(fā)明實(shí)施方式4的半導(dǎo)體器件和已有的半導(dǎo)體器件配備的雙極晶體管的電壓—電流特性的曲線；圖15是本發(fā)明實(shí)施方式5、6的半導(dǎo)體器件的剖面圖；圖16是示出本發(fā)明實(shí)施方式4至6的半導(dǎo)體器件和已有的半導(dǎo)體器件配備的雙極晶體管的電壓—電流特性的曲線；圖17是本發(fā)明實(shí)施方式7的半導(dǎo)體器件的電路圖；圖18是本發(fā)明實(shí)施方式7的半導(dǎo)體器件的剖面圖；圖19是示出本發(fā)明實(shí)施方式7的半導(dǎo)體器件和已有的半導(dǎo)體器件配備的MOS晶體管的電壓—電流特性的曲線；圖20是本發(fā)明實(shí)施方式8、9的半導(dǎo)體器件的剖面圖；圖21是本發(fā)明實(shí)施方式1至9的第1變換例的半導(dǎo)體器件的框圖；圖22是本發(fā)明實(shí)施方式1至9的第2變換例的半導(dǎo)體器件的框圖。
具體實(shí)施例方式
用圖2說(shuō)明本發(fā)明實(shí)施方式1的半導(dǎo)體器件。圖2是遵照本實(shí)施方式的半導(dǎo)體器件的電路圖。
如該圖所示，半導(dǎo)體器件具有內(nèi)部電路10和保護(hù)電路20。保護(hù)電路20保護(hù)內(nèi)部電路免受ESD擊穿，設(shè)置在內(nèi)部電路10與半導(dǎo)體器件的輸入輸出端子或電源端子之間。保護(hù)電路20具有晶體閘流管30和觸發(fā)電路40。下面，設(shè)保護(hù)電路20連接輸入輸出端子進(jìn)行說(shuō)明。
晶體閘流管30具有內(nèi)在的pnp型雙極晶體管31和npn型雙極晶體管32。雙極晶體管31的發(fā)射極連接在連接輸入輸出端子的節(jié)點(diǎn)N1上，基極連接雙極晶體管32的集電極，該集電極連接雙極晶體管32的基極。雙極晶體管32的發(fā)射極接地。雙極晶體管31的發(fā)射極成為晶體閘流管的陽(yáng)極端子，雙極晶體管32的發(fā)射極成為晶體閘流管的陰極端子，雙極晶體管31的集電極與雙極晶體管32的基極的連接節(jié)點(diǎn)成為晶體閘流管的觸發(fā)端子。
觸發(fā)電路40具有p溝道MOS晶體管41、電阻元件42和電容元件43。P溝道MOS晶體管41的源極連接節(jié)點(diǎn)N1，漏極連接晶體閘流管的觸發(fā)端子。電阻元件42和電容元件43串聯(lián)在節(jié)點(diǎn)N1與接地電位之間。電阻元件42與電容元件43的連接節(jié)點(diǎn)連接MOS晶體管41的柵極。
上述那樣組成的保護(hù)電路30在因靜電等而從輸入輸出端子流入大電流時(shí)，通過(guò)晶體閘流管30使電流流入接地電位，從而保護(hù)內(nèi)部電路10免受ESD擊穿。
圖3是圖2所示內(nèi)部電路10和保護(hù)電路20的剖面圖，對(duì)保護(hù)電路具體示出晶體閘流管30的剖面結(jié)構(gòu)。
首先說(shuō)明內(nèi)部電路10的組成。如圖中所示，在內(nèi)部電路10中形成CMOS緩沖電路。即，在半導(dǎo)體襯底1的表面內(nèi)形成元件隔離區(qū)STI。然后，在周圍由元件隔離區(qū)STI包圍的元件區(qū)的表面內(nèi)形成n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12。在n型勢(shì)阱區(qū)11的表面內(nèi)相互隔離地形成成為源極、漏極區(qū)的p+雜質(zhì)擴(kuò)散層13、13。又在p型勢(shì)阱區(qū)12的表面內(nèi)相互隔離地形成成為源極、漏極區(qū)的n+雜質(zhì)擴(kuò)散層14、14。在p+雜質(zhì)擴(kuò)散層13之間和n+雜質(zhì)擴(kuò)散層14之間的半導(dǎo)體襯底1上，介入圖中未示出的柵極絕緣膜，從而形成柵極15。利用以上的結(jié)構(gòu)，在n型勢(shì)阱區(qū)11上形成p溝道MOS晶體管，在p型勢(shì)阱區(qū)12上形成n溝道MOS晶體管。
接著，說(shuō)明晶體閘流管的剖面結(jié)構(gòu)。
如圖中所示，在半導(dǎo)體襯底1的表面內(nèi)形成n型勢(shì)阱區(qū)33和p型勢(shì)阱區(qū)34，使其相互連接。按與內(nèi)部電路10中的n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12相同的深度形成n型勢(shì)阱區(qū)33和p型勢(shì)阱區(qū)34。而且，在n型勢(shì)阱區(qū)33和p型勢(shì)阱區(qū)34的表面內(nèi)形成p+型雜質(zhì)擴(kuò)散層35和n+型雜質(zhì)擴(kuò)散層36。形成pnp型雙極晶體管31，使其包含成為發(fā)射極的p+型雜質(zhì)擴(kuò)散層35、成為基極的n型勢(shì)阱區(qū)33和成為集電極的p型勢(shì)阱區(qū)34。又形成npn型柵極晶體管32，使其包含成為發(fā)射極的n+型雜質(zhì)擴(kuò)散層36、成為基極的p型勢(shì)阱區(qū)34和成為集電極的n型勢(shì)阱區(qū)33。
圖4示出內(nèi)部電路10和保護(hù)電路20中分別形成的勢(shì)阱區(qū)12、34的雜質(zhì)濃度分布，橫軸表示離開(kāi)半導(dǎo)體襯底表面的深度，縱軸表示雜質(zhì)濃度。具體對(duì)內(nèi)部電路10和保護(hù)電路20分別示出各自沿圖3的4A-4A線和沿圖3的4B-4B線方向的濃度分布。
如該圖所示，保護(hù)電路20中形成的勢(shì)阱區(qū)34的雜質(zhì)濃度低于內(nèi)部電路10中形成的勢(shì)阱區(qū)12的雜質(zhì)濃度。即，勢(shì)阱區(qū)34包含的p型雜質(zhì)濃度低于勢(shì)阱區(qū)12包含的p型雜質(zhì)濃度。此關(guān)系在勢(shì)阱區(qū)12、34的整個(gè)深度方向區(qū)域都成立。即，在勢(shì)阱區(qū)12、34的表面上成立，在其深區(qū)也成立。此關(guān)系在勢(shì)阱區(qū)11與勢(shì)阱區(qū)33之間也成立。即，勢(shì)阱區(qū)33包含的n型雜質(zhì)濃度低于勢(shì)阱區(qū)11包含的n型雜質(zhì)濃度。此關(guān)系在勢(shì)阱區(qū)11、33的整個(gè)深度方向區(qū)域都成立。此外，在勢(shì)阱區(qū)11與勢(shì)阱區(qū)34之間和勢(shì)阱區(qū)12與勢(shì)阱區(qū)33之間也可成立。
接著，用圖5說(shuō)明上述那樣組成的保護(hù)電路20的工作。圖5是示出晶體閘流管30的電壓—電流特性的曲線。
假設(shè)因靜電等而從輸入輸出端子流入大電流。于是，由觸發(fā)電路40的電容元件43對(duì)MOS晶體管41的柵極施加偏壓。換句話說(shuō)，使MOS晶體管41的柵極電位為GND。從輸入輸出端子進(jìn)來(lái)的靜電等的浪涌通常是瞬間脈沖。因此，電容元件43不能被從電阻元件42流入其中的電荷充分充電，MOS晶體管的柵極電位不能升高。另一方面，節(jié)點(diǎn)N1的電位，即MOS晶體管41的源極電位，卻因電涌而升高。因此，在MOS晶體管41上施加?xùn)艠O偏壓，使其轉(zhuǎn)移到導(dǎo)通狀態(tài)。在節(jié)點(diǎn)N1連接電源時(shí)，MOS晶體管41不導(dǎo)通。這是因?yàn)榕c電涌相比，電源供給的電壓慢慢升高。這時(shí)，電容元件43能充分充電，使MOS晶體管41的電位升高，從而MOS晶體管41仍然保持阻斷狀態(tài)。
結(jié)果，MOS晶體管41對(duì)晶體閘流管30的觸發(fā)端子提供電流Ig。而且，節(jié)點(diǎn)N1的電位超過(guò)觸發(fā)電壓Vt1時(shí)，n型勢(shì)阱區(qū)33和p型勢(shì)阱區(qū)34所形成的pn結(jié)擊穿。結(jié)果，晶體閘流管30不呈現(xiàn)正向阻斷狀態(tài)(鎖住狀態(tài))，使ESD電流I ESD從陽(yáng)極(節(jié)點(diǎn)N1)流到陰極(接地電位)。這時(shí)，節(jié)點(diǎn)N1的電位為鉗位電壓Vclamp1。當(dāng)然，快速返回產(chǎn)生的觸發(fā)電壓Vt1和鉗位電壓Vclamp1低于內(nèi)部電路10中的半導(dǎo)體元件的耐壓B V ESD。
如果是上述本實(shí)施方式的半導(dǎo)體器件，就能用保護(hù)電路有效保護(hù)內(nèi)部電路免受ESD擊穿。下面，用圖5一面與已有技術(shù)比較，一面說(shuō)明這點(diǎn)。
如圖5所示，如果是已有結(jié)構(gòu)的晶體閘流管，則觸發(fā)電壓Vt2高，鉗位電壓Vclamp2也高。因此，在因靜電等而從輸入輸出端子流入ESD電流I ESD時(shí)，即使晶體閘流管鎖住，晶體閘流管的端子間的電壓也存在到達(dá)鉗位電壓Vclamp2之前，超過(guò)內(nèi)部電路的耐壓B V ESD的情況。這時(shí)，即使晶體閘流管鎖住，內(nèi)部電路也被擊穿。此外鎖住也非常難鎖牢，有時(shí)觸發(fā)電壓Vt3會(huì)超過(guò)耐壓B V ESD。這時(shí)，在晶體閘流管鎖住前，內(nèi)部電路已被擊穿。
然而，本實(shí)施方式的結(jié)構(gòu)中，使保護(hù)電路20內(nèi)的勢(shì)阱區(qū)33、34的雜質(zhì)濃度低于內(nèi)部電路10的勢(shì)阱區(qū)11、12。該關(guān)系不僅在勢(shì)阱區(qū)11、12、33、34等淺區(qū)成立，而且在深區(qū)也成立。因此，pnp型雙極晶體管31和npn型雙極晶體管32的電流放大率h fe(pnp)、h fe(npn)比已有結(jié)構(gòu)中的大，從而能容易滿足晶體閘流管30鎖住的條件fe(pnp)×h fe(npn)＞1。此外，pnp型雙極晶體管31和npn型雙極晶體管32的基極電阻RB也與電流放大率相同，分布與勢(shì)阱區(qū)33、34的雜質(zhì)濃度ND、NA成反比(RB＝1/雜質(zhì)濃度)。因此，本實(shí)施方式的結(jié)構(gòu)與已有的結(jié)構(gòu)相比，基極電阻RB高。再者，由觸發(fā)電路40對(duì)晶體閘流管30的觸發(fā)端子供給柵極電流Ig。這樣，電流放大率h fe(pnp)、h fe(npn)高，基極電阻RB也高，而且供給觸發(fā)電流Ig，其結(jié)果如圖5所示，晶體閘流管30與已有結(jié)構(gòu)相比，用較低的觸發(fā)電壓Vt1(＜Vt2)鎖住。
勢(shì)阱區(qū)33、34的雜質(zhì)濃度在其整個(gè)深度方向區(qū)域都低，因而晶體閘流管30維持正向?qū)顟B(tài)用的最低電壓(最低工作維持電壓＝保持低于Vh)低。這是因?yàn)閜np型雙極晶體管31和npn型雙極晶體管32的電流放大率h fe(pnp)、h fe(npn)高。由于電流放大率高，與已有結(jié)構(gòu)相比，能在小的基極電流IB下，流通大的集電極電流IC，集電極—發(fā)射極之間的電壓VCE也可減小。因此，晶體閘流管30維持正向?qū)顟B(tài)用的、陽(yáng)極—陰極之間的電壓也可比以往小。即，保持電壓比以往小。
通過(guò)使勢(shì)阱區(qū)33、34的雜質(zhì)濃度在整個(gè)深度方向區(qū)域都低，能減小晶體閘流管30的導(dǎo)通電阻Ron。即，如圖5所示，鎖住狀態(tài)下的線條斜率比以往大。換句話說(shuō)，相對(duì)于電壓增加的電流增加程度比以往大。
如上所述，晶體閘流管30的保持電壓Vh和導(dǎo)通電阻Ron比以往低，因而鉗位電壓Vclamp1降低。
綜上所述，如果是本實(shí)施方式的保護(hù)電路，則晶體閘流管30的觸發(fā)電壓Vt1和鉗位電壓Vclamp1低。因此，即使在內(nèi)部電路10的ESD耐壓隨著微細(xì)化而降低的情況下，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。
又，如果是本實(shí)施方式的結(jié)構(gòu)，則能減小晶體閘流管的規(guī)模。通常授給作為保護(hù)元件的晶體閘流管30一定的額定指標(biāo)。表示該額定指標(biāo)的是在大到某一定ESD電流下，能保護(hù)內(nèi)部電路。于是，本實(shí)施方式中，由于流通一定ESD電流時(shí)的鉗位電壓比已有結(jié)構(gòu)的小，產(chǎn)生的功率也小。因此，晶體閘流管30的規(guī)?？蓽p小，有助于減小芯片規(guī)模。
接著，說(shuō)明本發(fā)明實(shí)施方式2的半導(dǎo)體器件。本實(shí)施方式在實(shí)施方式1中，使內(nèi)部電路10和保護(hù)電路20內(nèi)勢(shì)阱區(qū)的雜質(zhì)濃度相同，并且使保護(hù)電路20的勢(shì)阱區(qū)的深度大于內(nèi)部電路10的該深度。因此，半導(dǎo)體器件的電路圖與上述實(shí)施方式1中說(shuō)明的圖2相同，省略其說(shuō)明。圖6是本實(shí)施方式的半導(dǎo)體器件的剖面圖，對(duì)保護(hù)電路具體示出晶體閘流管30的剖面結(jié)構(gòu)。內(nèi)部電路10的組成與上述實(shí)施方式1相同，省略其說(shuō)明，僅說(shuō)明晶體閘流管30的結(jié)構(gòu)。
如圖中所示，在半導(dǎo)體襯底1的表面內(nèi)形成n型勢(shì)阱區(qū)37和p型勢(shì)阱區(qū)38，使其相互連接。形成n型勢(shì)阱區(qū)37和p型勢(shì)阱區(qū)38，使其比內(nèi)部電路10中的n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12深。而且，在n型勢(shì)阱區(qū)37和p型勢(shì)阱區(qū)38的表面內(nèi)形成p+型雜質(zhì)擴(kuò)散層35和n+型雜質(zhì)擴(kuò)散層36。形成pnp型雙極晶體管31，使其包含成為發(fā)射極的p+型雜質(zhì)擴(kuò)散層35、成為基極的n型勢(shì)阱區(qū)37和成為集電極的p型勢(shì)阱區(qū)38。又形成npn型柵極晶體管32，使其包含成為發(fā)射極的n+型雜質(zhì)擴(kuò)散層36、成為基極的p型勢(shì)阱區(qū)38和成為集電極的n型勢(shì)阱區(qū)37。
圖7示出內(nèi)部電路10和保護(hù)電路20中分別形成的勢(shì)阱區(qū)12、38的雜質(zhì)濃度分布。具體對(duì)內(nèi)部電路10和保護(hù)電路20分布示出各自沿圖6中7A-7A線和7B-7B線方向的濃度分布。
如圖中所示，保護(hù)電路20中形成的勢(shì)阱區(qū)34的雜質(zhì)濃度與內(nèi)部電路10中形成的勢(shì)阱區(qū)12的雜質(zhì)濃度相同。然而，將勢(shì)阱區(qū)38形成得比勢(shì)阱區(qū)12更深入到半導(dǎo)體襯底。此關(guān)系在勢(shì)阱區(qū)11與勢(shì)阱區(qū)37之間也成立。而且，勢(shì)阱區(qū)11與勢(shì)阱區(qū)38之間和勢(shì)阱區(qū)12與勢(shì)阱區(qū)37之間也成立。
本實(shí)施方式的保護(hù)電路20的工作與上述實(shí)施方式1相同，因而省略其說(shuō)明。
如果是上述本實(shí)施方式的半導(dǎo)體器件，就能用保護(hù)電路有效保護(hù)內(nèi)部電路免受ESD擊穿。用圖8一面與已有技術(shù)比較，一面說(shuō)明這點(diǎn)。圖8是示出本實(shí)施方式的晶體閘流管和已有晶體閘流管的電壓—電流特性的曲線。
已有結(jié)構(gòu)的晶體閘流管的特性如上述實(shí)施方式1所說(shuō)明。這方面，如果是本實(shí)施方式的結(jié)構(gòu)，則保護(hù)電路20內(nèi)的勢(shì)阱區(qū)37、38的雜質(zhì)濃度與內(nèi)部電路10內(nèi)的勢(shì)阱區(qū)11、12相同。因此，pnp型雙極晶體管31和npn型雙極晶體管32的電流放大率h fe(pnp)、h fe(npn)與以往相同，從而晶體閘流管的保持電壓Vh對(duì)以往不變。然而，勢(shì)阱區(qū)38、38的深度大，即，npn型雙極晶體管31和pnp型雙極晶體管32的集電極電流IC流通區(qū)的截面積大。因此，使晶體閘流管30的導(dǎo)通電阻Ron減小，從而鉗位電壓Vclamp降低。
此外，由觸發(fā)電路40對(duì)晶體閘流管的觸發(fā)端子提供柵極電流。因此，與以往相比，晶體閘流管30用低觸發(fā)電壓Vt1(＜Vt2)鎖住。
這樣如果是本實(shí)施方式的晶體閘流管30，就能使鉗位電壓Vclamp1和觸發(fā)電壓Vt1比以往低。結(jié)果，與實(shí)施方式1相同，即使內(nèi)部電路10的ESD耐壓降低的情況下，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。
如果是本實(shí)施方式的結(jié)構(gòu)，則能獲得提高抵抗晶體閘流管本身的擊穿電流的能力。已有的結(jié)構(gòu)，則隨著半導(dǎo)體器件的微細(xì)化，勢(shì)阱區(qū)的深度變淺。因此，每單位體積流通的電流量加大，電流產(chǎn)生的熱密度變大，擊穿電流降低(圖8中的I break2)。即，晶體閘流管本身容易被擊穿。
然而，本實(shí)施方式的結(jié)構(gòu)中，將勢(shì)阱區(qū)37、38形成得比內(nèi)部電路10的勢(shì)阱區(qū)11、12深。n型勢(shì)阱區(qū)37中流通npn型雙極晶體管32的集電極電流(pnp型雙極晶體管31的基極電流)h fe(npn)×Ig。p型勢(shì)阱區(qū)37中流通pnp型雙極晶體管31的集電極電流(npn型雙極晶體管32的基極電流)h fe(pnp)×hfe(npn)×Ig。由于各勢(shì)阱區(qū)37、38變深，每單位體積流通的各集電極電流密度降低。隨之，產(chǎn)生的熱降低。即，可抑制以往那樣熱集中在半導(dǎo)體襯底的表面。因此，能比以往更有效地防止因熱而使晶體閘流管本身被擊穿。換句話說(shuō)，晶體閘流管能容許達(dá)到較大的電流。
此外，與上述實(shí)施方式1相同，晶體閘流管30的規(guī)模比能以往小，有助于減小芯片規(guī)模。
接著，說(shuō)明實(shí)施方式3的半導(dǎo)體器件。本實(shí)施方式是上述實(shí)施方式1和2的組合。因此，半導(dǎo)體器件的電路與上述實(shí)施方式1中說(shuō)明的圖2相同，省略其說(shuō)明。圖9是本實(shí)施方式的半導(dǎo)體器件的剖面圖，對(duì)保護(hù)電路具體示出晶體閘流管30的剖面結(jié)構(gòu)。內(nèi)部電路10的結(jié)構(gòu)與上述實(shí)施方式1相同，因而省略說(shuō)明，僅說(shuō)明晶體閘流管30的結(jié)構(gòu)。
如圖中所示，在半導(dǎo)體襯底1的表面內(nèi)形成n型勢(shì)阱區(qū)39和p型勢(shì)阱區(qū)50，使其相互連接。形成n型勢(shì)阱區(qū)39和p型勢(shì)阱區(qū)50，使其比內(nèi)部電路10中的n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12雜質(zhì)濃度低，而且對(duì)半導(dǎo)體1的襯底深。又在n型勢(shì)阱區(qū)39和p型勢(shì)阱區(qū)50的表面內(nèi)形成p+型雜質(zhì)擴(kuò)散層35和n+型雜質(zhì)擴(kuò)散層36。形成pnp型雙極晶體管31，使其包含成為發(fā)射極的p+型雜質(zhì)擴(kuò)散層35、成為基極的n型勢(shì)阱區(qū)39和成為集電極的p型勢(shì)阱區(qū)50。又形成npn型柵極晶體管32，使其包含成為發(fā)射極的n+型雜質(zhì)擴(kuò)散層36、成為基極的p型勢(shì)阱區(qū)50和成為集電極的n型勢(shì)阱區(qū)39。
圖10示出內(nèi)部電路10和保護(hù)電路20中分別形成的勢(shì)阱區(qū)12、50的雜質(zhì)濃度分布。具體對(duì)內(nèi)部電路10和保護(hù)電路20分布示出各自沿圖9中10A-10A線和10B-10B線方向的濃度分布。
如圖中所示，保護(hù)電路20中形成的勢(shì)阱區(qū)50的雜質(zhì)濃低于內(nèi)部電路10中形成的勢(shì)阱區(qū)12。即，勢(shì)阱區(qū)50中包含的p型雜質(zhì)濃度比內(nèi)部電路10中保護(hù)的p型雜質(zhì)濃度稀。而且，此關(guān)系在勢(shì)阱區(qū)12、50的整個(gè)深度方向區(qū)域都成立。即，在勢(shì)阱區(qū)12、50的表面成立，在其深區(qū)也成立。又將勢(shì)阱區(qū)38形成得比勢(shì)阱區(qū)12更深入到半導(dǎo)體襯底。此雜質(zhì)濃度以及深度的關(guān)系在勢(shì)阱區(qū)11與勢(shì)阱區(qū)39之間也成立。而且，勢(shì)阱區(qū)11與勢(shì)阱區(qū)50之間和勢(shì)阱區(qū)12與勢(shì)阱區(qū)39之間也成立。
本實(shí)施方式的保護(hù)電路20的工作與上述實(shí)施方式1相同，因而省略其說(shuō)明。
如果是上述本實(shí)施方式的半導(dǎo)體器件，則能同時(shí)獲得上述實(shí)施方式1和2中說(shuō)明的效果。即，如圖11畫(huà)出的本實(shí)施方式和已有晶體閘流管的電壓—電流特性所示，與已有結(jié)構(gòu)相比，能使觸發(fā)電壓和鉗位電壓降低。因此，能更有效地保護(hù)內(nèi)部電路10免受ESD擊穿。而且，由于能抑制晶體閘流管中產(chǎn)生的熱，可保護(hù)晶體閘流管本身免受熱造成的擊穿。
此外，與上述實(shí)施方式1相同，晶體閘流管30的規(guī)模能比以往小，有助于減小芯片規(guī)模。
接著，用圖12說(shuō)明本發(fā)明實(shí)施方式4的半導(dǎo)體器件。圖12使本實(shí)施方式的半導(dǎo)體器件的電路圖。本實(shí)施方式在實(shí)施方式1中，將晶體閘流管30置換成雙極晶體管。
如圖中所示，半導(dǎo)體器件具有內(nèi)部電路10和保護(hù)電路20。保護(hù)電路20具有npn型雙極晶體管60和觸發(fā)電路40。觸發(fā)電路的組成與實(shí)施方式相同，因而省略說(shuō)明。雙極晶體管60的基極連接觸發(fā)電路40內(nèi)的MOS晶體管41的漏極，并且將發(fā)射極接地，將集電極連接節(jié)點(diǎn)N1。
上述那樣組成的保護(hù)電路30在因靜電等而從輸入輸出端子或電源端子流入大電流時(shí)，使電流通過(guò)雙極晶體管60流入接地電位，從而保護(hù)內(nèi)部電路10免受ESD擊穿。
圖13是圖12所示內(nèi)部電路10和保護(hù)電路20的剖面圖，對(duì)保護(hù)電路具體示出雙極晶體管60的剖面結(jié)構(gòu)。內(nèi)部電路的結(jié)構(gòu)與實(shí)施方式1相同，因而省略說(shuō)明。
如圖中所示，保護(hù)電路20中，在半導(dǎo)體襯底1的表面內(nèi)形成p型勢(shì)阱區(qū)61。按與內(nèi)部電路10中的n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12相同的深度形成此p型勢(shì)阱區(qū)61。然后，在p型勢(shì)阱區(qū)61的表面內(nèi)相互隔離地形成2個(gè)n+型雜質(zhì)擴(kuò)散層62、63。形成npn型雙極晶體管60，使其包含成為發(fā)射極的n+型雜質(zhì)擴(kuò)散層62、成為基極的p型勢(shì)阱區(qū)61和成為集電極的n+型雜質(zhì)擴(kuò)散層63。
圖13中的沿4C-4C線(p型勢(shì)阱區(qū)12)、4D-4D線(p型勢(shì)阱區(qū)61)方向的雜質(zhì)濃度分布與上述實(shí)施方式1中說(shuō)明的圖14相同。即，保護(hù)電路20中形成的勢(shì)阱區(qū)61的雜質(zhì)濃度比內(nèi)部電路10中形成的勢(shì)阱區(qū)12的雜質(zhì)濃度稀。即，勢(shì)阱區(qū)61中包含的p型雜質(zhì)的濃度比勢(shì)阱區(qū)12中包含的p型雜質(zhì)的濃度稀。而且，此關(guān)系在勢(shì)阱區(qū)12、61的整個(gè)深度方向區(qū)域都成立。即，在勢(shì)阱區(qū)12、61的表面成立，在其深區(qū)也成立。
接著，用圖14說(shuō)明上述結(jié)構(gòu)的保護(hù)電路20的工作。圖14是示出圖12所示保護(hù)電路的電壓(VCE)-電(IC)特性的曲線。
從輸入述說(shuō)查端子流入大電流時(shí)，電容元件43使MOS晶體管的柵極維持配置電壓。因此，MOS晶體管41為導(dǎo)通狀態(tài)，并且對(duì)雙極晶體管60的基極提供柵極電流IB。通過(guò)供給柵極電流IB，雙極晶體管60開(kāi)始流通集電極電流，使ESD電流I ESD從集電極(節(jié)點(diǎn)N1)流到發(fā)射極(接地電位)。這時(shí)，節(jié)點(diǎn)N1的電位成為鉗位電壓Vclamp1。當(dāng)然，鉗位電壓Vclamp1低于內(nèi)部電路10的半導(dǎo)體元件的耐壓B V ESD。
如果是上述本實(shí)施方式的半導(dǎo)體器件，則能由保護(hù)電路有效地保護(hù)內(nèi)部電路免受ESD擊穿。下面，用圖14一面與已有結(jié)構(gòu)比較，一面詳細(xì)說(shuō)明這點(diǎn)。
如圖14所示，如果是已有結(jié)構(gòu)的雙極晶體管，則鉗位電壓Vclamp2高。其原因在于，如已有技術(shù)中所說(shuō)明，勢(shì)阱區(qū)的雜質(zhì)濃度高，使雙極晶體管的電流放大率h fe減小。因此，ESD電流I ESD從輸入輸出端子流入半導(dǎo)體器件時(shí)，接收雙極晶體管正常工作，雙極晶體管的集電極與發(fā)射極之間的電壓有時(shí)也在到達(dá)鉗位電壓Vclamp2前，超過(guò)內(nèi)部電路的耐壓B V ESD。即，作為包含元件的雙極晶體管的作用不充分，內(nèi)部電路被ESD擊穿。
然而，本實(shí)施方式的結(jié)構(gòu)中，使保護(hù)電路20內(nèi)的勢(shì)阱區(qū)61的雜質(zhì)濃度比內(nèi)部電路10內(nèi)的勢(shì)阱區(qū)11、12的該濃度稀。而且，此關(guān)系不僅在勢(shì)阱區(qū)的淺區(qū)成立，而且在其深區(qū)也成立。因此，雙極晶體管60的電流放大率h fe比以往大。即，與以往相比，在流通相同的基極電流時(shí)，能流出較大的集電極電流。而且，使雙極晶體管的導(dǎo)通電阻Ron減小。換句話說(shuō)，相對(duì)于電壓增加的電流增加程度比以往大。
上述那樣，雙極晶體管60的電流放大率h fe和導(dǎo)通電阻Ron比以往小，因而鉗位電壓Vclamp1降低。
綜上所述，如果是本實(shí)施方式的保護(hù)電路，則雙極晶體管的鉗位電壓Vclamp1低，因而即使內(nèi)部電路10的ESD耐壓隨著微細(xì)化而降低的情況下，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。
此外，根據(jù)與實(shí)施方式1相同的理由，能使雙極晶體管60中產(chǎn)生的功率減小。因此，雙極晶體管60的規(guī)模能比以往小，有助于減小芯片。
接著，說(shuō)明實(shí)施方式5的半導(dǎo)體器件。本實(shí)施方式在實(shí)施方式4中，使內(nèi)部電路10和保護(hù)電路20中勢(shì)阱區(qū)的雜質(zhì)濃度相同，并且使保護(hù)電路20中的勢(shì)阱區(qū)的深度大于內(nèi)部電路10。因此，半導(dǎo)體器件的電路圖與上述實(shí)施方式5中說(shuō)明的圖12相同，省略其說(shuō)明。圖15是本實(shí)施方式的半導(dǎo)體器件的剖面圖，對(duì)保護(hù)電路具體示出雙極晶體管60的剖面圖。內(nèi)部電路10的結(jié)構(gòu)與上述實(shí)施方式4相同，因而省略說(shuō)明，僅說(shuō)明雙極晶體管60的結(jié)構(gòu)。
如圖中所示，在半導(dǎo)體襯底1的表面內(nèi)形成p型勢(shì)阱區(qū)64。形成此p型勢(shì)阱區(qū)64，使其比內(nèi)部電路10中的n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12深。然后，在p型勢(shì)阱區(qū)61的表面內(nèi)相互隔離地形成2個(gè)n+型雜質(zhì)擴(kuò)散層62、63。形成npn型雙極晶體管60，使其包含成為發(fā)射極的n+型雜質(zhì)擴(kuò)散層62、成為基極的p型勢(shì)阱區(qū)61和成為集電極的n+型雜質(zhì)擴(kuò)散層63。
圖15中的沿7C-7C線(p型勢(shì)阱區(qū)12)、7D-7D線(p型勢(shì)阱區(qū)64)方向的雜質(zhì)濃度分布與上述實(shí)施方式2中說(shuō)明的圖7相同。即，保護(hù)電路20中形成的勢(shì)阱區(qū)64具有與內(nèi)部電路10中形成的勢(shì)阱區(qū)12的雜質(zhì)濃度相同的雜質(zhì)濃度，而且形成得離開(kāi)半導(dǎo)體襯底面深。此關(guān)系在勢(shì)阱區(qū)11與勢(shì)阱區(qū)64之間也可成立。
本實(shí)施方式的保護(hù)電路20的工作與上述實(shí)施方式4相同，因而省略說(shuō)明。
如果是上述本實(shí)施方式的半導(dǎo)體器件，則能獲得與上述實(shí)施方式4相同的效果。用圖14說(shuō)明這點(diǎn)。圖14是實(shí)施方式4的雙極晶體管60的電壓—電流特性，但本實(shí)施方式的雙極晶體管60也呈現(xiàn)相同的趨勢(shì)。
如果是本實(shí)施方式的結(jié)構(gòu)，則與以往相比，勢(shì)阱區(qū)64的深度較大，也就是說(shuō)，雙極晶體管60的集電極電流IC流通的區(qū)域的截面積大。因此，使雙極晶體管60的導(dǎo)通電阻Ron減小，從而與實(shí)施方式4相同，即使內(nèi)部電路10的ESD耐壓隨著微細(xì)化而降低，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。
此外，與實(shí)施方式4相同，能使雙極晶體管60的規(guī)模比以往下，有助于減小芯片規(guī)模。
接著，說(shuō)明本發(fā)明實(shí)施方式6的半導(dǎo)體器件。本實(shí)施方式是上述實(shí)施方式4和5的組合。因此，半導(dǎo)體器件的電路圖與上述實(shí)施方式4中說(shuō)明的圖12相同，省略其說(shuō)明。本實(shí)施方式的半導(dǎo)體器件的剖面結(jié)構(gòu)是實(shí)施方式5中說(shuō)明的圖15所示的結(jié)構(gòu)，內(nèi)部電路10和保護(hù)電路20中形成的勢(shì)阱區(qū)的雜質(zhì)濃度的分布與圖10相同。保護(hù)電路的工作如上述實(shí)施方式4所說(shuō)明。
如果是本實(shí)施方式的結(jié)構(gòu)，則保護(hù)電路20內(nèi)的勢(shì)阱區(qū)64的雜質(zhì)濃度比內(nèi)部電路10內(nèi)的勢(shì)阱區(qū)11、12中的稀。因此，雙極晶體管60的電流放大率比以往大。而且，使雙極晶體管的導(dǎo)通端子Ron減小。
勢(shì)阱區(qū)64的深度又比以往大，也就是說(shuō)，雙極晶體管60的集電極電流IC流通的區(qū)域的截面積大。因此，使雙極晶體管60的導(dǎo)通電阻Ron減小。
結(jié)果，與實(shí)施方式4、5相同，鉗位電壓Vclamp1降低。因此，即使內(nèi)部電路10的ESD耐壓隨著微細(xì)化而降低的情況下，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。此外，能使雙極晶體管60的規(guī)模比以往小，有助于減小芯片規(guī)模。
圖16是使用實(shí)施方式4至實(shí)施方式6的雙極晶體管60和已有結(jié)構(gòu)的雙極晶體管時(shí)的圖12所示保護(hù)電路的電壓(VCE)—電流(IC)特性。如圖中所示，可知如果是實(shí)施方式4至6的雙極晶體管，則流通相同的ESD電流時(shí)產(chǎn)生的電壓VCE(接地電壓)比以往的雙極晶體管小。即，即使內(nèi)部電路的ESD耐壓降低，也能有效保護(hù)內(nèi)部電路。
雙極晶體管本身被擊穿的電流(擊穿電流)的值也提高。雙極晶體管本身?yè)舸┤Q于該雙極晶體管中產(chǎn)生的功率密度。如果是本實(shí)施方式的結(jié)構(gòu)，則與已有結(jié)構(gòu)相比，以相同的電壓流通的電流量大。因此，如果按圖16所示的等功率線擊穿雙極晶體管，則其擊穿電流I break比以往大。即，如果是實(shí)施方式4至6的雙極晶體管，則流入較大的ESD電流時(shí)，也能應(yīng)對(duì)，可提高內(nèi)部電路保護(hù)特性。
再者，實(shí)施方式4至6的雙極晶體管電流放大率h fe比以往大，而且導(dǎo)通電阻Ron小。因此，可將作為保護(hù)元件的雙極晶體管挪用到內(nèi)部電路。這種情況下，具有實(shí)施方式4至6的結(jié)構(gòu)的雙極晶體管能用作高性能的半導(dǎo)體器件。
接著，用圖17說(shuō)明本發(fā)明實(shí)施方式7的半導(dǎo)體器件。圖17是本實(shí)施方式的半導(dǎo)體器件的電路圖。
如圖中所示，半導(dǎo)體器件具有內(nèi)部電路10和保護(hù)電路20。保護(hù)電路20用于保護(hù)內(nèi)部電路10免受ESD擊穿，并且設(shè)置在內(nèi)部電路10與半導(dǎo)體器件的輸入輸出端子之間。保護(hù)電路20具有n溝道MOS晶體管70、電容元件71和電阻元件72。
使MOS晶體管70的源極接地，漏極連接輸入輸出端子上連接的節(jié)點(diǎn)N1。電容元件71和電阻元件72串聯(lián)在節(jié)點(diǎn)N1與接地電位之間。電容元件71和電阻元件72連接的節(jié)點(diǎn)連接MOS晶體管70的柵極。保護(hù)電路20內(nèi)的MOS晶體管70需要流通ESD電流，因而比內(nèi)部電路10中的MOS晶體管規(guī)模大。即，溝道長(zhǎng)度和溝道寬度比內(nèi)部電路10的MOS晶體管大，能供給較大的電流。
上述結(jié)構(gòu)的保護(hù)電路20在因靜電等而從輸入輸出端子流入大電流時(shí)，使電流通過(guò)MOS晶體管70的電流路徑流入地電位，從而保護(hù)內(nèi)部電路10免受ESD擊穿。
圖18是圖17所示內(nèi)部電路10和保護(hù)電路20的剖面圖，對(duì)保護(hù)電路具體輸出MOS晶體管70的剖面結(jié)構(gòu)。
內(nèi)部電路的結(jié)構(gòu)如上述實(shí)施方式1所說(shuō)明，因而省略說(shuō)明。保護(hù)電路中，如圖中所示，在半導(dǎo)體襯底1的表面內(nèi)形成p型勢(shì)阱區(qū)73。按與內(nèi)部電路10中的n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12相同的深度形成此p型勢(shì)阱區(qū)73。而且，p型勢(shì)阱區(qū)73的表面內(nèi)相互隔開(kāi)地形成2個(gè)n+型雜質(zhì)擴(kuò)散層74、75。n+型雜質(zhì)擴(kuò)散層74、75分別作為MOS晶體管70的源極—漏極區(qū)起作用。然后，在源極—漏極區(qū)74、75之間的p型勢(shì)阱區(qū)73上，以圖中未示出的柵極絕緣膜為中介，形成柵極76。
圖18中沿4E-4E線(p型勢(shì)阱區(qū)12)、4F-4F(p型勢(shì)阱區(qū)73)方向的雜質(zhì)濃度分布與上述實(shí)施方式1中說(shuō)明的圖4相同。即，保護(hù)電路20中形成的勢(shì)阱區(qū)73的雜質(zhì)濃度比內(nèi)部電路10中形成勢(shì)阱區(qū)12的雜質(zhì)濃度稀。也就是說(shuō)，勢(shì)阱區(qū)73保護(hù)的p型雜質(zhì)的濃度比勢(shì)阱區(qū)12保護(hù)的p型雜質(zhì)的濃度稀。而且，此關(guān)系在勢(shì)阱區(qū)12、73的整個(gè)深度方向區(qū)域都成立。即，在勢(shì)阱區(qū)12、73的表面成立，在其深區(qū)也成立。此關(guān)系在勢(shì)阱區(qū)11與勢(shì)阱區(qū)73之間也可成立。
接著，說(shuō)明上述結(jié)構(gòu)的保護(hù)電路20的工作。由于因靜電等而從輸入輸出端子流入ESD電流，使節(jié)點(diǎn)N1的電位瞬間大幅度升高時(shí)，電容元件71的耦合使MOS晶體管70的柵極電位也升高。由此，MOS晶體管70成為導(dǎo)通狀態(tài)，使ESD電流從漏極(節(jié)點(diǎn)N1)流到源極(接地電位)。結(jié)果，能防止ESD電流流入內(nèi)部電路10，保護(hù)內(nèi)部電路10免受ESD擊穿。更詳細(xì)地說(shuō)明此運(yùn)作如下。即，MOS晶體管70的漏極端子(節(jié)點(diǎn)N1)為MOS晶體管70的漏極耐壓以上時(shí)，漏極雪崩擊穿電流流出到p型勢(shì)阱區(qū)73。結(jié)果，圖18中，源極區(qū)74和漏極區(qū)75開(kāi)始作為寄生npn型雙極晶體管的集電極和發(fā)射極起作用。因此，MOS晶體管70中流通的電流，其中寄生npn型雙極晶體管的集電極電流處于主宰的地位。
上述本實(shí)施形態(tài)的半導(dǎo)體器件，與上述實(shí)施方式4相同，能有效保護(hù)內(nèi)部電路免受ESD擊穿。用圖19說(shuō)明這點(diǎn)。圖19是本實(shí)施方式的MOS晶體管70的電壓(漏極電壓VD)-電流(漏極電流ID)特性。
即，MOS晶體管70的電流按(Vg-Vt)2流通。其中，Vg是柵極電壓，Vt是MOS晶體管70的閾值電壓。而且，閾值電壓Vt＝Vd(Vd為漏極電壓)超過(guò)漏極耐壓B VD時(shí)，寄生npn型雙極晶體管的集電極電流流通。
這方面，與已有結(jié)構(gòu)相比，由于使勢(shì)阱區(qū)的雜質(zhì)濃度稀，觸發(fā)電壓變低(Vt1＜Vt2)，漏極耐壓提高(B VD1＞B VD2)，寄生npn型MOS晶體管的導(dǎo)通電阻變小，電流放大率h fe提高。因此，能使漏極電流ID增加的程度比以往大，如圖19所示。結(jié)果，能使鉗位電壓Vclamp1降低，從而即使內(nèi)部電路10的耐壓隨著微細(xì)化而降低的情況下，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。
此外，如實(shí)施方式1所說(shuō)明，能使雙極晶體管60中產(chǎn)生的功率減小。因此，雙極晶體管60的規(guī)模能比以往小，有助于減小芯片。
接著，說(shuō)明實(shí)施方式8的半導(dǎo)體器件。本實(shí)施方式在實(shí)施方式7中，使內(nèi)部電路10和保護(hù)電路20中勢(shì)阱區(qū)的雜質(zhì)濃度相同，并且使保護(hù)電路20中的勢(shì)阱區(qū)的深度大于內(nèi)部電路10。因此，半導(dǎo)體器件的電路圖與上述實(shí)施方式7中說(shuō)明的圖17相同，省略其說(shuō)明。圖20是本實(shí)施方式的半導(dǎo)體器件的剖面圖，對(duì)保護(hù)電路具體示出MOS晶體管70的剖面圖。內(nèi)部電路10的結(jié)構(gòu)與上述實(shí)施方式7相同，因而省略說(shuō)明，僅說(shuō)明MOS晶體管70的結(jié)構(gòu)。
如圖中所示，在半導(dǎo)體襯底1的表面內(nèi)形成p型勢(shì)阱區(qū)77。形成此p型勢(shì)阱區(qū)77，使其比內(nèi)部電路10中的n型勢(shì)阱區(qū)11和p型勢(shì)阱區(qū)12深。然后，在p型勢(shì)阱區(qū)77的表面內(nèi)相互隔離地形成2個(gè)n+型雜質(zhì)擴(kuò)散層74、75。n+型雜質(zhì)擴(kuò)散層74、75分別作為MOS晶體管的源極—漏極區(qū)起作用。然后，在源極—漏極區(qū)74、75之間的勢(shì)阱區(qū)77上，以圖中未示出的柵極絕緣膜為中介，形成柵極76。
圖20中的沿7E-7E線(p型勢(shì)阱區(qū)12)、7F-7F線(p型勢(shì)阱區(qū)77)方向的雜質(zhì)濃度分布與上述實(shí)施方式2中說(shuō)明的圖7相同。即，保護(hù)電路20中形成的勢(shì)阱區(qū)64具有與內(nèi)部電路10中形成的勢(shì)阱區(qū)12的雜質(zhì)濃度相同的雜質(zhì)濃度，而且形成得離開(kāi)半導(dǎo)體襯底面深。此關(guān)系在勢(shì)阱區(qū)11與勢(shì)阱區(qū)77之間也可成立。
本實(shí)施方式的保護(hù)電路20的工作與上述實(shí)施方式7相同，因而省略說(shuō)明。
如果是上述本實(shí)施方式的半導(dǎo)體器件，則與上述實(shí)施方式4相同，也能有效保護(hù)內(nèi)部電路免受ESD擊穿。用圖19說(shuō)明這點(diǎn)。圖19是實(shí)施方式7的保護(hù)電路的電壓—電流特性，但本實(shí)施方式的MOS晶體管70的電壓(漏極電壓VD)—電流(漏極電流ID)也與圖19大致相同。
如上所述，通過(guò)使勢(shì)阱區(qū)77形成的深，即使npn型雙極晶體管的導(dǎo)通電阻減小。結(jié)果，與實(shí)施方式4相同，鉗位電壓Vclamp1降低。因此，即使內(nèi)部電路10的ESD耐壓隨著微細(xì)化而降低的情況下，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。
此外，與上述實(shí)施方式7相同，能使MOS晶體管70的規(guī)模比以往小，有助于減小芯片規(guī)模。
接著，說(shuō)明本發(fā)明實(shí)施方式9的半導(dǎo)體器件。本實(shí)施方式是上述實(shí)施方式7和8的組合。因此，半導(dǎo)體器件的電路圖與上述實(shí)施方式7中說(shuō)明的圖17相同，省略其說(shuō)明。本實(shí)施方式的半導(dǎo)體器件的剖面結(jié)果是實(shí)施方式8中說(shuō)明的圖20所示的結(jié)果，內(nèi)部電路10和保護(hù)電路20中形成的勢(shì)阱區(qū)的雜質(zhì)濃度分別與圖10相同。保護(hù)電路的工作如上述實(shí)施方式7所說(shuō)明。
本實(shí)施方式的結(jié)構(gòu)，根據(jù)上述實(shí)施方式7、8中說(shuō)明的原理，鉗位電壓Vclamp降低。因此，即使內(nèi)部電路10的ESD耐壓隨著微細(xì)化而降低的情況下，也能充分保護(hù)內(nèi)部電路10免受ESD擊穿。此外，能使MOS晶體管70的規(guī)模比以往小，有助于減小芯片規(guī)模。
又，上述實(shí)施方式4至6中用圖16說(shuō)明的關(guān)系，在實(shí)施方式7至9中也同樣成立。因此，實(shí)施方式7至9的MOS晶體管中，也能使擊穿電流比已有結(jié)構(gòu)中的大。
綜上所述，根據(jù)本發(fā)明實(shí)施方式1至9，使保護(hù)電路20中形成保護(hù)元件(晶體閘流管、雙極晶體管、MOS晶體管等)的勢(shì)阱區(qū)的雜質(zhì)濃度在整個(gè)深度方向區(qū)域低于作為保護(hù)對(duì)象的內(nèi)部電路10的勢(shì)阱區(qū)的該濃度?；蛘撸诒Ｗo(hù)電路20中，使形成保護(hù)元件的勢(shì)阱區(qū)的深度大于內(nèi)部電路10的勢(shì)阱區(qū)的該深度。或者，使保護(hù)電路中形成保護(hù)元件的勢(shì)阱區(qū)的雜質(zhì)濃度比內(nèi)部電路稀，而且比內(nèi)部電路深。結(jié)果，作為保護(hù)元件，使用晶體閘流管時(shí)，能降低晶體閘流管的觸發(fā)電壓和鉗位電壓。作為保護(hù)元件，使用雙極晶體管和MOS晶體管時(shí)，能降低鉗位電壓。因此，即使在內(nèi)部電路的ESD耐壓隨著微細(xì)化而降低的情況下，也能有效保護(hù)內(nèi)部電路免受ESD擊穿。
如為已有結(jié)構(gòu)，則內(nèi)部電路和保護(hù)電路中使用結(jié)構(gòu)相同的勢(shì)阱區(qū)。因此，勢(shì)阱區(qū)的形成條件需要考慮兩者的特性。然而，上述實(shí)施方式1至9，則內(nèi)部電路和保護(hù)電路中，分別獨(dú)立改變勢(shì)阱區(qū)的濃度和/或深度。因此，能分別對(duì)內(nèi)部電路和保護(hù)電路以最佳條件形成勢(shì)阱區(qū)。從而，能使內(nèi)部電路和保護(hù)電路發(fā)揮最高性能。也就是說(shuō)，即使內(nèi)部電路進(jìn)一步減小微細(xì)化，保護(hù)電流也不受其影響，能保護(hù)內(nèi)部電路免受ESD擊穿。
上述實(shí)施方式1至9僅通過(guò)改變形成勢(shì)阱區(qū)時(shí)的半導(dǎo)體襯底摻雜條件就能實(shí)施，因而可價(jià)廉地實(shí)施。
再者，如圖21所示，從輸入輸出端子輸入/輸出的信號(hào)通常首先通過(guò)內(nèi)部電路的輸入輸出緩沖器16。因此，例如在保護(hù)電路20中形成保護(hù)元件的勢(shì)阱區(qū)于內(nèi)部電路10中形成輸入輸出緩沖器16的勢(shì)阱區(qū)之間，滿足上述勢(shì)阱區(qū)的雜質(zhì)濃度和深度的關(guān)系即可。然而，如圖21所示，內(nèi)部電路10用單一電源VDD進(jìn)行工作時(shí)，通常在同一結(jié)構(gòu)的勢(shì)阱區(qū)上形成構(gòu)成內(nèi)部電路10的半導(dǎo)體元件。因此，在內(nèi)部電路10包含的全部區(qū)域與形成保護(hù)元件的勢(shì)阱區(qū)之間滿足上述關(guān)系也可。保護(hù)電路20內(nèi)的觸發(fā)電路40不是用于實(shí)質(zhì)上保護(hù)ESD擊穿的部分，因而形成觸發(fā)電路40的勢(shì)阱區(qū)可以結(jié)構(gòu)與內(nèi)部電路10的勢(shì)阱區(qū)相同。即，在形成保護(hù)元件的勢(shì)阱區(qū)與形成觸發(fā)電路的勢(shì)阱區(qū)之間滿足上述勢(shì)阱區(qū)的雜質(zhì)濃度和深度的關(guān)系也可。
有時(shí)內(nèi)部電路用多個(gè)電源進(jìn)行工作。圖22是混合載置快速擦寫(xiě)存儲(chǔ)器的系統(tǒng)LSI的框圖。如圖中所示，內(nèi)部電路10具有邏輯電路17和快速擦寫(xiě)存儲(chǔ)器80。邏輯電路17用電源VDD進(jìn)行工作?？焖俨翆?xiě)存儲(chǔ)器80內(nèi)部具有高壓產(chǎn)生電流81，對(duì)存儲(chǔ)單元陣82提供高壓產(chǎn)生電路產(chǎn)生的高于VDD的電壓H。其原因在于快速擦寫(xiě)存儲(chǔ)器進(jìn)行寫(xiě)入和擦除時(shí)，需要高壓。于是，由于快速擦寫(xiě)存儲(chǔ)器80使用高壓，快速擦寫(xiě)存儲(chǔ)器80內(nèi)的勢(shì)阱區(qū)通常比邏輯電路17內(nèi)的勢(shì)阱區(qū)深，而且雜質(zhì)濃度通常也低。這種情況下，可使保護(hù)電路20內(nèi)的勢(shì)阱區(qū)結(jié)構(gòu)與例如快速擦寫(xiě)存儲(chǔ)器80內(nèi)的勢(shì)阱區(qū)相同。但是，與快速擦寫(xiě)存儲(chǔ)器80內(nèi)的勢(shì)阱區(qū)相同的結(jié)構(gòu)不能充分抗ESD時(shí)，可使保護(hù)電路20的勢(shì)阱區(qū)進(jìn)一步加大深度并且/或者提高雜質(zhì)濃度。
上述實(shí)施方式中，說(shuō)明了將晶體閘流管、雙極晶體管和MOS晶體管運(yùn)作變換元件的情況。然而，變換元件不限于這些，可用其它半導(dǎo)體元件，或組合使用多個(gè)半導(dǎo)體元件也可。這時(shí)，使構(gòu)成保護(hù)元件的要素中，實(shí)際流通ESD電流的要素滿足有關(guān)勢(shì)阱區(qū)的上述雜質(zhì)濃度和深度的關(guān)系即可。
上述實(shí)施方式說(shuō)明了保護(hù)元件使ESD電流流入接地電位的情況，當(dāng)然也可以是流到電源電位VDD的情況。
本領(lǐng)域的技術(shù)人員不難發(fā)現(xiàn)其它優(yōu)點(diǎn)和修改。因此，本發(fā)明在其廣義方面不限于這里示出并說(shuō)明的具體細(xì)節(jié)和代表實(shí)施例，從而可作各種修改而不脫離所附權(quán)利要求書(shū)及其等效內(nèi)容規(guī)定的總發(fā)明概念的精神或范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包含具有第1勢(shì)阱區(qū)和在所述第1勢(shì)阱區(qū)內(nèi)形成的第1半導(dǎo)體元件的內(nèi)部電路、以及具有雜質(zhì)濃度低于所述第1勢(shì)阱區(qū)的第2勢(shì)阱區(qū)和在所述第2勢(shì)阱區(qū)內(nèi)形成的第2半導(dǎo)體元件并且用于保護(hù)所述第1半導(dǎo)體元件的保護(hù)電路。
2.如權(quán)利要求1中所述的器件，其特征在于，所述第2半導(dǎo)體元件具有連接外部連接端子的電流路徑的一端和連接接地電位的電流路徑的另一端，所述第1半導(dǎo)體元件具有連接所述外部連接端子的輸入輸出端子，所述第2半導(dǎo)體元件使從所述外部連接端子輸入的電流通過(guò)所述電流路徑流入所述接地電位，從而防止所述電流擊穿所述第1半導(dǎo)體元件。
3.如權(quán)利要求2中所述的器件，其特征在于，第2半導(dǎo)體元件中流通所述電流時(shí)，所述第2半導(dǎo)體元件的所述電流路徑之間產(chǎn)生的電壓小于所述第1半導(dǎo)體元件的耐壓。
4.如權(quán)利要求2中所述的器件，其特征在于，保護(hù)電路還具有起動(dòng)所述第2半導(dǎo)體元件的工作用的觸發(fā)電路，所述第2半導(dǎo)體元件是還具有連接所述觸發(fā)電路的控制端子的晶體閘流管或雙極晶體管，所述觸發(fā)電路通過(guò)從所述外部端子流入所述電流，使所述第1半導(dǎo)體元件的所述輸入輸出端子的電位升高，并且在該電位小于所述第1半導(dǎo)體元件的耐壓時(shí)，對(duì)所述第2半導(dǎo)體元件的所述控制端子輸出起動(dòng)命令。
5.如權(quán)利要求2中所述的器件，其特征在于，所述第2半導(dǎo)體元件是MOS晶體管，所述MOS晶體管的柵極電位與所述電流路徑的一端的電壓同相地變化。
6.如權(quán)利要求1中所述的器件，其特征在于，第2勢(shì)阱區(qū)在深度方向的整個(gè)區(qū)中，雜質(zhì)濃度低于所述第1勢(shì)阱區(qū)。
7.一種半導(dǎo)體器件，其特征在于，包含具有第1勢(shì)阱區(qū)和在所述第1勢(shì)阱區(qū)內(nèi)形成的第1半導(dǎo)體元件的內(nèi)部電路、以及具有深度比所述第1勢(shì)阱區(qū)深的第2勢(shì)阱區(qū)和在所述第2勢(shì)阱區(qū)內(nèi)形成的第2半導(dǎo)體元件并且用于保護(hù)所述第1半導(dǎo)體元件的保護(hù)電路。
8.如權(quán)利要求7中所述的半導(dǎo)體器件，其特征在于，所述第2半導(dǎo)體元件具有連接外部連接端子的電流路徑的一端和連接接地電位的電流路徑的另一端，所述第1半導(dǎo)體元件具有連接所述外部連接端子的輸入輸出端子，所述第2半導(dǎo)體元件使從所述外部連接端子輸入的電流通過(guò)所述電流路徑流入所述接地電位，從而防止所述電流擊穿所述第1半導(dǎo)體元件。
9.如權(quán)利要求8中所述的器件，其特征在于，第2半導(dǎo)體元件中流通所述電流時(shí)，所述第2半導(dǎo)體元件的所述電流路徑之間產(chǎn)生的電壓小于所述第1半導(dǎo)體元件的耐壓。
10.如權(quán)利要求8中所述的器件，其特征在于，保護(hù)電路還具有起動(dòng)所述第2半導(dǎo)體元件的工作用的觸發(fā)電路，所述第2半導(dǎo)體元件是還具有連接所述觸發(fā)電路的控制端子的晶體閘流管或雙極晶體管，所述觸發(fā)電路通過(guò)從所述外部端子流入所述電流，使所述第1半導(dǎo)體元件的所述輸入輸出端子的電位升高，并且在該電位小于所述第1半導(dǎo)體元件的耐壓時(shí)，對(duì)所述第2半導(dǎo)體元件的所述控制端子輸出起動(dòng)命令。
11.如權(quán)利要求8中所述的器件，其特征在于，所述第2半導(dǎo)體元件是MOS晶體管，所述MOS晶體管的柵極電位與所述電流路徑的一端的電壓同相地變化。
12.如權(quán)利要求7中所述的器件，其特征在于，第2勢(shì)阱區(qū)在深度方向的整個(gè)區(qū)中，雜質(zhì)濃度低于所述第1勢(shì)阱區(qū)。
13.一種半導(dǎo)體器件，其特征在于，包含具有第1勢(shì)阱區(qū)和在所述第1勢(shì)阱區(qū)內(nèi)形成的第1半導(dǎo)體元件的內(nèi)部電路、以及具有雜質(zhì)濃度低于所述第1勢(shì)阱區(qū)而且深度比所述第1勢(shì)阱區(qū)深的第2勢(shì)阱區(qū)和在所述第2勢(shì)阱區(qū)內(nèi)形成的第2半導(dǎo)體元件并且用于保護(hù)所述第1半導(dǎo)體元件的保護(hù)電路。
14.如權(quán)利要求13中所述的半導(dǎo)體器件，其特征在于，所述第2半導(dǎo)體元件具有連接外部連接端子的電流路徑的一端和連接接地電位的電流路徑的另一端，所述第1半導(dǎo)體元件具有連接所述外部連接端子的輸入輸出端子，所述第2半導(dǎo)體元件使從所述外部連接端子輸入的電流通過(guò)所述電流路徑流入所述接地電位，從而防止所述電流擊穿所述第1半導(dǎo)體元件。
15.如權(quán)利要求14中所述的器件，其特征在于，第2半導(dǎo)體元件中流通所述電流時(shí)，所述第2半導(dǎo)體元件的所述電流路徑之間產(chǎn)生的電壓小于所述第1半導(dǎo)體元件的耐壓。
16.如權(quán)利要求14中所述的器件，其特征在于，保護(hù)電路還具有起動(dòng)所述第2半導(dǎo)體元件的工作用的觸發(fā)電路，所述第2半導(dǎo)體元件是還具有連接所述觸發(fā)電路的控制端子的晶體閘流管或雙極晶體管，所述觸發(fā)電路通過(guò)從所述外部端子流入所述電流，使所述第1半導(dǎo)體元件的所述輸入輸出端子的電位升高，并且在該電位小于所述第1半導(dǎo)體元件的耐壓時(shí)，對(duì)所述第2半導(dǎo)體元件的所述控制控制端子輸出起動(dòng)命令。
17.如權(quán)利要求14中所述的器件，其特征在于，所述第2半導(dǎo)體元件是MOS晶體管，所述MOS晶體管的柵極電位與所述電流路徑的一端的電壓同相地變化。
18.如權(quán)利要求13中所述的器件，其特征在于，第2勢(shì)阱區(qū)在深度方向的整個(gè)區(qū)中，雜質(zhì)濃度低于所述第1勢(shì)阱區(qū)。
全文摘要
一種半導(dǎo)體器件，其中包含內(nèi)部電路和保護(hù)電路。內(nèi)部電路具有第1勢(shì)阱區(qū)和第1勢(shì)阱區(qū)內(nèi)形成的第1半導(dǎo)體元件。保護(hù)電路具有雜質(zhì)濃度低于第1勢(shì)阱區(qū)的第2勢(shì)阱區(qū)和第2勢(shì)阱區(qū)內(nèi)形成的第2半導(dǎo)體元件。而且，保護(hù)電路保護(hù)第1半導(dǎo)體元件。
文檔編號(hào)H01L21/822GK1538519SQ20041003462
公開(kāi)日2004年10月20日 申請(qǐng)日期2004年4月15日 優(yōu)先權(quán)日2003年4月15日
發(fā)明者北川信孝 申請(qǐng)人:株式會(huì)社東芝