專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明系關于一半導體裝置，特別系關于一場效晶體管或是其它有源裝置(active device)，其具有平面或非平面金屬面或是分別具有金屬面的平面與非平面部分。
背景技術：
使用LDMOS晶體管(LDOMS＝lateral diffused metal oxidesemiconductor，側向擴散金屬氧化物半導體)作為大信號放大器，例如使用于基地臺或是行動電話中。市面上可購得的該LDMOS晶體管可分為兩種形式。
第一種形式系包含一或數個平面金屬面，其分別經由接觸孔與信道或是穿透孔導體，連接至該場效晶體管的源極、漏極與柵極，且其亦系使用標準CMOS技術。
第1A圖之實施例系說明一已知場效晶體管與一或數個平面金屬面的結合。第1A圖為場效晶體管概示圖，該場效晶體管系形成于一基板10中。在該基板10中，形成一沉引物(sinker)或基板接觸12，一源極區(qū)域14以及一漏極區(qū)域16。信道區(qū)域18系位于該源極區(qū)域14與該漏極區(qū)域16之間。在該信道區(qū)域18之上，形成該柵極20，其系包含一多晶硅層22，其系藉由一薄氧化層24而與該信道區(qū)域18相隔。再者，在該基板10的區(qū)域中無其它部分形成，一場氧化物26系形成于該基板10的表面。
在第1A圖中所示的習知技藝中，形成兩平面金屬面28與30，其系形成在該基板表面32上且彼此隔開。該第一金屬面28系包含一第一部分28a與一第二部分28b。該第一金屬面的該部分28a系經由一第一接觸34，而連接至該沉引物12。該第一平面金屬面28之該第一部分28a系經由一第二接觸36，而連接至該源極區(qū)域14。該第一金屬面28之第二部分28b系經由一第三接觸38，而連接至該漏極區(qū)域16。
該第二平面金屬面30系包含一第一部分30a，其實質上系與該第一平面金屬面28之第二部分28b隔開且平行延伸，以及其系經由一第四接觸40，而連接至該第一平面金屬面之第一部分28b。如上所述，第1A圖之實施例系說明具有平面金屬化的標準CMOS版本。為了制造該漏極區(qū)域之平面?zhèn)鲗к壽E，拓撲(topology)系以一氧化物加以填充以及藉由如CMP(Chemical mechanical polishing化學機械研磨)而加以平面化。實質上，接觸孔系蝕刻至硅，且以鉬填充，以產生如第1A圖中所示的接觸。在所形成的基板上，沉積一平面金屬面。此一配置的缺點在于該柵極20未被有效屏蔽。
使用平面金屬面的一優(yōu)點，系為在平面金屬面上，不會發(fā)生電子遷移(electromigration)或很難發(fā)生電子遷移。因此，相同設定的平面金屬面與裝置包含增加的電流承載能力。使用平面金屬面的另一優(yōu)點，系為具有高封裝密度，例如可達到儲存胞元之高封裝密度。
LDMOS晶體管的第二種類型包含一個或數個非平面金屬面。
第1B圖顯示一個習知之方法，當中非平面金屬面都被連結起來。圖中還顯示一個場效晶體管，類似第1A圖，此處，相似的組件有相似的組件編號，并且在第1A圖中已說明過的組件，在此就不再重復說明。與第1A圖所示的習知方法相較之下，第1B圖中沒有使用任何平面金屬面，但是使用非平面金屬面，其通常可以隨著半導體組件表面的輪廓而調整。并且，這里使用了兩個金屬面，即第一非平面金屬面42與第二非平面金屬面44。該第一非平面金屬面42包含一第一部分42a，其從場氧化物26開始，經過沉引物12、源極區(qū)域14、柵極20，最后橫過漏極區(qū)域16而延伸。該第一非平面金屬面42的第一部分42a至少有一部分位于基板10表面的上方，而因此與場氧化物26、該沉引物12、以及該源極區(qū)域20的至少一部分相接觸。正如可到，該第一部分42a更延伸至柵極20附近，其中透過一層適合的絕緣層，該第一部分42a系與該柵極20隔開。在第1B圖中更顯示了該漏極區(qū)域16與該第一部分末端之間的距離差。
該第一非平面金屬面42更包含一第二部分42b，其至少部分與該漏極區(qū)域16相接觸。
該第二非平面金屬面44包含一第一部分44a，其被一層適當的絕緣層而與其它的層分離，而且在該漏極區(qū)域16中延伸至該第一非平面金屬面42的第二部分42b，且與之相接觸。
根據第1B圖所示的例子，該金屬面并沒有經過平面化處理。其所帶來的缺點在于，產生在該金屬面的傳導軌跡所經過的邊緣及臺階(step)上。一方面此現(xiàn)象會發(fā)生，另一方面會影響電子遷移強度。在漏極區(qū)域中，當該傳導軌跡42b被導出該主動區(qū)(active area)，而且必須被導到第1B圖中右側的場氧化物區(qū)域時，該臺階位于指針(finger)的尾端。由于電容的因素，該場氧化物26不可以被省略。
在非平面金屬面，尤其是在導通電流的邊緣或臺階上，電子遷移率的增加會各別發(fā)生，因此電流傳導能力就會受限制。使用非平面金屬面的好處在于，藉由在柵極周圍使用大量的屏蔽物，比只使用平面金屬面，實質的屏障效果會更好。

發(fā)明內容
以這項先前技術為基礎，本案的目的在于提供一個改良的半導體組件，其包含一個改良的方法以及改良的特征。
本案的目的可以根據權利要求1中所述的半導體元作而 成。
本案提供一個半導體組件，其包含一基板、一形成于基板范圍內之主動區(qū)域、一在該基板上形成的第一非平面金屬面、以及在基板上與該第一金屬面相隔開的一第二平面金屬面。該第一非平面金屬面與該主動區(qū)域接觸，而且該第二平面金屬面藉由一穿透連接和該第一金屬面相連。
根據一較佳實施例，該半導體裝置系為一具有一柵極、一源極區(qū)域和一漏極區(qū)域之場效晶體管，藉此，該第一非平面金屬面系以一第一部份連接至該源極區(qū)域之形式，及一第二部份連接至該漏極區(qū)域之形式而加以形成，此外，系提供一第三區(qū)域，其至少部分涵蓋該柵極。該第二平面金屬面包含一部份連接至該第一非平面金屬面之該第一部份，或是連接至該第一非平面金屬面之該第二部份。
根據另一較佳實施例，該第一部份及該第三部份可被連接至該第一非平面金屬面。
較佳地，介于該第一非平面金屬面和該第二平面金屬面之間系配置一絕緣層，其包含至少一穿透連接用以作為該二金屬面之連接。
較佳地，該第一非平面金屬面之該第三區(qū)域系被裝配，以便保護該柵極免于靜電或電力干擾。
根據本發(fā)明之一特殊構想，更提供一放大電路，其系具有一具發(fā)明性之場效晶體管。
根據本發(fā)明，亦結合上述習知裝置之優(yōu)點，以致于根據本發(fā)明，該回授電容及因此該晶體管之放大實質上系藉由非平面金屬面之采用而改善。由一非平面金屬面之觀點觀之，該發(fā)明裝置實質上增進了復雜電路之積體化能力，舉例來說，對線性化電路而言。其實質上更能減少該襯墊之寄生能力。此外，該傳導軌跡之電流攜帶容量系被增加，因為邊緣之電子遷移損失系被防止。本發(fā)明之目的因此系為非平面金屬面及平面金屬面之結合。


在下文中，本發(fā)明之較佳實施例系配合伴隨之圖式以更詳細的細節(jié)解說，其中第一A圖所示為具有習知平面金屬面之場效晶體管之說明圖；第一B圖所示為具有習知非平面金屬面之場效晶體管之示意圖；第2圖所示為根據本發(fā)明之一較佳實施例之說明圖；
第3圖所示為根據本發(fā)明另一較佳實施例之場效晶體管之說明圖；第4圖所示為第3圖說明圖之部分展開圖；以及第五至七圖所示為本發(fā)明裝置對比于習知裝置之改進處說明圖。
具體實施例方式
請參閱第2圖，在以下較佳實施例中將更清楚地說明，其中，在下述有關本案發(fā)明方法之說明中，在圖標中已經于第1A圖與第2圖B中說明之組件系以相同的參考數字來表示。
第2圖系顯示類似于第1A圖與第2圖B的場效應晶體管結構，其包含在基板內的沉引物(sinker)或者是接觸終端12。另外，源極區(qū)域14與漏極區(qū)域16系被形成在基板之范圍內，信道區(qū)域18則被界定在其間。而在該信道區(qū)域18之上方，系設置有包含多晶硅柵極22的柵極結構20與氧化層24。從第2圖中可看出，根據本案第1A圖(平面金屬化準位)的方法與根據第1B圖(非平面金屬化準位)的方法之結合，第一金屬化準位于此系藉由非平面金屬面42而被形成，非平面金屬化準位42系包含三個部分42a、42b、42c，其中，與習知技術相較之下，第二金屬化準位系藉由平面金屬化準位30而被形成，該平面金屬化準位30包含一類似于第1B圖的傳導軌跡30a，此處之傳導軌跡30a系透過一接觸46而被直接連接至第一金屬化準位42的非平面部分42b。
因此，根據本案，從第2圖中可看出，以上所述的方法系參照第1A圖與第2圖B而進一步結合。第一金屬化準位并不是平面的，因而可使柵極有好的屏蔽。在漏極區(qū)域中，此金屬化準位在可能的設定步驟之前系由于場氧化物(field oxide)26而被終止，因此，取決于部分42b的傳導軌跡，直至其在第2圖右邊的場氧化物26上延伸的步驟中并未被完成。透過通孔(在金屬面之間的栓塞)，第二金屬化準位則被連接，而其系從指針運載出電流且系為平面的。
請參閱第3圖與第4圖，以下將更清楚的闡明根據本案之較佳實施例之場效應晶體管，其中第4圖系為一部分展開圖，于此，相同的參考符號同樣的也是代表相同的組件。
第3圖與第4圖系為根據本案較佳實施例之場效應晶體管垂直面的概略圖標，同時，第4圖系為第3圖一部分之展展說明。
根據此較佳實施例的場效應晶體管，其包含基板10(例如，一p-摻雜基板)，其中，分別的p+-摻雜的沉引物或是基板接觸12、分別的n+-摻雜的源極或是n+-摻雜的源極區(qū)域14、分別的p-摻雜的本體或是本體區(qū)域48、分別的n-摻雜降低的表面場區(qū)域50(resurf area＝reduced surface field area)以及n+-摻雜的漏極或是n+-摻雜的漏極區(qū)域16等系被分別地設置。
一鈦硅化物層(TiSi層)52系被設置在基板10的表面，使得其與源極14與沉引物12毗連，并且其至少一部分會覆蓋源極14與沉引物12。鈦硅化物層(TiSi層)52系包含一高度電傳導與最好是盡可能分別覆蓋沉引物12與源極14大部分的面，而在n+-摻雜的源極與P+-摻雜的沉引物之間跨越TiSi層52的電流，其因此表示了一種硅化物電流橋。一另外的TiSi層54系被設置在基板10的表面，使得其與漏極16相毗連。而柵極20則被設置在基板10的表面，使得其與本體區(qū)域48系相對，并且僅透過薄氧化層24而與此區(qū)域隔開。柵極20系為一多晶硅層22之堆棧及一厚度小于多晶硅層22之鈦硅化物層56，并位于不面向基板10之多晶硅層22之一側。
未被鈦硅化物層52、54或門極20其中之一覆蓋之基板10之部份表面，系被LOCOS層26(LOCOS＝局部硅氧化)或氧化層58、60所覆蓋。因此，氧化層58系分別覆蓋了柵極20或其所有表面，其中柵極氧化層24在此系由柵極20與基板10表面之間的部份氧化層58所形成。
LOCOS層26、氧化層58、60、及第一非平面金屬面42系形成于鈦硅化物層52、54之上，包含相連于源極14及沉引物12上之鈦硅化物層52之第一部份42a，其相連于漏極16上之相同鈦硅化物層54并分別電接觸于該鈦硅化物層54或電性傳導連接于該鈦硅化物層54之第二部份42b，以及相連于第一部份42a之第三部份42c，且該第三部份42c系較佳地以上述方式進行整體實施。第三部份42c至少覆蓋部份之柵極20，其中除了上述之外，其系以內插氧化層58進行間隔，并與上述電性絕緣。非平面金屬面42之部份42a、42b及42c系較佳地以先于LOCOS層26、鈦硅化物層52、54及氧化層58、60之整個表面上平面地產生一非結構金屬面，然后以一升降制程或使用一光阻罩與一蝕刻液來側向地建構上述而產生。第一金屬面或層分別因此而基本地可依基板表面結構而調整，也因此并非平面的。
場效應晶體管更包含一氧化層62(HDP層)，該氧化層62系于第一金屬面42產生后而跟著產生，其系設置于結構上。不面向于基板10之氧化層62之表面64系加以平面化。第二平面金屬面30系形成于氧化層62之平面化表面上。上述之說明實施例包含用以對場效應晶體管進行配線之傳導軌跡30a，其可應用于主動與被動裝置。
傳導軌跡30a系電性傳導連接于第一非平面金屬面42之第二部份42b，并經由氧化層62中之鎢塞而連接至漏極16。源極14可用與漏極16相同的方式來進行連接，藉由一從第二平面金屬面之一較遠部份延伸而出之鎢塞，經過氧化層62而到第一非平面金屬面42之第一部份42a。
關于第5圖至第7圖，在以下的圖標解說當中，本案之功能與優(yōu)點將進行更詳細的解釋，其中包含了一些已知方法。
在第5圖中，回授電容C12系作為漏極電壓UDS之功能。關于第2圖或第3圖之半導體結構之剖面之概要圖標，系分別插設于第5圖，其顯示具有位于左邊之源極區(qū)域與位于右邊之漏極區(qū)域之裝置。第三部份42c作為一屏蔽覆蓋而形成于柵極多晶硅22上，并向下延伸至漏極側，因此顯示出與類似于第1B圖與第2圖且被指為Δ(delta)之下方區(qū)域之一段距離。不同的回授電容系根據屏蔽向下延伸多遠。伴隨著變化值為1.25μm(曲線1)，提供漏極電壓之電池超過30伏特的回授電容約25fF，在本案中金屬化處理不會在漏極側向下延伸(reach down)而會符合專有平面金屬化之例子，如同第1A圖所示的描述。對變化值250nm(曲線2)而言，屏蔽(shield)42c在漏極側向下延伸，如同第5圖的影像所示或相似于第2圖及第3圖，其中在此假定有一約300nm厚度的柵極多晶硅。如同所示，因具有高分離電壓，所以約4fF的回授電容C12則可達成，且由于此具發(fā)明性的實施，因此一回授電容的清楚減少可達成。
回授電容C12對漏極電壓(USD)再次被表示如第5圖，其中第6圖所示的曲線1相當于第5圖的曲線1，曲線3相當于第5圖的曲線2。此外，另一變化值500nm的曲線(曲線3)被引入，因此其導致對并未向下延伸至與第5圖所述一樣遠的距離之屏蔽排列42c而言，相較于平面金屬化的方法(曲線1)之一回授電容之清楚減少亦可達成。
第7圖之具有一穩(wěn)定配對的最大可達成增益(gain)(最大穩(wěn)定增益MSG)被表示為兩漏極電壓，5伏特及26伏特，的漏極電流的函數。如第7圖所示，可得知MSG隨著變化值的減少而增加，其中藉由較好的屏蔽，增益最高增加至3dB之實質增加。在曲線2及6中，額外的崩潰電壓表示如同第6圖之曲線2及3。進一步地，由于屏蔽稍微電性縮短了LDMOS之resuf路徑50的事實，漏極崩潰電壓也些微的增加。
本發(fā)明系以具有一長resurf區(qū)域50之LDMOS場效晶體管做為參考而于前加以舉例說明，然而，本發(fā)明于應用于其它場效晶體管形式時亦有良好的效果。更甚者，本發(fā)明，舉例而言，不需要是n-信道場效晶體管，但亦可以p-信道場效晶體管而成功地加以實現(xiàn)，而且，基板10以及因此源極14、漏極16、沉引物12、本體區(qū)域48以及resurf區(qū)域之材料，以與門極之材料可簡單的以其它材料而加以取代，舉例而言，由砷化鎵(gallium arsenide，GaAs)而加以取代。除了LOCOS層26以及氧化層58、60之外，其它的電性絕緣材料，舉例而言，氮化物，亦可以取代而加以使用，再者，TiSi層52、54、56也可以以其它硅化物或其它適合于接觸已摻雜之半導體區(qū)域之電性導電材料而加以取代，另外，鎢塞(tungsten plug)46亦可以分別由其它材料制成之栓塞或穿透洞導體加以取代。
在第1圖以及第2圖所舉例說明之較佳實施例中，該LOCOS層26較佳地系包括330nm之厚度，該氧化層26系較佳地為具有厚度介于2.5μm至3μm之間之HDP氧化層(HDP＝high density plasma，高密度電漿)，該側向結構之金屬面較佳地是包括鈦(Ti)、或氮化鈦(TiN)或鋁，鈦及氮化鈦包括有較高的比電阻，而可以在沒有阻障層的情況下應用于一硅表面之上，鋁包括一較低的比電阻，因此一阻障層需要提供于鋁以及硅表面之間。
雖然本發(fā)明系以包括一場效晶體管的較佳實施例做為參考而詳細的加以解釋，但顯然此具發(fā)明性之方法亦可以用于其它使用其一為平面化另一為非平面化之兩個金屬面之主動區(qū)域裝置，舉例而言，像其它場效晶體管結構，雙極晶體管結構，二極管結構等。
簡單符號列表10 substrate 基板12 sinker 沉引物14 source area 源極區(qū)域16 drain area 漏極區(qū)域18 channel area信道區(qū)域20 gate柵極22 gate polysilicon柵極多晶硅24 gate oxide 氧化柵極26 field oxide 場氧化物28 first planar metallization level第一平面金屬面28afirst portion of the metallization level 28第一金屬面28之第一部份28bsecond portion of the metallization level 28第一金屬面28之第一部份30 second planar metallization level第二平面金屬面30afirst portion of the metallization level 30第一金屬面30之第一部份32 substrate surface 基板表面34 first contact 第一接觸36 second contact 第二接觸38 third contact 第三接觸40 fourth contact 第四接觸42 first non-planar metallization level 第一非平面金屬面42afirst portion of the metallization level 第一金屬面42之第一部份
權利要求
1.一種半導體裝置，其包括一基板(10)；一形成于該基板(10)范圍內之主動區(qū)域(12、14、16、18)；一第一非平面金屬面(42)，其系形成于該基板(10)上，并與該主動區(qū)域(12、14、16、18)相接觸；以及一第二平面金屬面(30)，其系于該基板(10)之上配置為與該第一金屬面(42)彼此隔開，并經由一穿透連接(through connection，46)而與該第一金屬面(42)相連接。
2.根據權利要求1所述之半導體裝置，其中該半導體裝置包括一場效晶體管，其具有一柵極(20)，一源極區(qū)域(14)以及一漏極區(qū)域(16)，其中該第一非平面金屬面(42)包括一第一部份(42a)連接至該源極區(qū)域(14)，一第二部分(42b)連接至該漏極區(qū)域(16)以及一第三部分(42c)至少部分覆蓋該柵極(20)，以及其中該第二平面金屬面(30)系包括至少一部份(30a)連接至該第一非平面金屬面之該第一部份，或連接至該第一非平面金屬面(42)之該第二部分(42b)。
3.根據權利要求2所述之半導體裝置，其中該第一非平面金屬面(42)之該第一部份(42a)以及該第三部分(42c)系相連接。
4.根據權利要求2或3之一所述之半導體裝置，其中于該第一非平面金屬面(42)以及該第二平面金屬面(30)之間系配置有一絕緣層(62)，其中，于該絕緣層(62)之中系形成有用于將該第一非平面金屬面(42)連接至該第二平面金屬面(30)之至少一穿透連接(46)。
5.根據權利要求2至4之一所述之半導體裝置，其中該第三部分(42c)系加以實行以屏蔽該柵極(20)抵抗靜電或電動力干擾。
6.一種放大器電路，其包括根據權利要求2至5之一所述之一場效晶體管。
全文摘要
一半導體裝置具有一基板(10)以及一形成于該基板范圍內之主動區(qū)域(12、14、16、18)，包括一第一非平面金屬面(42)，其系形成于該基板(10)上，并與一主動區(qū)域(12、14、16、18)相連接，再者，一第二平面金屬面(30)系配置于該基板(10)之上而與該第一金屬面(42)彼此隔開，并系經由一穿透連接(46)而與該第一金屬面(42)相連接。
文檔編號H01L29/66GK1531111SQ20041003992
公開日2004年9月22日 申請日期2004年3月11日 優(yōu)先權日2003年3月11日
發(fā)明者C·赫祖姆, U·克魯貝恩, C·科恩, H·塔蒂肯, C 赫祖姆, 倏, 潮炊 申請人:因芬尼昂技術股份公司