專利名稱：具有加強(qiáng)編程和擦除功能的與非閃速存儲(chǔ)器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及半導(dǎo)體存儲(chǔ)裝置，并且特別涉及一種與非閃速存儲(chǔ)器(NAND flash memory)和制造方法。
背景技術(shù)：
目前可得到幾種非易失性存儲(chǔ)器，包括可電編程只讀存儲(chǔ)器(EPROM)，可電擦除編程只讀存儲(chǔ)器(EEPROM)，及閃速EEPROM。閃速存儲(chǔ)器已經(jīng)廣泛地被使用在大容量數(shù)據(jù)儲(chǔ)存裝置中，如存儲(chǔ)卡、個(gè)人數(shù)字助理(PDA’s)、移動(dòng)電話、及MP3播放器。這樣的應(yīng)用要求高密度的存儲(chǔ)，具有較小的存儲(chǔ)元尺寸并且制造成本低廉。
常規(guī)的非型疊層?xùn)砰W速存儲(chǔ)單元通常具有一個(gè)位線接觸、一個(gè)源區(qū)、一個(gè)浮置柵、及一個(gè)控制柵，并且將所述控制柵直接布置在所述浮置柵上面。它的相對(duì)較大存儲(chǔ)元尺寸阻止它被使用在非常高密度的數(shù)據(jù)儲(chǔ)存應(yīng)用中。
在一個(gè)與非閃速存儲(chǔ)陣列中的存儲(chǔ)元尺寸較小，該陣列具有串聯(lián)連接在位線和源極線之間的一系列疊層?xùn)砰W速存儲(chǔ)單元，僅具有一個(gè)位線接觸，如圖1所示，及在美國(guó)專利4,959,812和5,050,125中進(jìn)行了詳細(xì)描述。在這樣的陣列中，多個(gè)疊層?xùn)糯鎯?chǔ)單元21串聯(lián)連接在位線22和源極線23之間。所述存儲(chǔ)元被形成一個(gè)N型或P型硅襯底26中的P阱24內(nèi)。每個(gè)存儲(chǔ)元都具有一個(gè)由如多晶硅的導(dǎo)電材料制造的浮置柵27和一個(gè)由如多晶硅或多晶硅硅化物的導(dǎo)電材料制造的控制柵28。所述控制柵在所述浮置柵的上面并且與之垂直對(duì)準(zhǔn)。
在所述陣列中包括兩個(gè)選擇柵29、31，一個(gè)靠近所述位線接觸32并且另一個(gè)靠近源擴(kuò)散區(qū)23。擴(kuò)散區(qū)33被形成在疊層?xùn)胖g以及所述疊層?xùn)藕退鲞x擇柵之間的襯底中，用作存儲(chǔ)單元中的晶體管的一個(gè)源區(qū)和漏區(qū)。所述位線擴(kuò)散區(qū)、源擴(kuò)散區(qū)、和所述擴(kuò)散區(qū)33摻入有N型摻雜劑。
為了擦除所述存儲(chǔ)單元，在所述P阱和所述控制柵之間施加大致20伏特的正電壓，這導(dǎo)致電子從所述浮置柵隧穿進(jìn)入到它們下面的溝道區(qū)。所述浮置柵因此變成帶正電，并且所述疊層?xùn)糯鎯?chǔ)元的閾值電壓為負(fù)值。
為了給存儲(chǔ)單元編程，所述控制柵被偏置到相對(duì)于所述P阱大致20伏特正電壓的電平。當(dāng)電子從所述溝道區(qū)隧穿到所述浮置柵時(shí)，所述浮置柵帶負(fù)電荷，并且所述疊層?xùn)糯鎯?chǔ)元的閾值電壓變?yōu)檎?。通過(guò)改變所述疊層?xùn)糯鎯?chǔ)元的閾值電壓，當(dāng)在讀取操作期間給所述控制柵施加零電壓時(shí)，在所述疊層?xùn)畔旅娴臏系揽梢詾橐粋€(gè)非導(dǎo)電狀態(tài)(邏輯“0”)或?yàn)橐粋€(gè)導(dǎo)電狀態(tài)(邏輯“1”)。
但是，隨著制造工藝發(fā)展到非常小的幾何尺寸，例如幾十個(gè)納米，形成足夠用于編程和擦除操作的高電壓耦合率而同時(shí)保持一個(gè)小存儲(chǔ)元尺寸并且滿足嚴(yán)格的可靠性要求如10年的數(shù)據(jù)儲(chǔ)存能力和失誤之間的1,000,000次循環(huán)操作是很困難的。

發(fā)明內(nèi)容
本發(fā)明的通常的目的在于提供一種新的和改進(jìn)的半導(dǎo)體裝置及用于制造該裝置的方法。
本發(fā)明的另一目的在于提供一種克服現(xiàn)有技術(shù)的缺點(diǎn)和局限性的半導(dǎo)體裝置及其制造方法。
通過(guò)提供一種與非閃速存儲(chǔ)單元陣列及制造方法來(lái)完成根據(jù)本發(fā)明的這些和其它目的，其中控制柵和浮置柵疊層成對(duì)，成排布置在位線擴(kuò)散區(qū)和共用源擴(kuò)散區(qū)之間，選擇柵在每對(duì)疊層?xùn)诺膬蓚?cè)。每個(gè)疊層對(duì)中的所述柵相互自對(duì)準(zhǔn)并且使所述選擇柵與它們相鄰。在一個(gè)公開的實(shí)施例中，在每排一端處的選擇柵部分覆蓋所述共用源擴(kuò)散區(qū)，并且在另一實(shí)施例中，它直接放置在所述源擴(kuò)散區(qū)的上面并且被在該擴(kuò)散區(qū)兩側(cè)上的存儲(chǔ)元組共用。
所述浮置柵被控制柵和選擇柵圍繞，其形成一個(gè)用于所述編程和擦除操作的顯著增強(qiáng)高電壓耦合率。具有所述的加強(qiáng)的高電壓耦合率，可減少用于編程和擦除操作的高電壓，并且所述隧穿氧化膜也可以保持較厚的厚度以實(shí)現(xiàn)更好、更可靠的功能。所述陣列被偏置以使所有在其中的存儲(chǔ)單元能夠同時(shí)地被擦除，而同時(shí)程序編制是可選擇位的。


圖1為具有一系列現(xiàn)有技術(shù)的疊層?xùn)砰W速存儲(chǔ)單元的一個(gè)與非閃速存儲(chǔ)陣列的剖面圖；圖2為從結(jié)合本發(fā)明的一個(gè)與非閃速存儲(chǔ)單元陣列實(shí)施例沿圖4中2-2線的剖視圖；圖3為結(jié)合本發(fā)明的一個(gè)與非閃速存儲(chǔ)單元陣列的實(shí)施例沿圖4和圖8中3-3線的剖視圖；圖4為圖2實(shí)施例的俯視圖；圖5A-5E為表示根據(jù)本發(fā)明制造與非閃速存儲(chǔ)單元陣列的工藝的一個(gè)實(shí)施例的步驟的圖示性剖視圖；圖6為在圖2所示實(shí)施例中的一個(gè)小型存儲(chǔ)陣列的電路圖，示例地表示用于擦除、編程和讀取操作的偏置條件；圖7為配合本發(fā)明的與非閃速存儲(chǔ)單元陣列的另一個(gè)實(shí)施例沿圖8中7-7線的剖視圖；圖8為圖7實(shí)施例的俯視圖；圖9A-9E為表示制造圖7所示與非閃速存儲(chǔ)單元陣列的工藝的實(shí)施例的步驟的圖示性剖視圖；圖10為在圖7所示實(shí)施例中的一個(gè)小型存儲(chǔ)陣列的電路圖，示例地表示用于擦除、編程和讀取操作的偏置條件。
具體實(shí)施例方式
如圖2所示，所述存儲(chǔ)器包括一個(gè)疊層?xùn)排c非閃速存儲(chǔ)單元36的陣列，其中每一個(gè)存儲(chǔ)單元具有一個(gè)浮置柵37和一個(gè)位于所述浮置柵上面并且與之垂直對(duì)準(zhǔn)的控制柵38。在該陣列的一排中的一系列或一組存儲(chǔ)元被布置在位線擴(kuò)散區(qū)50和一個(gè)共用源擴(kuò)散區(qū)51之間，該位線擴(kuò)散區(qū)50和源擴(kuò)散區(qū)51形成在襯底41的上部中的P型阱52中并且摻入有N型材料。
所述浮置柵由如多晶硅或非晶硅的導(dǎo)電材料制造，具有一個(gè)優(yōu)選的厚度在200到2000的數(shù)量級(jí)。電介質(zhì)膜47形成在所述浮置柵的側(cè)壁上，并且在它們的下面形成柵絕緣40。所述電介質(zhì)膜可以是純熱氧化物或一熱氧化物、一CVD氧化物和一CVD氮化物的組合物，并且所述柵絕緣典型為熱氧化物。
所述控制柵由如摻雜多晶硅或多晶硅硅化物的導(dǎo)電材料制造，并且通過(guò)電介質(zhì)膜42與在它們下面的所述浮置柵絕緣。這些膜可以是純的氧化物或氧化物、氮化物和氧化物(ONO)的組合，及在一個(gè)目前優(yōu)選的實(shí)施例中，它們由在兩層氧化物之間的氮化物層組成。
選擇柵43位于疊層?xùn)糯鎯?chǔ)元36之間，并且一個(gè)選擇柵44位于在所述組的一端的存儲(chǔ)元和位線接觸46之間。另一個(gè)選擇柵45位于在所述組的另一端的存儲(chǔ)元和源擴(kuò)散區(qū)51之間。所述選擇柵由導(dǎo)電材料如摻雜多晶硅或多晶硅硅化物制造。它們與所述控制柵和浮置柵平行，并且通過(guò)所述電介質(zhì)膜47與所述浮置柵分開。
所述選擇柵通過(guò)所述柵氧化物層53與所述襯底分開，所述柵氧化物層53即可以為純的熱氧化物或熱氧化物和CVD氧化物的組合。
在該實(shí)施例中，擦除路徑從所述浮置柵穿過(guò)隧穿氧化物40延伸到達(dá)所述浮置柵和所述選擇柵之間的所述硅襯底的溝道區(qū)。
選擇柵44和45部分地覆蓋位線擴(kuò)散區(qū)50及共用源擴(kuò)散區(qū)51，并且使兩個(gè)柵的邊緣部分位于所述擴(kuò)散區(qū)的邊緣部分上面。所述擴(kuò)散區(qū)沿著垂直于將所述存儲(chǔ)元組成組的排的方向連續(xù)延伸，并且被所述擴(kuò)散區(qū)兩側(cè)的存儲(chǔ)元組所共享。
正如最好在圖4中所見，絕緣區(qū)56形成在存儲(chǔ)元鄰近排的浮置柵之間的襯底中，并且控制柵38沿平行于所述位線擴(kuò)散區(qū)及源擴(kuò)散區(qū)的方向延伸，跨過(guò)所述浮置柵和絕緣區(qū)。位線57位于所述存儲(chǔ)元排的上面，跨過(guò)疊層?xùn)?7、38及選擇柵43、44、45，并具有延伸在所述位線和所述位線擴(kuò)散區(qū)之間的接觸46。所述位線因此正交于所述選擇柵以及正交于所述位線擴(kuò)散區(qū)和源擴(kuò)散區(qū)。
圖2-4存儲(chǔ)單元陣列可以由圖5A-5E所示的工藝來(lái)制造。在該工藝中，在一個(gè)單晶硅襯底上熱生長(zhǎng)約70到200厚度的氧化物層53，所述襯底如在該實(shí)施例中所示為P型襯底41的形式，其中形成有P型阱52?？商鎿Q地，如果希望，可以在該P(yáng)型襯底中形成N型阱，在這種情況下，在N型阱中將形成P型阱。
一多晶硅(多晶-1)的導(dǎo)電層59被淀積在熱氧化物上，厚度為300到1500量級(jí)，并且一個(gè)電介質(zhì)層61在該硅上形成。所述硅優(yōu)選摻雜有磷、砷或硼，濃度為每cm31018到1020量級(jí)。所述摻雜可以在淀積所述硅時(shí)就地進(jìn)行或者直接離子注入或穿過(guò)在其上的電介質(zhì)層61離子注入到所述硅中。
一個(gè)光刻掩模64被涂覆在電介質(zhì)層61上以定義所述選擇柵。電介質(zhì)和硅層未被掩蔽的部分各向異性地刻蝕掉以形成選擇柵43、44、45，如圖5B所示。然后如圖5C所示，一個(gè)電介質(zhì)47被形成在所述選擇柵的側(cè)壁上。該電介質(zhì)可以是純氧化物膜或熱氧化物、CVD氧化物和氮化物膜的組合。在所述硅表面上的所述電介質(zhì)膜47部分被各向異性地刻蝕掉，并且在該硅上生長(zhǎng)隧穿氧化物40。
如圖5D所示，一個(gè)多晶硅或非晶硅(多晶-2)的導(dǎo)電層62被淀積在所述熱氧化物上，形成300到2500量級(jí)的厚度。在所述選擇柵上的所述多晶-2部分被各向異性地刻蝕掉，在有源區(qū)上方留下多晶-2條，用于形成所述浮置柵37。正如在圖3最好所見，這些條沿排的方向即在所述位線擴(kuò)散區(qū)和公用源擴(kuò)散區(qū)之間延伸。
然后一個(gè)多晶間電介質(zhì)層42被形成在所述多晶-2條上。該硅優(yōu)選地?fù)诫s有磷、砷或硼，達(dá)到每cm31017到1020的濃度。所述摻雜可以在淀積所述硅時(shí)就地進(jìn)行或者直接離子注入到所述硅中或穿過(guò)在其上的所述電介質(zhì)層42離子注入到所述硅中。
所述多晶間電介質(zhì)可以是純的氧化物或氧化物、氮化物及氧化物(ONO)的組合，并且在所述實(shí)施例中，其由具有30-100量級(jí)厚度的下部氧化物層、具有60-200量級(jí)厚度的中間氮化物層、及一個(gè)具有30-100量級(jí)厚度的上部氧化物層組成。
另一個(gè)多晶硅或多晶硅硅化物(多晶-3)的導(dǎo)電層63被淀積在電介質(zhì)膜42上，具有1000到2500量級(jí)的厚度，并且被摻雜有磷、砷或硼到每cm31020到1021量級(jí)的濃度。
然后一個(gè)光刻掩模(未顯示)被形成在導(dǎo)電層63上以定義所述控制柵和浮置柵疊層，并且所述多晶-3層、多晶間電介質(zhì)層、和多晶-2層未被掩蔽的部分被各向異性地刻蝕掉以形成選擇柵38和浮置柵37，如圖5E所示。然后通過(guò)離子注入如P31或As75的摻雜物，在靠近選擇柵44、45的所述襯底中形成擴(kuò)散區(qū)49。
因此，在整個(gè)晶片上方淀積一個(gè)如磷硅酸鹽玻璃(PSG)或亞硼磷硅酸鹽玻璃(BPSG)的玻璃材料，然后刻蝕以形成用于位線接觸46的開口。最后，一金屬層被淀積在所述玻璃上面并且被構(gòu)圖以形成位線57和位線接觸46。
所述存儲(chǔ)單元陣列的操作和使用可以參考圖6進(jìn)行描述，其中用于擦除(ERS)、編程(PGM)和讀取(RD)操作的示例性偏置電壓被表示在靠近所述陣列的終端。在該例子中，選擇了存儲(chǔ)單元C1n。該存儲(chǔ)單元位于控制柵CG1和位線BLn的交叉處并且在圖中被圈出以便于定位。在所述陣列中的所有其它存儲(chǔ)單元沒(méi)有被選擇。
在擦除操作期間，電子被迫從所述浮置柵隧穿進(jìn)入在其下面的溝道區(qū)，使所述浮置柵中正離子占多數(shù)。當(dāng)跨過(guò)所述隧穿氧化物的電場(chǎng)超過(guò)大致10mV/cm時(shí)，F(xiàn)owler-Nordheim隧穿變得明顯，并且具有足夠能量的電子能夠從所述陰極電極(浮置柵)隧穿至所述陽(yáng)極電極(溝道區(qū))。
所述控制柵在所述浮置柵的上面和兩側(cè)處，并且所述選擇柵在所述浮置柵的另外兩側(cè)，于是所述浮置柵被所述控制柵和所述選擇柵圍繞并且與之容性耦合。通過(guò)這種圍繞所述浮置柵的方式，從所述控制柵和選擇柵到所述浮置柵的高電壓耦合被極大地加強(qiáng)。因此所述Fowler-Nordheim隧穿所需電壓明顯地降低，并且所述增強(qiáng)耦合也使得在仍然保持足夠電子隧穿的同時(shí)能夠使用較厚的隧穿氧化物。
可以使用兩個(gè)不同的偏置條件進(jìn)行擦除。在擦除模式1(ERS1)中，所述控制柵被偏置在-11至-18伏特量級(jí)的電平，所述選擇柵被偏置在-6到-13伏特量級(jí)的電平，并且所述位線、公用源極和P阱被偏置在0伏特。在擦除模式2(ERS2)中，所述控制柵被偏置在-6到-13伏特量級(jí)的電平，所述選擇柵被偏置在-3到-8伏特，位線和公用源極為浮置的，并且所述P阱被偏置在3到5伏特。
通過(guò)這些偏置條件，施加在所述控制柵和所述選擇柵之間的大部分電壓出現(xiàn)在位于所述浮置柵下面的所述隧穿氧化物兩端。這觸發(fā)了Fowler-Nordheim隧穿，使電子從所述浮置柵隧穿到所述溝道區(qū)內(nèi)。當(dāng)所述浮置柵變得帶更多正電荷時(shí)，所述存儲(chǔ)單元的閾值電壓(在本實(shí)施例中其優(yōu)選為-2至-5伏特量級(jí))會(huì)變得更低。當(dāng)所述控制柵被偏置在0-1.5伏特時(shí)，這會(huì)在所述浮置柵之下的溝道中產(chǎn)生一個(gè)反轉(zhuǎn)層。因此，所述存儲(chǔ)單元在擦除操作后進(jìn)入導(dǎo)電狀態(tài)(邏輯“1”)。
在未被選擇的存儲(chǔ)單元中，所述控制柵和所述選擇柵被偏置在0伏特，因此在擦除操作期間就沒(méi)有Fowler-Nordheim隧穿。
在進(jìn)行編程操作中，被選擇存儲(chǔ)單元C1n的所述控制柵被偏置在9-11伏特的電平，對(duì)所述選擇柵SG0和SG2-SG16施加7-10伏特，對(duì)與所選存儲(chǔ)元在相同位線方向上的其它存儲(chǔ)單元(如C0n和C2n)的控制柵施加7-11伏特，所述位線和P阱維持在0伏特，并且給所述公用源極施加4-7伏特。通過(guò)給控制柵施加7-11伏特及給所述選擇柵施加7-10伏特而使所述存儲(chǔ)元和選擇晶體管接通。施加到正好在被選存儲(chǔ)元之前的所述選擇柵的電壓(在本例中C1n和SG1)可以稍低，優(yōu)選地為1-2伏特量級(jí)。
通過(guò)這些偏置條件，在所述公用源極和所述位線之間的大部分電壓出現(xiàn)在所述選擇柵SG1和所述被選存儲(chǔ)元C1n的浮置柵之間的中間溝道區(qū)兩端，導(dǎo)致該區(qū)域具有高電場(chǎng)。而且，由于從所述公用源極節(jié)點(diǎn)(即控制柵CG1和選擇柵SG2)耦合一高電壓到所述浮置柵，在所述中間溝道區(qū)和所述浮置柵之間的氧化物的兩端建立一個(gè)強(qiáng)的垂直電場(chǎng)。當(dāng)在編程操作中電子從所述位線流動(dòng)到所述公用源極時(shí)，電子被加在所述中間溝道區(qū)域上的電場(chǎng)加速，并且其中的一些電子被加熱。一些熱電子被所述垂直場(chǎng)加速，這導(dǎo)致電子克服了所述氧化物的能量勢(shì)壘(大約3.1電子伏特)并且注入所述浮置柵。
在所述編程操作結(jié)束時(shí)，所述浮置柵帶負(fù)電，并且優(yōu)選地為2-4伏特量級(jí)的所述存儲(chǔ)單元的閾值電壓變得更高。因此，當(dāng)在讀取操作期間所述控制柵被偏置在0-1.5伏特時(shí)，所述存儲(chǔ)單元被關(guān)閉。在一個(gè)編程操作后，所述存儲(chǔ)單元進(jìn)入一個(gè)非導(dǎo)電狀態(tài)(邏輯“0”)。
在與所述被選存儲(chǔ)元C1n使用同一控制柵的未被選擇存儲(chǔ)單元C1(n-1)和C1(n+1)中，所述位線被偏置在3伏特，所述選擇柵SG1被偏置在1-2伏特，并且所述控制柵為9-11伏特。因此，選擇晶體管S1(n-1)和S1(n+1)截止，并且在存儲(chǔ)元C1(n-1)和C1(n+1)中不會(huì)發(fā)生中間溝道熱載流子注入。對(duì)于所述其它未選擇的存儲(chǔ)單元C0n和C2n，所述位線被偏置在0伏特，所述控制柵為7-11伏特，且恰好在存儲(chǔ)單元C0n和C2n之前的所述選擇柵為7-10伏特，這樣最小化所述中間溝道熱載流子注入，并且所述浮置柵的電荷沒(méi)有變化。
在所述讀取模式中，所述被選存儲(chǔ)單元C1n的控制柵被偏置在0-1.5伏特，所述公用源極被偏置在0伏特，所述位線施加1-3伏特，及對(duì)所述選擇柵施加Vcc。在所述位線方向上的所述未選擇的存儲(chǔ)單元例如C0n和C2n通過(guò)給它們的控制柵施加5-9伏特而被接通。當(dāng)所述存儲(chǔ)單元被擦除時(shí)，由于所述被選存儲(chǔ)元的溝道被接通，所述讀取表示一個(gè)導(dǎo)電狀態(tài)，并且在同一位線方向上的其它存儲(chǔ)元和選擇晶體管也被接通。因此，通過(guò)讀出放大器返回一個(gè)邏輯“1”狀態(tài)。當(dāng)所述存儲(chǔ)單元被編程時(shí)，因?yàn)樗霰贿x存儲(chǔ)元的溝道被關(guān)閉，所述讀取表現(xiàn)為一個(gè)非導(dǎo)電狀態(tài)，并且因此所述讀出放大器返回邏輯“0”。在所述未選擇的存儲(chǔ)單元C1(n-1)和C1(n+1)中，所述位線和公用源極節(jié)點(diǎn)都被偏置在0伏特，并且在所述位線和公用源極節(jié)點(diǎn)之間沒(méi)有電流流動(dòng)。
圖7-8所述實(shí)施例與圖2-4的實(shí)施例大體相似，并且相同的附圖標(biāo)記代表在所述兩個(gè)實(shí)施例中相應(yīng)的部件。但是，在圖7-8所述實(shí)施例中，選擇柵45直接位于源擴(kuò)散區(qū)51上方并且被其相對(duì)側(cè)的兩組存儲(chǔ)元共享。所述鄰近選擇柵45的浮置柵37部分地覆蓋所述源擴(kuò)散區(qū)。
如在圖2-4的實(shí)施例中，控制柵38跨過(guò)相鄰存儲(chǔ)元排中的所述浮置柵37及絕緣區(qū)56，并且所述選擇柵43-45在與所述排正交的方向上延伸并且平行于所述選擇柵。位線57垂直于所述選擇柵和控制柵，并且跨過(guò)在所述陣列各排中的所述位線接觸46、選擇柵、和控制柵38。所述擦除路徑再次從所述浮置柵穿過(guò)隧穿氧化物40延伸到達(dá)下面的溝道區(qū)。
一個(gè)制造所述圖7-8實(shí)施例的優(yōu)選方法表示在圖9A-9E中。在該方法中，在一個(gè)單晶硅襯底上熱生長(zhǎng)約60到120厚度的氧化物層40，在該實(shí)施例中所示單晶硅襯底為P型襯底41的形式，其中形成有P型阱52?？商鎿Q地，如果希望，一個(gè)N型阱也可以形成在所述P型襯底上，在這種情況下，在所述N型阱中將形成P型阱。
一個(gè)多晶硅或非晶硅(多晶-1)的導(dǎo)電層62被淀積在所述熱氧化物上，具有300到1500量級(jí)的厚度，并且它的一部分被各向異性地刻蝕掉，以形成在有源區(qū)上方的、用于形成所述浮置柵37的硅條。如在以前實(shí)施例和最佳可視的圖3中，這些條在所述排的方向上延伸，即在所述位線和公用源擴(kuò)散區(qū)之間延伸。
在所述多晶-1條上形成一個(gè)多晶間電介質(zhì)層42。所述硅優(yōu)選地?fù)饺胗辛?、砷或硼，達(dá)到每cm31017到1020量級(jí)的濃度。所述摻雜可以在淀積所述硅時(shí)就地進(jìn)行或者直接地離子注入或穿過(guò)在其上的所述電介質(zhì)層42離子注入到所述硅中。所述多晶間電介質(zhì)可以是純的氧化物或氧化物、氮化物及氧化物(ONO)的組合，并且在所述實(shí)施例中，其由具有30-100量級(jí)厚度的下部氧化物層、具有60-200量級(jí)厚度的中間氮化物層、及一個(gè)具有30-100量級(jí)厚度的上部氧化物層組成。
一個(gè)多晶硅(多晶-2)的第二層63被淀積在電介質(zhì)膜42上。該層具有1500-3500量級(jí)的厚度，并且摻入有磷、砷或硼，達(dá)到每cm31020到1021量級(jí)的濃度。一個(gè)CVD氧化物或氮化物層66被淀積在所述多晶-2層上，具有300到1000量級(jí)的厚度，且用作一個(gè)掩模以保護(hù)所述多晶-2材料在后續(xù)干刻蝕步驟中不會(huì)被刻蝕掉。
一個(gè)光刻掩模67被形成在層66上以定義所述控制柵，并且該層和所述多晶-2層63未被掩蔽的部分被各向異性地刻蝕掉，僅留下形成所述控制柵38的所述多晶-2部分。接著多晶間電介質(zhì)層42的暴露部分和所述多晶-1層62的下面部分被各向異性地刻蝕掉以形成所述浮置柵37，如圖9B所示。此后，通過(guò)使用如P31或As75的摻雜物的離子注入，在所述疊層?xùn)胖g的襯底中形成擴(kuò)散區(qū)49。
在離子注入之后，一個(gè)電介質(zhì)47被形成在控制柵和浮置柵的側(cè)壁上，并且一個(gè)導(dǎo)電(多晶-3)層62被淀積在整個(gè)晶片上，如圖9C所示。所述電介質(zhì)可以是純的氧化物或氧化物、氮化物及氧化物(ONO)的組合，并且在所述實(shí)施例中，它由具有30-100量級(jí)厚度的下部氧化物層、具有60-300量級(jí)厚度的中間氮化物層，及一個(gè)具有30-100量級(jí)厚度的上部氧化物層組成。所述多晶-3層通常為受到摻雜的多晶硅或多晶硅硅化物，并且被淀積到1500到3000量級(jí)的厚度。
然后，多晶-3層被各向異性地刻蝕以形成選擇柵43、44、45，如圖9D所示。以這樣的方式來(lái)形成，所述選擇柵自對(duì)準(zhǔn)并且平行于所述控制柵。如P31或As75的N型摻雜劑被注入P阱52中以形成所述位線擴(kuò)散區(qū)50。
因此，在整個(gè)晶片上淀積一個(gè)如磷硅酸鹽玻璃(PSG)或硼磷硅酸鹽玻璃(BPSG)的玻璃材料60，然后刻蝕以形成用于位線接觸46的開口，如圖9E所示。最后，一個(gè)金屬層被沉積在所述玻璃上面并且被構(gòu)圖以形成位線57和位線接觸46。
圖7和8實(shí)施例的操作基本上與圖2-4實(shí)施例的操作原理相同。但是在本實(shí)施例中，選擇柵45位于公用源擴(kuò)散區(qū)51的上方，并且與前述實(shí)施例相比較，用于編程和讀取操作的偏置是不同的。
在圖10中，用于擦除(ERS)、編程(PGM)和讀取(RD)操作的示意性偏置電壓被表示在靠近所述陣列的終端處。在該示例中，存儲(chǔ)單元C1n再次被選擇。該存儲(chǔ)元被置于所述控制柵CG1和位線BLn的交叉點(diǎn)上，并且為了方便定位，在所述圖中被圈出。在所述陣列中的所有其它存儲(chǔ)單元沒(méi)有被選擇。
在所述擦除操作期間，電子被迫從所述浮置柵隧穿進(jìn)入其下的溝道區(qū)，給所述浮置柵留下正離子。當(dāng)加在所述隧穿氧化物上的電場(chǎng)超過(guò)10mV/cm時(shí)，F(xiàn)owler-Nordheim隧穿變得明顯，并且具有足夠能量的電子能夠從所述浮置柵隧穿進(jìn)入溝道區(qū)。
由于所述控制柵和所述選擇柵圍繞所述浮置柵或陰極電極，從所述控制柵和選擇柵到所述浮置柵的高電壓耦合被再次極大地加強(qiáng)，并且所述Fowler-Nordheim隧穿所需的電壓明顯地降低。所述被加強(qiáng)的耦合也能夠使用較厚的隧穿氧化物而仍能夠保持足夠的電子隧穿。
可以使用兩個(gè)不同的偏置條件進(jìn)行擦除。在擦除模式1(ERS1)中，所述控制柵被偏置在-11到-18伏特量級(jí)的水平，所述選擇柵被偏置在-6到-13伏特，并且所述位線、公用源極和P阱被偏置在0伏特。在擦除模式2(ERS2)中，所述控制柵被偏置在-6到-13伏特量級(jí)的水平，所述選擇柵被偏置在-3到-8伏特，位線和公用源極被浮置，并且所述P阱被偏置在3到5伏特。
通過(guò)這些偏置條件，大部分施加在所述控制柵和所述選擇柵之間的電壓體現(xiàn)在所述浮置柵下的所述隧穿氧化物的兩端。這觸發(fā)了Fowler-Nordheim隧穿，電子從所述浮置柵隧穿進(jìn)入到其下的溝道區(qū)。當(dāng)所述浮置柵變得帶更多正電荷時(shí)，所述存儲(chǔ)單元的閾值電壓(在本實(shí)施例中其優(yōu)選為-2到-5伏特量級(jí))變得更低。當(dāng)所述控制柵被偏置在0伏特時(shí)，這會(huì)在所述浮置柵之下的溝道中產(chǎn)生一個(gè)反轉(zhuǎn)層。因此，所述存儲(chǔ)單元在擦除操作后進(jìn)入導(dǎo)電狀態(tài)(邏輯“1”)。
在未選擇的存儲(chǔ)單元中，所述控制柵和所述選擇柵被偏置在0伏特，因此在擦除操作期間就沒(méi)有Fowler-Nordheim隧穿。
在進(jìn)行編程操作中，所述被選存儲(chǔ)單元C1n的所述控制柵被偏置在9-11伏特的水平，對(duì)所述選擇柵SG0和SG2-SG15施加7-10伏特，對(duì)選擇柵SG16施加0伏特，對(duì)與被選存儲(chǔ)元在相同位線方向上的其它存儲(chǔ)單元(如C0n和C2n)的控制柵施加7-11伏特，所述位線和P阱維持在0伏特，并且給所述公用源極施加4-7伏特。通過(guò)給控制柵施加7-11伏特及給所述選擇柵施加7-10伏特而接通所述存儲(chǔ)元和選擇晶體管。施加到正好在所述被選存儲(chǔ)元之前的所述選擇柵(在該例中SG1和C1n)的電壓可以稍低，優(yōu)選地為1-2伏特量級(jí)。
通過(guò)這些偏置條件，大部分在所述公用源極和所述位線之間的電壓體現(xiàn)為跨過(guò)位于所述選擇柵SG1和所述被選存儲(chǔ)元C1n的浮置柵之間的中間溝道區(qū)，導(dǎo)致在該區(qū)域具有高電場(chǎng)。而且，由于從所述公用源極節(jié)點(diǎn)(即控制柵CG1和選擇柵SG2)耦合高電壓到所述浮置柵，建立一個(gè)跨過(guò)位于所述中間溝道區(qū)和所述浮置柵之間的氧化物的強(qiáng)垂直電場(chǎng)。當(dāng)在編程操作中電子從所述位線流動(dòng)到所述公用源極時(shí)，電子被跨過(guò)所述中間溝道區(qū)域的電場(chǎng)加速，并且其中的一些被加熱。一些熱電子被所述垂直場(chǎng)加速，這導(dǎo)致它們克服了所述氧化物的能量勢(shì)壘(大約3.1電子伏特)并且注入所述浮置柵。
在所述編程操作結(jié)束后，所述浮置柵帶負(fù)電，并且優(yōu)選地為2-4伏特量級(jí)的所述存儲(chǔ)單元的閾值電壓變得更高。因此，當(dāng)在讀取操作期間所述控制柵被偏置在0伏特時(shí)，所述存儲(chǔ)單元被關(guān)閉。在一個(gè)編程操作后，所述存儲(chǔ)單元進(jìn)入一個(gè)非導(dǎo)電狀態(tài)(邏輯“0”)。
在與所述被選存儲(chǔ)元C1n使用相同的控制柵的所述未選擇存儲(chǔ)單元C1(n-1)和C1(n+1)中，所述位線被偏置在3伏特，所述選擇柵SG1被偏置在1-2伏特，并且所述控制柵為9-11伏特。因此，選擇晶體管S1(n-1)和S1(n+1)截止，并且在存儲(chǔ)元C1(n-1)和C1(n+1)中不會(huì)存在中間溝道熱載流子注入。對(duì)于所述其它未選擇的存儲(chǔ)單元C0n和C2n，所述位線被偏置在0伏特，所述控制柵為7-11伏特，且正好在存儲(chǔ)元C0n和C2n之前的所述選擇柵為7-10伏特，這樣最小化所述中間熱載流子注入，并且所述浮置柵的電荷沒(méi)有變化。
在所述讀取模式中，所述被選存儲(chǔ)單元C1n的控制柵被偏置在0-1.5伏特，所述公用源極被偏置在0伏特，給所述位線施加1-3伏特，并向所述選擇柵SG0-SG15施加Vcc且對(duì)選擇柵SG16施加0伏特。在所述位線方向上的所述未選擇的存儲(chǔ)單元例如C0n和C2n通過(guò)給它們的控制柵施加5-9伏特而被接通。當(dāng)所述存儲(chǔ)單元被擦除時(shí)，由于所述被選存儲(chǔ)元的溝道被接通，所述讀取表現(xiàn)為導(dǎo)電狀態(tài)，并且在同一位線方向上的其它存儲(chǔ)元和選擇晶體管也被接通。因此，通過(guò)所述讀出放大器，返回一個(gè)邏輯“1”狀態(tài)。當(dāng)所述存儲(chǔ)單元被編程時(shí)，由于所述被選存儲(chǔ)元的溝道被關(guān)閉，所述讀取表現(xiàn)為一個(gè)非導(dǎo)電狀態(tài)，并且因此所述讀出放大器返回邏輯“0”。在所述未選擇的存儲(chǔ)單元C1(n-1)和C1(n+1)中，所述位線和公用源極節(jié)點(diǎn)都被偏置在0伏特，并且在所述位線和公用源極節(jié)點(diǎn)之間沒(méi)有電流流動(dòng)。
本發(fā)明具有多個(gè)重要的特征和優(yōu)點(diǎn)。其提供一種與非閃速存儲(chǔ)單元陣列，與以前提供的存儲(chǔ)器結(jié)構(gòu)相比，該陣列具有顯著更小的存儲(chǔ)元尺寸和更大的存儲(chǔ)元密度。它也具有用于編程和擦除操作的增強(qiáng)高電壓耦合，這意味著所述高電壓可以被降低并且在浮置柵下面的所述隧穿氧化物可以較厚。所述陣列被偏置使得在其中的所有存儲(chǔ)單元可以同時(shí)地被擦除，而編程是位可選擇性的。
由前述的內(nèi)容，很明顯已經(jīng)提供了一種新的和改進(jìn)的與非閃速存儲(chǔ)器和其制造方法。盡管僅對(duì)羅列的優(yōu)選實(shí)施例進(jìn)行了詳細(xì)地描述，對(duì)本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，很明顯在不背離由所附權(quán)利要求書限定的本發(fā)明的范圍內(nèi)可以作出一定的變化和修改。
權(quán)利要求
1.一種與非閃速存儲(chǔ)單元陣列，包括一具有有源區(qū)的襯底，在所述有源區(qū)上方布置成排的、浮置柵和控制柵的多個(gè)垂直疊層對(duì)，所述控制柵設(shè)置在所述浮置柵的上面，與各個(gè)所述疊層?xùn)艑?duì)準(zhǔn)并定位在各個(gè)所述疊層?xùn)诺膬蓚?cè)的選擇柵，在每排上方的位線，在所述有源區(qū)內(nèi)靠近每排的第一端的位線擴(kuò)散區(qū)，將所述每排的位線和所述位線擴(kuò)散區(qū)互連的位線接觸，以及在每排的第二端的、至少部分地被所述選擇柵覆蓋的、所述有源區(qū)內(nèi)的源區(qū)。
2.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中所述疊層?xùn)藕退霪B層?xùn)艦楸舜讼鄬?duì)自對(duì)準(zhǔn)。
3.如權(quán)利要求1所述存儲(chǔ)單元陣列，包括在所述浮置柵和所述襯底之間的相對(duì)薄的隧穿氧化物，在所述浮置柵和所述選擇柵之間的第一相對(duì)厚的電介質(zhì)，及在所述浮置柵和控制柵之間的第二相對(duì)厚的電介質(zhì)。
4.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中所述控制柵和所述選擇柵按照在編程和擦除操作期間提供用于高電壓耦合的相對(duì)大的柵極間電容的方式圍繞所述浮置柵。
5.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中擦除路徑從所述浮置柵穿過(guò)所述隧穿氧化物延伸進(jìn)入所述溝道區(qū)，并且從所述控制柵和所述選擇柵均耦合高電壓到所述浮置柵。
6.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中編程路徑從在所述選擇柵和所述浮置柵之間的偏離柵極溝道區(qū)延伸到所述浮置柵，并且從向著所述源區(qū)的位于所述疊層?xùn)诺膫?cè)面的所述控制柵和所述選擇柵均耦合高電壓到所述浮置柵。
7.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中編程路徑從在所述選擇柵和所述浮置柵之間的偏離柵極溝道區(qū)延伸到所述浮置柵，并且位于一被選存儲(chǔ)元中所述疊層?xùn)诺乃鑫痪€一側(cè)的所述選擇柵被偏置在比該排內(nèi)的其它選擇柵更低的電壓，以控制在一編程操作期間用于有效熱載流子注入的溝道電流。
8.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中未被選擇的存儲(chǔ)元內(nèi)的所述選擇柵被偏置在相對(duì)高的電壓以接通在其下面的溝道，從而在所述位線擴(kuò)散區(qū)和所述源擴(kuò)散區(qū)之間形成一導(dǎo)電路徑。
9.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中用于包含一待編程的被選存儲(chǔ)元的排的所述位線保持在0伏特，一相對(duì)低的正電壓被施加在用于所述被選存儲(chǔ)元的存儲(chǔ)元選擇柵上，一相對(duì)高的正電壓被施加到位于其中定位有所述被選存儲(chǔ)元的所述排的所述第二端的源擴(kuò)散區(qū)上，一相對(duì)高的正電壓被施加到所述被選存儲(chǔ)元的所述控制柵上，一相對(duì)高的正電壓被施加到未選擇的存儲(chǔ)元的所述選擇柵上，并且一相對(duì)高的正電壓被施加到所述未選擇的存儲(chǔ)元的所述控制柵上。
10.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中通過(guò)在所述控制柵上的相對(duì)高的負(fù)電壓和在所述選擇柵上的相對(duì)低的負(fù)電壓，以及在所述位線擴(kuò)散區(qū)、所述源擴(kuò)散區(qū)和所述P阱上為0伏特而形成一擦除路徑。
11.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中通過(guò)在所述控制柵上的相對(duì)高的負(fù)電壓和在所述選擇柵上的相對(duì)低的負(fù)電壓，以及所述P阱上為正電壓且所述位線擴(kuò)散區(qū)及所述源擴(kuò)散區(qū)浮置而形成一擦除路徑。
12.如權(quán)利要求1所述存儲(chǔ)單元陣列，其中通過(guò)接通所述選擇晶體管和在未選擇的存儲(chǔ)元中的疊層控制和浮置柵晶體管，同時(shí)所述公用源極為0伏特，所述位線擴(kuò)散區(qū)為1-3伏特，且該控制柵為相對(duì)高的正電壓而形成一讀取路徑，并且所述被選存儲(chǔ)元的控制柵被偏置在0-1.5伏特以形成在所述浮置柵下面的用于擦除狀態(tài)的導(dǎo)電溝道和用于編程狀態(tài)的非導(dǎo)電溝道。
13.如權(quán)利要求1所述存儲(chǔ)單元陣列，包括能夠同時(shí)擦除整個(gè)存儲(chǔ)元陣列的擦除路徑和可選擇單個(gè)存儲(chǔ)元的編程路徑。
14.制造一種與非閃速存儲(chǔ)單元陣列的方法，包括以下步驟在一硅襯底的有源區(qū)上形成一氧化物層，在所述氧化物層上形成第一硅層，在所述第一硅層上形成電介質(zhì)膜，刻蝕掉所述電介質(zhì)膜和所述第一硅層的一部分以形成具有暴露側(cè)壁的選擇柵的排，在所述選擇柵的側(cè)壁上形成第一電介質(zhì)層，在所述第一電介質(zhì)層上形成第二硅層，在所述第二硅層上形成第二電介質(zhì)層，在所述第二電介質(zhì)層上形成第三硅層，刻蝕掉部分所述第三硅層以形成控制柵，刻蝕掉所述第二硅層和第二電介質(zhì)層的一部分以形成由此與所述控制柵自對(duì)準(zhǔn)的浮置柵，在位于所述選擇柵之間的所述襯底的有源區(qū)中形成位線擴(kuò)散區(qū)和源擴(kuò)散區(qū)，并且形成在所述排上的位線和將所述位線和所述位線擴(kuò)散區(qū)互連的位線接觸。
15.一種與非閃速存儲(chǔ)單元陣列，包括一具有有源區(qū)的襯底，在所述有源區(qū)上方布置成排的、浮置柵和控制柵的多個(gè)垂直疊層對(duì)，并且所述控制柵設(shè)置在所述浮置柵的上面，與所述各疊層?xùn)艑?duì)準(zhǔn)并定位在每個(gè)所述疊層?xùn)诺膬蓚?cè)上的選擇柵，在所述有源區(qū)內(nèi)朝著各排第一端的位線擴(kuò)散區(qū)，在所述有源區(qū)內(nèi)直接位于所述選擇柵下面在各排第二端的源擴(kuò)散區(qū)，在每排上面的位線，將所述每排中的位線和所述位線擴(kuò)散區(qū)互連的位線接觸。
16.如權(quán)利要求15所述存儲(chǔ)單元陣列，其中所述選擇柵與所述疊層控制和浮置柵是自對(duì)準(zhǔn)的。
17.如權(quán)利要求15所述存儲(chǔ)單元陣列，包括在所述浮置柵和所述襯底之間的相對(duì)薄的隧穿氧化物，一在所述浮置柵和所述選擇柵之間的第一相對(duì)厚的電介質(zhì)，及在所述浮置柵和控制柵之間的第二相對(duì)厚的電介質(zhì)。
18.如權(quán)利要求15所述存儲(chǔ)單元陣列，其中所述控制柵和所述選擇柵按照在編程和擦除操作期間提供用于高電壓耦合的相對(duì)大的柵極間電容的方式圍繞所述浮置柵。
19.一種與非閃速存儲(chǔ)單元陣列，包括一具有有源區(qū)的襯底，布置在所述有源區(qū)上的成排的浮置柵和控制柵的多個(gè)垂直疊層對(duì)，并且所述控制柵設(shè)置在所述浮置柵的上面，與各所述疊層?xùn)艑?duì)準(zhǔn)并位于每個(gè)所述疊層?xùn)诺膬蓚?cè)上的選擇柵，在每排上面的位線，在所述有源區(qū)內(nèi)朝著每排第一端的位線擴(kuò)散區(qū)，將所述每排中的位線和所述位線擴(kuò)散區(qū)互連的位線接觸，以及在所述有源區(qū)內(nèi)在每排的第二端僅部分地被所述選擇柵覆蓋的源區(qū)。
20.如權(quán)利要求19所述存儲(chǔ)單元陣列，其中各個(gè)所述浮置柵和其上的所述控制柵為彼此相對(duì)自對(duì)準(zhǔn)的。
21.如權(quán)利要求19所述存儲(chǔ)單元陣列，包括在所述浮置柵和所述襯底之間的相對(duì)薄的隧穿氧化物，一在所述浮置柵和所述選擇柵之間的第一相對(duì)厚的電介質(zhì)，及在所述浮置柵和控制柵之間的第二相對(duì)厚的電介質(zhì)。
22.如權(quán)利要求19所述存儲(chǔ)單元陣列，其中所述控制柵和所述選擇柵按照在編程和擦除操作期間提供用于高電壓耦合的相對(duì)大的柵極間電容的方式圍繞所述浮置柵。
23.制造一種與非閃速存儲(chǔ)單元陣列的方法，包括以下步驟在一硅襯底的有源區(qū)上形成氧化物層，在所述氧化物層上形成第一硅層，刻蝕掉部分所述第一硅層以形成在所述有源區(qū)上方并沿排的方向延伸的硅條，在所述第一硅層上形成第一電介質(zhì)膜，在所述第一電介質(zhì)膜上形成第二硅層，在所述第二硅層上形成第二電介質(zhì)膜，刻蝕掉所述第二硅層和第二電介質(zhì)膜的一部分以形成具有暴露側(cè)壁的控制柵的排，刻蝕掉所述第一硅層和所述第一電介質(zhì)膜的一部分以形成堆疊在所述控制柵的下面并與之自對(duì)準(zhǔn)的浮置柵，在所述襯底的有源區(qū)中形成靠近所述疊層?xùn)旁谒雠诺囊欢颂幍脑磾U(kuò)散區(qū)，在所述控制和浮置柵的側(cè)壁上形成第三電介質(zhì)膜，在所述第三電介質(zhì)膜上淀積第三硅層，去掉部分所述第三硅層以在各個(gè)所述疊層?xùn)诺膬蓚?cè)上形成選擇柵，并且在所述排的一端的所述選擇柵直接在所述源擴(kuò)散區(qū)的上面，在所述襯底的有源區(qū)中形成靠近所述選擇柵在所述排的另一端的位線擴(kuò)散區(qū)，并且形成在所述排上的位線和將所述位線和所述位線擴(kuò)散區(qū)互連的位線接觸。
全文摘要
與非閃速存儲(chǔ)單元陣列和制造方法，具有顯著減小的存儲(chǔ)元尺寸和更大的存儲(chǔ)元密度，它也具有用于編程和擦除操作的增強(qiáng)高電壓耦合，這意味著所述高電壓可以被降低并且在浮置柵下面的所述隧穿氧化物可以較厚。其中控制柵和浮置柵被疊層成對(duì)且在一個(gè)位線擴(kuò)散區(qū)和一個(gè)公用源擴(kuò)散區(qū)之間布置成排，同時(shí)在每個(gè)所述疊層?xùn)艑?duì)的兩側(cè)具有選擇柵。所述每個(gè)疊層對(duì)中的柵為相互自對(duì)準(zhǔn)的。
文檔編號(hào)H01L29/788GK1637949SQ20041004537
公開日2005年7月13日 申請(qǐng)日期2004年5月21日 優(yōu)先權(quán)日2004年1月6日
發(fā)明者陳秋峰, 普拉蒂普·滕塔索德, 范德慈 申請(qǐng)人:阿克特蘭斯系統(tǒng)公司