專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，更確切地說，涉及可有效地用于帶有DRAM(動態(tài)RAM)的半導(dǎo)體集成電路器件的技術(shù)。在以下的描述中，n溝道MOSFET縮寫為“nMOS”而P溝道MOSFET縮寫為“pMOS”。
背景技術(shù)：
DRAM的位數(shù)已越來越大。這是由于FRAM具有適合于增大集成度的特性，例如，在所有各種半導(dǎo)體存儲器中，DRAM的單元結(jié)構(gòu)相當(dāng)簡單、圖形設(shè)計已規(guī)則化以致有可能大規(guī)模地設(shè)計DRAM、單元面積可以做得很?。坏鹊?。
隨著DRAM位數(shù)的進(jìn)一步增大，一個亟待解決的重要問題是如何確保構(gòu)成DRAM中存儲單元的電容器的儲存容量。這一問題主要是由于考慮到各存儲單元本身所占面積的減小和確保器件的可靠性而在DRAM中采用了較低的電壓所引起的。
圖74示出了一例常規(guī)存儲單元陣列的部分平面圖。存儲單元陣列50包括沿垂直方向延伸的字線導(dǎo)體(陰影區(qū)域所示)51，從圖74看，這些字線導(dǎo)體沿著圖74的水平方向重復(fù)地排列。
位線導(dǎo)體52與字線導(dǎo)體51相垂直地延伸，在圖74上看，是沿豎直方向重復(fù)地排列的。在連接位線導(dǎo)體52和MOSFET(以下簡寫為“MOS”)53的各個位線接點54的兩邊，排列有存儲單元55。每一存儲單元55都由MOS53和電容器56組成。電容器56包括一個分別提供給各單個存儲單元的節(jié)點電極58、一個共同提供給多個存儲單元的平板電極59和一層夾在它們之間的介電薄膜。
通常，位線導(dǎo)體52每次重復(fù)地排列，存儲單元55在圖74上以半個周期圖形在位置上交替地向左右移動。因此，多個存儲單元55中的電容器56在圖74上沿豎直方向線性對準(zhǔn)。
下列文獻(xiàn)公開了存儲單元的各種布圖a.JP-A-5-13673(1993年1月22日公開)；b.JP-A-3-72675(1991年3月27日公開)；以及c.JP-A-6-5811(1994年1月14日公開)。
在例如下列文獻(xiàn)中指出了通過用LOCOS.X-藝形成的場隔離膜進(jìn)行離子注入來形成溝道阻止層d.1989年東京第21次固體器件和材料會議展開摘要第105-108頁；e.JP-A-56-87340(1981年7月15日公開)；f.JP-A-62-298161(1987年12月25日公開)，與美國專利5,116,775相應(yīng)；以及g.美國專利3,860,454(1975年1月14日發(fā)布)。
在下列文獻(xiàn)中公布了在位線導(dǎo)體和存儲單元的開關(guān)晶體管之間進(jìn)行電連接的結(jié)構(gòu)的例子h.IEDM′90，第655-658頁；以及i.JP-A-5-259405(1993年10月8日公開)。
再者，在下列文獻(xiàn)中公開了存儲單元的信息儲存電容器的結(jié)構(gòu)的例子。
j.JP-A-5-226583(1993年9月3日公開)；k.JP-A-6-77428(1994年3月18日公開)；以及l(fā).JP-A-5-82750(1993年4月1日公開)。
然而，本發(fā)明者對常規(guī)工藝進(jìn)行了研究后發(fā)現(xiàn)常規(guī)存儲單元結(jié)構(gòu)存在下列問題首先，如圖74所示，由于常規(guī)存儲單元結(jié)構(gòu)在存儲單元55中的電容器56(特別是電容器的節(jié)點電極58)沿圖74中的垂直方向線性對準(zhǔn)，考慮到要使相鄰的電容器56彼此分開而必須確保它們的間距，分配給各電容器的面積不再能夠增加。這種線性對準(zhǔn)結(jié)構(gòu)引起結(jié)構(gòu)缺陷。這種結(jié)構(gòu)還使得難以在彼此相鄰的電容器56和電容器連接導(dǎo)體57(用來獲得與MOS的源或漏的電連接的部分)之間得到位置余量。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種可使組成存儲單元的電容器的面積增加而不招致存儲單元陣列總面積過量增加的技術(shù)。這就可改善存儲單元的抗α射線能車并增加存儲單元的輸出信號。
本發(fā)明提供了一種半導(dǎo)體存儲器件，具有存儲單元陣列部分和外圍電路部分，該存儲單元陣列部分包括多個存儲單元，各個存儲單元包括具有柵、源和漏的開關(guān)晶體管以及用于開關(guān)晶體管的信息存儲元，所述外圍電路部分包括具有柵、源和漏的MISFET，其特征在于所述半導(dǎo)體存儲器件包括形成在所述存儲單元陣列部分中的半導(dǎo)體襯底主表面之上的字線導(dǎo)體，所述字線導(dǎo)體起到所述開關(guān)晶體管的柵電極的作用；形成在所述外圍電路部分中的半導(dǎo)體襯底主表面之上的柵導(dǎo)體，所述柵導(dǎo)體起到所述MISFET的柵電極的作用；形成在各所述字線導(dǎo)體兩側(cè)的所述半導(dǎo)體襯底上的第一半導(dǎo)體區(qū)，所述第一半導(dǎo)體區(qū)起到所述開關(guān)晶體管的源和漏的作用；形成在所述外圍電路部分中的第二半導(dǎo)體區(qū)，所述第二半導(dǎo)體區(qū)起到所述MISFET的源和漏的作用；形成在所述字線導(dǎo)體和所述柵導(dǎo)體之上、在所述字線導(dǎo)體之間具有通孔的隔離膜，所述通孔用于露出各開關(guān)晶體管的一個所述第一半導(dǎo)體區(qū)；由多晶硅膜構(gòu)成、形成在各個所述通孔中且不延伸到所述隔離膜之上的位線連接元件；形成在所述隔離膜之上、由鎢膜構(gòu)成的位線導(dǎo)體，以及形成在所述外圍電路部分中的所述隔離膜之上、與所述MISFET的源和漏之一電連接的布線，所述布線由所述鎢膜構(gòu)成。


參照附圖描述最佳實施例將使本發(fā)明的新穎特征更為明顯。
圖1是根據(jù)本發(fā)明一個實施例的半導(dǎo)體集成電路器件主要部分的平面圖；圖2A和圖2B分別是圖1沿IIA-IIA和IIB-IIB線的剖面圖；圖3是一個部分剖面圖，示出了圖1所示半導(dǎo)體集成電路器件的外圍電路區(qū)；圖4是一個平面圖，示出了圖1所示半導(dǎo)體集成電路器件的另一主要部分；圖5-46是剖面圖，各自示出了包括一個存儲單元陣列的半導(dǎo)體襯底的主要部分，而且每一圖示出了圖1所示半導(dǎo)體集成電路器件各制造階段中包括有一個外圍電路的半導(dǎo)體襯底的主要部分；圖47-56是剖面圖，各自示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件各制造階段中包括有一個存儲單元陣列的半導(dǎo)體襯底的主要部分；圖57-65是剖面圖，各自示出了根據(jù)本發(fā)明又一實施例的半導(dǎo)體集成電路器件各制造階段中包括有一個存儲單元陣列的半導(dǎo)體襯底的主要部分；圖66-71是剖面圖，各自示出了包括有一個存儲單元陣列的半導(dǎo)體襯底的主要部分，而且各剖面圖示出了根據(jù)本發(fā)明的又一實施例的半導(dǎo)體集成電路器件各制造階段中包括有一個外圍電路的半導(dǎo)體襯底的主要部分；圖72是一個剖面圖，示出了根據(jù)本發(fā)明的又一實施例的包括有一個存儲單元陣列的半導(dǎo)體集成電路器件的主要部分；圖73是一個剖面圖，示出了根據(jù)本發(fā)明的又一實施例的包括有一個存儲單元陣列的半導(dǎo)體集成電路器件的主要部分；圖74是一個平面圖，示出了常規(guī)DRAM的存儲單元陣列的一部分；以及圖75示出了圖1和74所示半導(dǎo)體集成電路器件中存儲單元陣列部分的連接電路圖。
具體實施例方式
(實施例1)圖1是一個平面圖，示出了根據(jù)本發(fā)明一個實施例的半導(dǎo)體集成電路器件的主要部分；圖2A是圖1沿IIA-IIA線的剖面圖；圖3是一個部分剖面圖，示出了半導(dǎo)體集成電路器件的外圍電路區(qū)；圖5-46是剖面圖，分別示出了圖1所示半導(dǎo)體集成電路器件各制造階段中半導(dǎo)體襯底的主要部分和相關(guān)的層。
實施例1的半導(dǎo)體集成電路器件可以是，例如，一個64兆位的DRAM器件。圖1示出了其存儲單元陣列的主要部分。
在存儲單元陣列M中，許多沿圖1垂直方向延伸并由例如n型低阻多晶硅構(gòu)成的字線導(dǎo)體WL在半導(dǎo)體襯底1上按預(yù)定的間距沿圖1水平方向重復(fù)地排列。為易于辨認(rèn)，圖1中的字線導(dǎo)體WL涂上了陰影。
許多沿著垂直于字線導(dǎo)體WL延伸方向而延伸的位線導(dǎo)體BL是由諸如鎢之類的金屬制咸的，并在半導(dǎo)體襯底1上沿圖直垂直方向以預(yù)定間距重復(fù)地排列。
從垂直于半導(dǎo)體襯底1的方向看時，相對于每一位線導(dǎo)體BL，存儲單元MC排列在用來對半導(dǎo)體襯底1上的各nMOS區(qū)進(jìn)行電連接的位線連接元件BC的兩邊。每一存儲單元MC由，例如，一個開關(guān)晶體管(此例中為nMOS2)和一個電容器3組成。參考號CC代表一個電容器連接部分，它具體包括一個用來電連接nMOS2的源、漏兩個半導(dǎo)體區(qū)中的一個和電容器3的接觸孔(圖2A)以及一個位于電容器3中第一鰭片3a1和第二鰭片3a2之間的接觸孔12f(圖27)。
各nMOS2排列在位線連接元件BC和電容器連接部分CC之間，位于其間的字線導(dǎo)體WL的一部分還用作nMOS2的柵電極2g。于是，相鄰的二個存儲單元構(gòu)成一個存儲單元對單位結(jié)構(gòu)。稍后將描述nMOS2和電容器3。
在實施例1中應(yīng)指出的是，當(dāng)位線連接元件BC沿圖1向下的方向亦即字線導(dǎo)體WL延伸的方向布置時，一個位線導(dǎo)體的該位線連接元件和一個最鄰近于上面提到的位線連接元件的相鄰位線導(dǎo)體的位線連接元件位于一個字線導(dǎo)體的相對兩側(cè)，亦即后一個位線連接元件相對于前一個位線連接元件在沿位線導(dǎo)體BL延伸的方向發(fā)生了位移。換言之，當(dāng)位線導(dǎo)體BL沿圖1向下的方向重復(fù)排列時，存儲單元MC沿圖1的豎直方向位移了一個大體相當(dāng)于字線導(dǎo)體WL的排列間距的距離。
可以認(rèn)為存儲單元對單位結(jié)構(gòu)在幾何學(xué)上是由一個位線連線元件BC、兩個在其兩邊的存儲單元，和一個位于這兩個存儲單元的電容器與這二個存儲單元相鄰的存儲單元的電容器3之間的分隔空間所構(gòu)成。于是，位線導(dǎo)體BL每沿圖1的向下方向重復(fù)排列一次，一串單位結(jié)構(gòu)就沿圖1的豎直方向位移周期圖形長度的四分之一。因此，上述存儲單元MC對每四個位線導(dǎo)體BL就重復(fù)排列一次。
同時，在實施例1中，如圖1所示，電容器3排列在靠近各位線連接元件BC的四邊。換言之，形成在一個位線導(dǎo)體之下的一個單位結(jié)構(gòu)中的位線連接元件BC也鄰近于一個和另一個單位結(jié)構(gòu)的電容器3，這些單位結(jié)構(gòu)形成在相鄰于此位線導(dǎo)體的兩個位線導(dǎo)體之下，因而，該位線連接元件BC必然被這樣的四個電容器3所圍繞。于是，從位線連接元件BC到靠近其四邊的四個電容器3的距離就大致相等。換言之，確保了重復(fù)的規(guī)律性。
在實施例1中，由于存儲單元MC的上述排列，就可產(chǎn)生下列效果首先，由于電容器3不是沿圖1豎直方向相繼地位于相鄰位線導(dǎo)體之下，故沿圖1豎直方向的間距就可拉長。拉長的部分就可用作各電容器3的延伸區(qū)域。
其次，由于電容器3不沿圖1豎直方向相繼地布置，就能把更大的面積分配給各電容器3，帶有電容器連接元件CC的電容器3的定位就有更寬的余量，結(jié)果就可抑制這些部分中可能發(fā)生的缺陷。
第三，借助于將位線連接元件BC放置在電容器3的角部(電容器3與位線連接元件BC一邊相對的那部分)，存儲單元陣列M的面積可得到有效的利用(否則在圖形化工藝中這一角部也要被清除)。
將這些效果組合起來，各電容器3的面積就可擴(kuò)展而不招致存儲單元陣列M總面積的明顯增加。
以下在圖2A和3中分別示出了沿圖1IIA-IIA線的存儲單元陣列M的剖面圖和外圍電路區(qū)的部分剖面圖。再參考圖75，它示出了存儲單元陣列M的電路連接圖。
半導(dǎo)體襯底1由例如p型硅單晶制成。在半導(dǎo)體襯底1中，在存儲單元陣列M和外圍電路區(qū)A中形成一個p阱4p。p阱4p用p型雜質(zhì)，如硼，進(jìn)行摻雜。在半導(dǎo)體襯底1中，還在外圍電路區(qū)A形成一個n阱4n。n阱4n用n型雜質(zhì)如磷進(jìn)行摻雜。
p阱4p是用例如p型的溝道阻止層5p來形成的。此溝道阻止層5p用p型雜質(zhì)，如硼，來摻雜。另一方面，n阱用例如n型的溝道阻止層形成。此溝道阻止層5n用n型雜質(zhì)，如磷，來摻雜。
在場隔離膜6a圍繞的元件形成區(qū)6b中，于p阱4p中的溝道阻止層5p上形成一個p型半導(dǎo)體區(qū)7p。此半導(dǎo)體區(qū)7p用p型雜質(zhì)，如硼，來摻雜。
同時，在場隔離膜6a圍繞的元件形成區(qū)6b中，在n阱4n中的溝道阻止層5n上形成一個n型半導(dǎo)體區(qū)7n。此半導(dǎo)體區(qū)7n用n型雜質(zhì)，如磷，摻雜。順便提一下，場隔離膜6a由例如氧化硅(SiO2)制成。
nMOS2和電容器3形成在存儲單元陣列M中的p型半導(dǎo)體區(qū)7p處，各自構(gòu)成存儲單元MC。
nMOS2具有LDD(輕摻雜漏)結(jié)構(gòu)，具體由一對形成在半導(dǎo)體區(qū)7p的半導(dǎo)體區(qū)2a、一個形成在半導(dǎo)體襯底1上的柵隔離膜2b和形成在柵隔離膜2b上的柵電極2g所構(gòu)成。
該對半導(dǎo)體區(qū)2a用來構(gòu)成nMOS2的源和漏。每一個半導(dǎo)體區(qū)域2a都包含一個形成在柵電極2g附近的n-型半導(dǎo)體區(qū)2a1和一個形成在其外邊的n+型半導(dǎo)體區(qū)2a2，二者都通過在其內(nèi)摻雜n型雜質(zhì)，如磷，來形成。
構(gòu)成存儲單元MC的nMOS2的半導(dǎo)體區(qū)2a之一(圖2A中央部分內(nèi)的半導(dǎo)體區(qū)2a)還用作相鄰存儲單元MC的nMOS2的半導(dǎo)體區(qū)2a之一。換言之，圖2中的中央半導(dǎo)體區(qū)2。是相鄰兩個存儲單元MC的公共區(qū)。
柵隔離膜2b用例如SiO2制成。如上所述的作為字線導(dǎo)體WL一部分的柵電極2g用例如n型低阻多晶硅制成。順便提一下，形成在柵電極2g上的隔離膜8的側(cè)面上、以及形成在柵電極2g側(cè)表面上的隔離膜9，用例如SiO2制成。同樣，形成在柵電極2g和隔離膜8的側(cè)面上的側(cè)壁是一個用于形成LDD結(jié)構(gòu)的隔離膜，并用例如SiO2來制成。
疊式鰭狀結(jié)構(gòu)被用作例如電容器3。電容器3由一個電容器電極3a、另一個圍繞電容器電極3a的電容器電極3b、和一個形成在電容器電極3a和3b之間的電容器隔離膜3c所構(gòu)成。
電容器電極3a中的一個由例如低阻多晶硅制成，它具有例如三個鰭片3a1-3a3。此電容器電極3a經(jīng)由穿過半導(dǎo)體襯底1上隔離膜11a(第一隔離膜)形成的接觸孔12a，電連接于nMOS2的半導(dǎo)體區(qū)2a。
另一個電容器電極3b由例如n型低阻多晶硅制成，如稍后將描述的那樣，電連接到電源線并建立一個預(yù)定電位。電容器隔離膜3c本身用例如氮化硅(Si3N4)制成，或由包括一個Si3N4層和一個SiOz層的疊層構(gòu)成。隔離膜11a用例如SiO2制成。
現(xiàn)參照圖75。在圖75中，各單元對單位結(jié)構(gòu)用點劃線繪出并用虛線圍繞，或用實線繪出并用虛線圍繞。前者表示根據(jù)本發(fā)明實施例連接和排列的單位結(jié)構(gòu)，而后者表示根據(jù)現(xiàn)有技術(shù)連接和排列的單位結(jié)構(gòu)(見圖74)。
每個單位結(jié)構(gòu)在相鄰的二個字線導(dǎo)體上延伸?？紤]排列在一個位線導(dǎo)體BLi之下的一個單元對單位結(jié)構(gòu)，連接于包括在此單位結(jié)構(gòu)中的晶體管T2A的控制柵電極2g的位線導(dǎo)體WLj，也連接在排列于此位線導(dǎo)體BLi相鄰的位線導(dǎo)體BLi-1之下的單元對單位結(jié)構(gòu)中的第二晶體管T2B的柵電極2g上。連接于排列在此位線導(dǎo)體BLi之下的單位結(jié)構(gòu)中的晶體管T2B的柵電極2g上的另一個字線導(dǎo)體WLj+1，也連接在排列于鄰近此位線導(dǎo)體BLi的位線導(dǎo)體BLi+1的單元對單位結(jié)構(gòu)中的第一晶體管T2A的控制電極2g上。
現(xiàn)參照圖3，例如，具有LDD結(jié)構(gòu)的nMOS13也形成在半導(dǎo)體襯底1上的外圍電路區(qū)A中。nMOS13由一對形成在半導(dǎo)體區(qū)7p中的半導(dǎo)體區(qū)13a、一個形成在半導(dǎo)體襯底上的柵隔離膜13b和一個形成在柵隔離膜13b上的柵電極13g所組成。
這對半導(dǎo)體區(qū)13用來構(gòu)成nMOS13的源和漏區(qū)，其中每一半導(dǎo)體區(qū)13a包含一個形成在柵電極13g附近的n-型半導(dǎo)體區(qū)13a1和一個形成在其外的n+型半導(dǎo)體區(qū)13a2。n-型半導(dǎo)體區(qū)13a1用n型雜質(zhì)，如磷，來摻雜，而n+型半導(dǎo)體區(qū)13a2用n型雜質(zhì)，如砷(As)，來摻雜。
例如，帶有LDD結(jié)構(gòu)的pMOS14也形成在半導(dǎo)體襯底1上的外圍電路區(qū)A中。pMOS14由一對形成在半導(dǎo)體區(qū)7n中的半導(dǎo)體區(qū)14a、一個形成在半導(dǎo)體襯底1上的柵隔離膜14b和一個形成在柵隔離膜14b上的柵電極14g所組成。
該對半導(dǎo)體區(qū)14a用來構(gòu)成pMOS14的源和漏區(qū)。每一個半導(dǎo)體區(qū)14a包含一個排列在柵電極14g附近的p-型半導(dǎo)體區(qū)14a1和一個排列在其外的P+型半導(dǎo)體區(qū)14a2，二者都通過向其中摻雜例如p型雜質(zhì)(如硼)的方法來形成。
順便提一下，nMOS13和pMOS14的柵隔離膜13b和14b由例如SiO2構(gòu)成，而柵極電極13g和14g由例如n型低阻多晶硅構(gòu)成。
同圖3一起再參照圖2A，在隔離膜11a上沉積一層由例如SiO2組成的隔離膜11b(第一隔離膜)，以便覆蓋電容器3、nMOS13和pMOS14。在隔離膜11b上也沉積一層由例如SiO2構(gòu)成的隔離膜11c(第一隔離膜)。而且在隔離膜11c上沉積一層由例如SiO2組成的隔離膜11d(第一隔離膜)。
位線導(dǎo)體BL形成在隔離膜11d上。各位線導(dǎo)體BL經(jīng)由穿過隔離膜11a-11d所形成的接觸孔12b(第一接觸孔)中的位線連接元件BC而電連接到nMOS2的半導(dǎo)體區(qū)2a上。在實施例1中，接觸孔12b用例如n型低阻多晶硅來填充。
現(xiàn)有技術(shù)只用金屬來填充接觸孔12b，若接觸孔12b移位，則在接觸孔12b的底端處，填入的金屬會擴(kuò)展到半導(dǎo)體區(qū)2a和半導(dǎo)體襯底1上，引起半導(dǎo)體區(qū)2a與半導(dǎo)體襯底1的偶然短路。同時，若用金屬作為填充材料，雜質(zhì)也不能擴(kuò)散進(jìn)入輕摻雜的半導(dǎo)體區(qū)，以致無法降低半導(dǎo)體區(qū)的接觸電阻。
作為避免這些問題的現(xiàn)有技術(shù)方法，提出了一種技術(shù)，即形成聚合體(polycide)的位線導(dǎo)體。但此時，由于在外圍電路區(qū)存在用來連接nMOS和pMOS的布線導(dǎo)體，位線導(dǎo)體BL無法用作外圍電路區(qū)的布線導(dǎo)體。
在實施例1中，由于接觸孔12b充以低阻多晶硅，此結(jié)構(gòu)就沒有上述移位的位線導(dǎo)體BL引起的短路問題、位線導(dǎo)體BL和半導(dǎo)體區(qū)2a之間的接觸電阻問題等等。此外，此結(jié)構(gòu)使得有可能用與位線導(dǎo)體BL所用相同的金屬膜來在與位線導(dǎo)體BL相同的層上形成外圍電路區(qū)的第一層布線導(dǎo)體15a。
實施例1的上述特點導(dǎo)致制作外圍電路元件讀出放大器電路的面積減小。這一面積的減小主要由下列原因來實現(xiàn)(1)首先，讀出放大器電路可由具有與存儲單元陣列M中布線導(dǎo)體類似的最小機(jī)械尺寸規(guī)則的第一布線導(dǎo)體15a來構(gòu)成；(2)其次，通常在高于位線導(dǎo)體BL一個層的層面上排列在一起的讀出放大器電路的布線導(dǎo)體和行選擇布線導(dǎo)體，可以安排在分開的層面內(nèi)。具體地說，現(xiàn)有技術(shù)中，讀出放大器電路布線導(dǎo)體和行選擇布線導(dǎo)體必須安置在同一布線層內(nèi)，以致必須占用相當(dāng)大的面積來制作讀出放大器電路，實施例1與之相反，它不存在這類面積限制。
構(gòu)成外圍電路區(qū)的第一布線導(dǎo)體15a都經(jīng)由穿過隔離膜11b-11d形成的接觸孔12c(第二接觸孔)而電連接到nMOS13的半導(dǎo)體區(qū)13a和pMOS14的半導(dǎo)體區(qū)14a。
在隔離膜11d上也形成一個由例如SiO2構(gòu)成的隔離膜11e以覆蓋位線導(dǎo)體BL。然后在隔離膜11e的上表面上，形成第二布線導(dǎo)體15b，并形成一個隔離膜11f用來覆蓋第二布線導(dǎo)體15b。
第二層布線導(dǎo)體15b由例如鎢制成，且經(jīng)由穿過隔離膜11e而形成的接觸孔12b與第一布線導(dǎo)體15a電連接。隔離膜11f本身也由例如SiO2制成，而第三布線導(dǎo)體15c形成在隔離膜11f的上表面上。
第三布線導(dǎo)體15c包含一層由例如鎢制成的金屬膜15c1、一層由例如鋁硅銅合金(Al-Si-Cu)制成的金屬膜15c2和一個由例如鎢制成的金屬膜15c3，它們從下層以這種順序堆疊而成。第三布線導(dǎo)體15c經(jīng)由穿過隔離膜11f而形成的接觸孔12e電連接到第二布線導(dǎo)體15b。
應(yīng)該指出的是，若希望第二布線導(dǎo)體15b具有低電阻，第二布線導(dǎo)體15b可以由與第三布線導(dǎo)體15c類似的金屬膜來形成，此金屬膜有鎢膜、Al-Si-Cu合金膜和另一層鎢膜按此順序堆疊而成。
在第三布線導(dǎo)體15c上形成一層由例如Si2N4制成的表面保護(hù)膜16a。再在隔離膜11f上沉積一層表面保護(hù)膜16b，用來覆蓋第三布線導(dǎo)體15c和表面保護(hù)膜16a。此表面保護(hù)膜16b由例如SiO2組成。
以下，圖4示出了用來連接位線導(dǎo)體WL和第三布線導(dǎo)體15c的連接區(qū)主要部分的平面圖。
此連接區(qū)C安置成夾在相鄰存儲單元陣列M之間。每一第三布線導(dǎo)體15c(見圖2和3)經(jīng)由接觸孔12f而電連接到形成在第一層布線導(dǎo)體15a(見圖3)上的矩形連接導(dǎo)線17上，再進(jìn)一步經(jīng)由與連接導(dǎo)體17和字線導(dǎo)體WL連接的接觸孔12g而電連接到字線導(dǎo)體WL。順便提一下，連接導(dǎo)體17由例如鎢制成。
應(yīng)該指出的是，在實施例1中，相互鄰近的連接導(dǎo)體17的間距要使字線導(dǎo)體WL能夠插入其間。由于這種安排可減小相鄰連接導(dǎo)體17之間所要求的距離，故可為其獲得更大的定位余量。
在實施例1中，在各存儲單元陣列M的最外邊還安置了電源導(dǎo)體18。在圖4中，電源導(dǎo)體18用陰影示出以便于將與其它區(qū)域區(qū)分開來。
電源導(dǎo)體18用來向前述的電容器電極3b(見圖2)饋送預(yù)定的電位，它們被安置在各存儲單元陣列M的最外邊與位線導(dǎo)體BL平行，以使其遵守位線導(dǎo)體BL重復(fù)排列的規(guī)則。
這就使各存儲單元陣列M中最外邊的位線導(dǎo)體BL具有改善了的可靠性。這是因為如此排列的電源線18能夠防止各存儲單元陣列中最外邊的位線導(dǎo)體BL發(fā)生變形等，在位線導(dǎo)體BL的圖形轉(zhuǎn)移時，除非提供了布線導(dǎo)體18，否則就會出現(xiàn)變形。
各電源導(dǎo)體18由以預(yù)定間隔伸向接觸區(qū)C的電源焊點18a來形成。各電源焊點18a有一個形成在18a中的接觸孔18b，用于和電容器3的公共電極3b電連接。兩個彼此平行延伸的電源導(dǎo)體18的電源焊點18a成叉指狀排列，接觸區(qū)C插入其間。換言之，在一個電源導(dǎo)體18的相鄰電源焊點18a之間放置了與之相鄰的一個電源導(dǎo)體18的電源焊點18a。這樣，兩個相鄰電源導(dǎo)體18之間的距離就可以減小而同時保持電源焊點18a所要求的面積。
以下參照圖5-46來描述根據(jù)實施例1的半導(dǎo)體集成電路器件的制造方法。注意這些圖中的奇數(shù)號圖表示存儲單元陣列M，而偶數(shù)號圖表示外圍電路區(qū)A。
圖5和6分別示出了根據(jù)實施例1的半導(dǎo)體集成電路器件制造上藝中半導(dǎo)體襯底1的主要部分。
半導(dǎo)體襯底1由例如p型硅單晶制成，其上形成了一個p阱4p和一個n阱4n。
n阱4n的制作方法是在半導(dǎo)體襯底1上形成一個只暴露出n阱4n區(qū)的離子注入掩模，然后用離子注入法將例如磷之類的n型雜質(zhì)注入到半導(dǎo)體襯底1中，然后對半導(dǎo)體襯底1進(jìn)行退火。
p阱4p本身也采用在半導(dǎo)體襯底1上形成一個只暴露出p阱區(qū)4p的離子注入掩模的方法，然后用離子注入法將例如氟化硼(BF2)注入到半導(dǎo)體襯底1中，再對半導(dǎo)體襯底進(jìn)行退火。
在半導(dǎo)體襯底1的上表面上已經(jīng)用例如LOCOS(硅的局部氧化)法形成了一個用來分隔元件的場隔離膜6a。在半導(dǎo)體襯底1上場隔離膜6a所圍繞的元件形成區(qū)6b上還已經(jīng)形成了一個由例如SiO2組成的隔離膜19a。
對于這樣加工過的半導(dǎo)體襯底1，用下述方法制作用于分隔元件的溝道阻止層。
首先，用光刻技術(shù)在斗導(dǎo)體襯底1上形成只暴露出p阱4p區(qū)域的光致抗蝕劑圖形20a(以下簡稱抗蝕劑圖形)之后，用抗蝕劑圖形20a作為離子注入掩模(圖5和6)，采用離子注入之類的方法，將例如硼之類的p型雜質(zhì)注入到半導(dǎo)體襯底1中。
接著，在清除抗蝕劑圖形20a之后，用圖7和8所示的光刻技術(shù)，在半導(dǎo)體襯底1上形成只暴露出n阱4n區(qū)域的抗蝕劑圖形20b。
然后，用刻蝕劑圖形20b作為離子注入掩模(圖7、和8)，采用離子注入之類的方法，將例如磷之類的n型雜質(zhì)注入到半導(dǎo)體襯底1中，然后清除抗蝕劑圖形20b。
在清除抗蝕劑圖形20b之后，在由主要成分氮(N2)和氧組成的混合氣氛中對半導(dǎo)體襯底1進(jìn)行退火，以在半導(dǎo)體襯底1上形成溝道阻止層5p和5n，如圖9和10所示。
應(yīng)該指出的是，在實施例1中，溝道阻止層5p和5n是在形成場隔離膜6a之后，用離子注入之類的方法來制作的。這樣制作溝道阻止層5p和5n可產(chǎn)生下列效果。
首先，由于溝道阻止層5p和5n是用具有高制作可控性的離子注入方法來制作的，其形成位置、雜質(zhì)濃度等就可被有利地控制。
其次，根據(jù)本實施例形成溝道阻止層的方法可防止窄溝道效應(yīng)，如果采用現(xiàn)有技術(shù)在場隔離膜6a形成之前來制作溝道阻止層，這種窄溝道效應(yīng)就會發(fā)生。因此，構(gòu)成存儲單元的MOS可制作得更精細(xì)。此種情況下的窄溝道效應(yīng)是溝道阻止層雜質(zhì)向溝道擴(kuò)散所引起的一種現(xiàn)象。
除了由于采用離子注入法形成溝道阻止層5p和5n而得到良好的制作可控性以外，由于下述理由，實施例1還可防止窄溝道效應(yīng)。亦即，在實施例1中，由于雜質(zhì)離子是在場隔離膜6a形成之后被注入溝道阻止層的，雜質(zhì)離子被注入到深于場隔離膜6a位置的區(qū)域，因而雜質(zhì)離子難以向溝道擴(kuò)散。
另外，在實施例1中，由于用上述的方法對外圍電路區(qū)A也制作了溝道阻止層5p和5n層故可產(chǎn)生下列效果首先，由于在外圍電路區(qū)A的MOS中也可防止窄溝道效應(yīng)，外圍電路區(qū)A中的MOS就可制作得更精細(xì)。亦即，實施例1可適應(yīng)對更精細(xì)的外圍電路A的要求。
其次，由于溝道阻止層5p和5n同存儲單元陣列M中的溝道阻止層5p和5n同時制作，故可減少曝光掩模和制造工序的數(shù)目。
以下，在半導(dǎo)體集成電路1上，用例如下述方法來形成MOSFET的基本結(jié)構(gòu)。
首先，如圖11和12所示，用離子注入之類的方法將預(yù)定雜質(zhì)注入到半導(dǎo)體襯底1上由場隔離膜6a所圍繞的各元件形成區(qū)6b中，以形成p型和n型半導(dǎo)體區(qū)7p和7n，從而提供要形成在相關(guān)的元件形成區(qū)中的各元件所要求的電學(xué)特性。
接著，在形成在元件形成區(qū)6b的隔離膜(未示出)被清除以暴露出半導(dǎo)體襯底1的表面之后，對半導(dǎo)體襯底1進(jìn)行熱氧化之類的工序，以便在半導(dǎo)體襯底1暴露出的表面上形成一個柵隔離膜21。
在形成柵隔離膜21之后，用CVD之類的方法在半導(dǎo)體襯底1上沉積一層例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22a。其中采用的反應(yīng)氣體可以是例如由硅烷(SiH4)和磷烷(PH3)組成的混合氣體。
然后，用CVD之類的方法，在導(dǎo)電膜22a上沉積一個例如由SiO2構(gòu)成的隔離膜8′。此工序中采用的反應(yīng)氣體可以是例如由氧化氮(N2O)和SiH4組成的混合氣體。
接著，在用光刻技術(shù)在隔離膜8′上形成一個用來制作柵電極的抗蝕劑圖形(未示出)之后，用抗蝕劑圖形作為腐蝕掩模，采用干法腐蝕之類的方法對隔離膜8′進(jìn)行圖形化。
然后，在清除抗蝕劑圖形之后，用圖形化了的隔離膜8′作為腐蝕掩模，采用干法腐蝕之類的方法，對導(dǎo)電膜22a進(jìn)行圖形化，以便在半導(dǎo)體襯底1上形成柵電極2g、13g、14g、字線導(dǎo)體WL，以及隔離膜8，如圖13和14所示。
此后，對半導(dǎo)體襯底1進(jìn)行輕度熱氧化工序以便在各個柵電極2g、13g、14g的側(cè)表面上形成隔離膜9。
接著，用光刻技術(shù)在半導(dǎo)體襯底1上形成一個覆蓋除p阱4p上部以外的整個表面的抗蝕劑圖形(未示出)，之后，用抗蝕劑圖形和柵電極2g、13g作為離子注入掩模，采用離子注入之類的方法將例如磷的n型雜質(zhì)注入到半導(dǎo)體襯底1中。
然后，在清除了離子注入工序中所用的抗蝕劑圖形之后，對半導(dǎo)體襯底1進(jìn)行熱處理，以便在半導(dǎo)體區(qū)7p中形成n-型半導(dǎo)體區(qū)2a1和13a1。
之后，在用光刻技術(shù)于半導(dǎo)體襯底1上形成一個覆蓋除n阱4n上部以外的整個表面的抗蝕圖形(未示出)之后，用形成的抗蝕劑圖形和柵電極14g作為離子注入掩模，采用離子注入之類的方法，將例如硼的p型雜質(zhì)注入到半導(dǎo)體襯底1中。
接著，在清除了用在離子注入工序中的抗蝕劑圖形之后，對半導(dǎo)體襯底1進(jìn)行熱處理，以便在半導(dǎo)體區(qū)7n中形成一個p型半導(dǎo)體區(qū)14a1用這種方法，在半導(dǎo)體襯底1上就形成了nMOS2、13和pMOS14的基本結(jié)構(gòu)。
然后，在用CVD之類的方法子半導(dǎo)體襯底1上沉積一個例如由SiO2組成的隔離膜之后，對隔離膜進(jìn)行回腐蝕以便在柵電極2g、13g、14g和隔離膜8的側(cè)面上形成側(cè)壁，如圖15和16所示。
在形成了側(cè)壁10之后，用CVD之類的方法在半導(dǎo)體襯底1上沉積一個例如由SiO2組成的隔離膜11a。此工序中所用的反應(yīng)氣體可以是例如由N2O和SiH4組成的混合氣體。
下面用例如下述的方法在半導(dǎo)體襯底1上形成組成存儲單元的電容器。
首先，如圖17和18所示，用光刻技術(shù)在隔離膜11a上形成一個只暴露出nMOS2外側(cè)上n-型半導(dǎo)體區(qū)2a1上部的抗蝕劑圖形20c。然后，用抗蝕劑圖形20c作為腐蝕掩模，將未被抗蝕劑圖形20c覆蓋的那部分隔離膜11a腐蝕掉，以形成穿過隔離膜11a的接觸孔12a，從而將n-型半導(dǎo)體區(qū)2a1的一部分暴露出來。形成接觸孔12a之后，清除掉抗蝕劑圖形20c。
接著，如圖19和20所示，用CVD之類的方法，在半導(dǎo)體襯底1上沉積一層例如由n型低阻多晶硅組成的導(dǎo)電膜(第一導(dǎo)電膜)22b。此工序中所用的反應(yīng)氣體可以是例如由硅烷(SiH4)和PH3組成的混合氣體。
將半導(dǎo)體襯底1在例如N2氣氛中退火，以使導(dǎo)電膜22b中的n型雜質(zhì)擴(kuò)散入襯底1以形成n+型半導(dǎo)體區(qū)2a2。
在沉積導(dǎo)電膜22b之后，用光刻技術(shù)在導(dǎo)電膜22b上形成一個只覆蓋電容形成區(qū)的抗蝕劑圖形20d。然后，用抗蝕劑圖形20d作為腐蝕掩模，采用千法腐蝕之類的方法對導(dǎo)電膜22b進(jìn)行圖形化，以便形成各電容器電極3a的第一鰭片3a1，如圖21和22所示。
然后，用CVD之類的方法在半導(dǎo)體襯底1上沉積一層例如由Si3N4組成的隔離膜23a。此工序所用的反應(yīng)氣體可以是例如由二氯硅烷(SiH2Cl2)和氨氣(NH3)組成的混合氣體。
沉積隔離膜23a之后，用CVD之類的方法在這一隔離膜23a上沉積一層例如由SiO2組成的隔離膜24a。此工序所用的反應(yīng)氣體可以是例如由SiH4和N2O組成的混合氣體。
之后，用CVD之類的方法在隔離膜24a上沉積一層例如由BPSG(硼磷硅化物玻璃)組成的隔離膜24b。此工序所用的反應(yīng)氣體可以是例如由TEOS(四乙基硅烷)和O2并加入預(yù)定量的硼和磷所組成的混合氣體。
隔離膜23a、24a和24b用作形成第二和第三鰭片3a2和3a3時對導(dǎo)電膜的隔離基膜。
然后，帶有形成于其上的膜的半導(dǎo)體襯底1在例如由N2和O2組成的混合氣氛中退火，以整平隔離膜24b的上表面，如圖23和24所示。
接著，在回腐蝕隔離膜24b的上部之后，在例如由N2和O2組成的混合氣體中對帶有形成于其上的膜的半導(dǎo)體襯底1進(jìn)行退火，以進(jìn)一步整平隔離膜24的上表面，如圖25和26所示。
換言之，在實施例1中，在為電容器3(見圖2)形成第一鰭片3a1之后，隔離膜24b的上表面被整平，以用作電容器3的第二和第三鰭片3a2和3a3的良好基底。
用這種方法，用來制作第二和第三鰭片3a2和3a3的導(dǎo)電膜可以做得平整。結(jié)果出現(xiàn)例如下列效果。
首先，可抑制由不平坦的基底引起的第二和第三鰭片3a2和3a3的不良制作。
其次，在形成第二和第三鰭片3a2和3a3時導(dǎo)電膜將不會被過腐蝕。
第三，由于導(dǎo)電膜能夠以改善的圖形加工精度形成到第二和第三鰭片3a2和3a3中，鰭片3a2和3a3的圖形尺寸精度也可得到改善。
同時，由于用來形成第二和第三鰭片的導(dǎo)電膜做得平整，電容器隔離膜就能夠做得更薄。用這種較薄的隔離膜，就能增加電容器的儲存容量。
當(dāng)構(gòu)成電容器3的鰭片的數(shù)目增加時，為確保電容器3的可靠性，上述的整平技術(shù)變得越來越有效和重要。
然后，用CVD之類的方法，在整平過的隔離膜24b的上表面上沉積一層例如由SiO2構(gòu)成的隔離膜(第三隔離膜)24c。此工序所用的反應(yīng)氣體可以是例如TEOS氣體。
接著，用CVD之類的方法，在隔離膜24c上沉積一層例如由n型低阻多晶硅組成的導(dǎo)電膜(第二導(dǎo)電膜)22c。此工序所用的反應(yīng)氣體可以是例如由硅烷(SiH4)和PH3組成的混合氣體。值得指出的是，導(dǎo)電膜22c是為形成各個電容器3的第二鰭片3a2而提供的。
之后，用CVD之類的方法，在導(dǎo)電膜22c上沉積一個例如由SiO2構(gòu)成的隔離膜(第三隔離膜)24d。此工序所用的反應(yīng)氣體可以是例如由SiH4和N2O組成的混合氣體。
然后如圖27和28所示，用光刻技術(shù)在隔離膜24d上形成一個只暴露鰭片3a1上表面中央?yún)^(qū)上部的抗蝕劑圖形20e。
形成抗蝕劑圖形20e之后，用抗蝕劑圖形20e作為腐蝕掩模，采用干法腐蝕之類的方法，穿過導(dǎo)電膜22c和隔離膜23a、24a-24d形成一個接觸孔12f，以便將鰭片3a1上表面的中央部分暴露出來。然后清除抗蝕劑圖形20e。
之后，如圖29和30所示，用CVD之類的方法在半導(dǎo)體襯底1上沉積一層例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜(第二導(dǎo)電膜)22d。此工序所用的反應(yīng)氣體可以是例如由SiH4和PH3組成的混合氣體。應(yīng)該指出導(dǎo)電膜22d是用來形成電容器3的第三鰭片3a3的。
然后，在用光刻技術(shù)于導(dǎo)電膜22d上形成了用來制作電容器的抗蝕劑圖形20f之后，用抗蝕劑圖形20f作為腐蝕掩模，采用干法腐蝕之類的方法清除不被抗蝕劑圖形20f所覆蓋的那部分導(dǎo)電膜22c和隔離膜24d。
借助于用這種方式對導(dǎo)電膜22c、22d和隔離膜24d進(jìn)行圖形化來制作第二和第三鰭片3a2和3a3，以完成各電容器電極3a，如圖31和32所示。
接著，在清除掉抗蝕劑圖形20f之后，用濕法腐蝕之類的方法清除隔離膜24a-24c。然后，用例如熱磷酸之類溶劑清除掉隔離膜23a以暴露出電容器電極3a的表面。
在清除掉隔離膜23a之后，用CVD之類的方法在電容器電極3a的表面上沉積一層例如由Si3N4組成的隔離膜23b，如圖33和34所示。此工序所用的反應(yīng)氣體可以是例如由SiH2Cl2和NH3組成的混合氣體。
然后，在例如由O2和氫(H2)組成的混合氣氛中對隔離膜23b的表面進(jìn)行氧化，再用CVD之類的方法在隔離膜23b上形成一層例如由n型低阻多晶硅組成的導(dǎo)電膜22d。此工序所用的反應(yīng)氣體可以是例如由SiH4和pH3組成的混合氣體。
接著，用光刻技術(shù)對導(dǎo)電膜22d進(jìn)行圖形化以形成電容器電極3b，于是完成電容器4，如圖35所示。
在制成電容器3之后，用CVD之類的方法在半導(dǎo)體襯底1上形成一層隔離膜11b，如圖35和36所示。此工序所用的反應(yīng)氣體可以是例如TEOS氣體。
然后，在形成了用來覆蓋隔離膜116上除了外圍電路區(qū)中nMOS區(qū)上部以外的整個表面的抗蝕劑圖形(未示出)之后，用新形成的抗蝕劑圖形和nMOS13的柵電極13g作為離子注入掩模，將例如砷之類的n型雜質(zhì)摻入到半導(dǎo)體區(qū)7p中。
砷摻雜工序之后，清除掉抗蝕劑圖形。然后在隔離膜11b上形成用來覆蓋外圍電路區(qū)中除了pMOS區(qū)上部以外的整個表面的抗蝕劑圖形(未示出)。這一抗蝕劑圖形和pMOS14的柵電極14g用作離子注人掩模，以便將例如硼之類的p型雜質(zhì)摻入到半導(dǎo)體區(qū)7n中。
然后，在清除抗蝕劑圖形之后，在N2氣氛中對帶有迄今形成的多層膜的半導(dǎo)體襯底1進(jìn)行退火，以形成nMOS13的n+型半導(dǎo)體區(qū)13a2和pMOS14的P+型半導(dǎo)體區(qū)14a2，這樣就完成了外圍電路區(qū)域中nMOS13和pMOS14的LDD結(jié)構(gòu)。
然后，例如用下述方法，在半導(dǎo)體集成電路1上形成位線導(dǎo)體。
首先，用CVD之類的方法，在隔離膜11b上沉積一層例如由SiO2組成的隔離膜11c。此工序所用的反應(yīng)氣體可以是例如由SiH4和N2O組成的混合氣體。
接著，用CVD之類的方法在隔離膜11c上沉積一層例如由BPSG組成的隔離膜11d。此工序所用的反應(yīng)氣體可以是由TEOS氣體摻入磷和硼的混合氣體。
然后，在例如由N2和O2組成的混合氣氛中，對帶有迄今形成于其上的多層膜的半導(dǎo)體襯底1進(jìn)行退火，以整平隔離膜11d的上表面，對隔離膜11d的上部進(jìn)行回腐蝕，將帶有迄今形成于其上的多層膜的半導(dǎo)體襯底1再次退火以整平隔離膜11d的上表面，如圖37和38所示。
然后，在用光刻技術(shù)形成一個穿過隔離層11d的接觸孔12b，以便暴露nMOS2中一部分n型半導(dǎo)體區(qū)2a1的上表面之后，在隔離膜11d上沉積一層由例如摻有高濃度n型雜質(zhì)(例如磷)的n型低阻多晶硅構(gòu)成的導(dǎo)電膜22e。此工序所用的反應(yīng)氣體可以是例如由SiH4和pH3組成的混合氣體。
形成了接觸孔12b之后，對導(dǎo)電膜22e的上部進(jìn)行回腐蝕以便導(dǎo)電膜22e只填充在接觸孔12b中，如圖39所示。填充的導(dǎo)電膜22e構(gòu)成位線連接元件BC的一部分。
在例如N2氣氛中對半導(dǎo)體襯底1進(jìn)行退火，以使填充的導(dǎo)電膜22e中的n型雜質(zhì)擴(kuò)散進(jìn)入襯底1以形成另一個n+型半導(dǎo)體區(qū)2a2。
之后如圖39和40所示，用光刻技術(shù)在隔離膜11d上形成一層抗蝕劑圖形20g，用于只暴露出外圍電路區(qū)中nMOS13的一個n+型半導(dǎo)體區(qū)13a2和pMOS14的一個P+型半導(dǎo)體區(qū)14a2的上部。然后，用抗蝕劑圖形20g作為腐蝕掩模，穿過隔離膜11d形成接觸12c，用以暴露出半導(dǎo)體區(qū)13a2和14a2。
然后，在清除掉抗蝕劑圖形20g之后，在半導(dǎo)體襯底1上形成一層例如由鎢構(gòu)成的金屬膜25a，如圖41和42所示。
金屬膜25a的制作方法是，先用濺射、CVD之類的方法，在半導(dǎo)體襯底1上沉積一個由鎢之類構(gòu)成的金屬膜，然后用CVD之類的方法，在該金屬膜上形成一個由鎢之類構(gòu)成的金屬膜。CVD工序所用的氣體可以是例如由六氟化鎢(WF6)和H2組成的混合氣體。
金屬膜25a形成之后，用常規(guī)光刻技術(shù)對金屬膜25a進(jìn)行圖形化，以便在半導(dǎo)體襯底1上形成用來組成存儲器電路的位線導(dǎo)體BL，而與這一圖形化同時，對第一層布線導(dǎo)體15a也進(jìn)行圖形化以構(gòu)成外圍電路。
大體上在實施例1中，用來構(gòu)成位線導(dǎo)體BL的金屬膜25a也被用來形成第一層布線導(dǎo)體15a，以便在與位線導(dǎo)體BL同一層上構(gòu)成外圍電路。結(jié)果就有了下列效果。
首先，由于深度大體均勻的接觸孔12c可用來連接第一層布線導(dǎo)體15a和nMOS13及pMOS14，它們之間的接觸可靠性就可得到改善。
通常，由于下列原因，用來連接外圍電路第一層布線導(dǎo)體和外圍電路區(qū)內(nèi)各元件的接觸孔的深度制作得并不均勻。由于外圍電路的布線導(dǎo)體常形成在比位線導(dǎo)體所在層高一層的層內(nèi)，故將一由隔離膜形成的額外層插入在用于外圍電路和元件的兩層布線導(dǎo)體之間。于是，插入隔離膜的厚度的可能變化也引起從隔離膜上的布線層延伸到元件的各接觸孔12c深度的變化。
其次，由于位線導(dǎo)體BL的布線層可以用作第一布線導(dǎo)體15a的布線層，布線導(dǎo)體的排列自由度就可得到改善。
然后，例如用下述方法，在半導(dǎo)體襯底1上制作第二布線導(dǎo)體和第三布線導(dǎo)體。
首先，如圖43和44所示，在隔離膜11d上形成一個隔離層11e，以覆蓋位線導(dǎo)體BL和第一布線導(dǎo)體15a。隔離膜11e用例如下述方法制作。
用CVD之類的方法，使用例如由TEOS、氦(He)和O2組成的混合氣體，在隔離膜11d上先沉積一層例如由SiO2組成的隔離膜，然后在隔離膜上涂覆例如一層SOG旋涂玻璃(Spin On Glass)。
接著，對此兩層結(jié)構(gòu)的隔離層進(jìn)行回腐蝕以整平其上表面，其后用CVD之類的方法，使用例如由TEOS和O2組成的混合氣體在隔離膜上沉積一層例如由SiO2構(gòu)成的隔離膜，這就完成了隔離膜11e的制作。
然后，在隔離膜11e形成之后，在外圍電路區(qū)A中穿過隔離膜11e制作接觸孔12d，以便暴露出第一布線導(dǎo)體15a的一部分。然后，用與制作第一布線導(dǎo)體15a相似的方法，在隔離膜11e上形成第二布線導(dǎo)體15b。
第二布線導(dǎo)體15b形成之后，在隔離膜11e上形成一隔離膜11f。這個隔離膜11f也可用例如相似于隔離膜11e的方法來制作。
之后如圖45和46所示，穿過隔離膜11f在外圍電路區(qū)A中形成接觸孔12e以便暴露出部分第二布線導(dǎo)體15b。然后，在隔離膜11f上例如用下述方法形成一層金屬膜25b。
首先，例如用濺射、CVD之類的方法，在隔離膜11f上沉積一層例如由鎢構(gòu)成的金屬膜。然后，用表面層(blanket)CVD方法在金屬膜上沉積一層由鎢之類構(gòu)成的金屬膜以形成金屬膜25b1。此表面層CVD工序所用的反應(yīng)氣體可以是例如由WF6和H2組成的混合氣體。
接著，用濺射之類的方法在金屬膜25b1上沉積一層例如由Au-Cu-Si合金構(gòu)成的金屬膜25b2。再用濺射等方法在金屬膜25b2上沉積一層例如由鎢組成的金屬膜25b3，于是完成金屬膜25b。
在金屬膜25b形成之后，用CVD之類的方法在金屬膜25b3上沉積一層例如由Si3N4構(gòu)成的隔離膜23c。此工序所用的反應(yīng)氣體可以是例如由SiH4、NH3和N2組成的混合氣體。
之后，用常規(guī)光刻技術(shù)對金屬膜25b和隔離膜23c進(jìn)行圖形化，以形成第三布線導(dǎo)體15C和表面保護(hù)膜16a，如圖2和3所示。
在形成第三布線導(dǎo)體15c之后，用CVD之類的方法在隔離膜11f上形成一層例如由SiO2構(gòu)成的表面保護(hù)膜16b，以便覆蓋第三布線導(dǎo)體15c。此工序所用反應(yīng)氣體可以是例如由TEOS、He和O2組成的混合氣體。
根據(jù)上述實施例1，可獲得下列效果(1)具有一個位線連接元件BC和兩個排列在位線連接元件BC二端的存儲單元MC的單元對單位結(jié)構(gòu)，每當(dāng)位線導(dǎo)體BL沿圖1向下方向重復(fù)排列一次就沿圖1豎直方向被位移周期圖形的四分之一，以使電容器3沿圖1豎直方向不連續(xù)地排列。這樣，相鄰電容器3之間沿圖1豎直方向的距離就可做得更大，而且電容器和電容器連接元件CC之間的位置余量可做得更寬。
(2)借助于將位線連接元件BC安放在電容器3的角部(電容器3正對著位線連接元件BC的一個邊的那部分，否則這部分在圖形制作過程中也要被清除掉)，可以有效地利用存儲單元陣列的面積。
(3)由于效果(1)和(2)，各電容器3的面積就可擴(kuò)大而不招致存儲單元陣列M總面積的明顯增加。
(4)由于位線導(dǎo)體BL借以通過其中而連接到存儲單元MC中nMOS2的半導(dǎo)體區(qū)2a去的接觸孔12b被例如低阻多晶硅所填充，這種結(jié)構(gòu)就不存在位移了的位線導(dǎo)體BL引起的短路問題、位線導(dǎo)體BL和半導(dǎo)體區(qū)2a之間的接觸電阻等等問題。此外，采用一個用于位線導(dǎo)體BL的金屬膜，這種結(jié)構(gòu)使外圍電路的第一布線導(dǎo)體15a可以形成在與位線導(dǎo)體BL相同的層面上。
(5)上述效果(4)也有助于形成均勻深度的用來將第一布線導(dǎo)體15a連接到外圍電路區(qū)A中的nMOS13或pMOS14的接觸孔12c，從而改善穿過接觸孔的連接可靠性。
(6)由于效果(4)還允許把通常不能用于組成外圍電路的布線導(dǎo)體的位線導(dǎo)體BL布線層也用作組成外圍電路的第一布線導(dǎo)體15d布線層，安置布線導(dǎo)體的區(qū)域就可以擴(kuò)大。用這種方法，可減小外圍電路區(qū)A。在外圍電路區(qū)中安排布線導(dǎo)體的自由度也可得到改善。
(7)在用于將第三布線導(dǎo)體15c連接到字線導(dǎo)體WL的連接區(qū)C(圖4)中，相鄰的連接導(dǎo)體17的分隔距離要使一個字線導(dǎo)體WL能夠插于其間，以減輕對相鄰連接導(dǎo)體17之間布線間距的要求，這就可能提供更大的定位余量并減小連接區(qū)C。
(8)借助于將電源導(dǎo)體18安置在各存儲單元陣列M的最外邊并與位線導(dǎo)體BL平行使其遵守位線導(dǎo)體BL的重復(fù)排列規(guī)則，電源導(dǎo)體18就可以防止各存儲單元陣列M中最外側(cè)的位線導(dǎo)體BL變薄(若不提供這種布線導(dǎo)體18則會發(fā)生變薄)，這樣就改善了各存儲單元陣列M中最外側(cè)的位線導(dǎo)線BL的可靠性。這一效果還導(dǎo)致半導(dǎo)體集成電路器件成品率和可靠性的改善。
(9)由于溝道阻止層5p和5n是在形成了場隔離膜6之后采用離子注入之類的方法來制作的，故可以制作出良好的溝道阻止層5p和5n而不會在構(gòu)成存儲單元MC的nMOS2中引起窄溝道效應(yīng)。因此可能將組成存儲單元MC的nMOS2做成精細(xì)結(jié)構(gòu)。
(10)由于用上述的方法也為外圍電路區(qū)A制作了溝道阻止層5p和5n，故在外圍電路區(qū)A的nMOS13和pMOS14中也可以防止窄溝道效應(yīng)，從而使nMOS13和pMOS14也可做得精細(xì)。換言之，溝道阻止層的這種制作可適應(yīng)對外圍電路區(qū)A的精細(xì)結(jié)構(gòu)的要求。
(11)由于外圍電路區(qū)A的溝道阻止層5p和5n與存儲單元陣列M的溝道阻止層5p和5n同時制作，故可減小曝光掩模和制造工序的數(shù)目。
(12)由于效果(10)有助于防止存儲單元陣列M的MOS區(qū)或類似區(qū)域中和外圍電路區(qū)A中的窄溝道效應(yīng)，故半導(dǎo)體集成電路器件的成品率和可靠性可得到改善。
(13)在形成電容器3的第一鰭片3a3之后，對用作電容器3的第二和第三鰭片3a2和3a3的基底的隔離膜24b進(jìn)行了整平，可將用于制作第二和第三鰭片3a2和3a2的導(dǎo)電膜22c和22d做得平整，這就使得有可能改善電容器3的可靠性和圖形尺寸精度。
(14)借助于在形成電容器3第一鰭片3a1之后對用作電容器3的第二和第三鰭片3a2和3a3的基底的隔離膜24b進(jìn)行整平，用于制作第二和第三鰭片3a2和3a3的導(dǎo)電膜22c和22d就可做得平整，以致可減小電容器隔離膜3c的厚度。隔離膜3c厚度的減小使電容器3的儲存容量得以提高。
(15)借助于在制作鰭狀電容器3時先制作第一鰭片3a1而后制作第二和第三鰭片3a2和3a3，用作腐蝕掩模的抗蝕圖形就不必做厚。因此，即使曝光機(jī)分辨率低，也可以順利地制作例如帶3個鰭片3a1一3a3的電容器3。
再轉(zhuǎn)到圖1，設(shè)置單位結(jié)構(gòu)以形成彼此大體平行的斜序單位結(jié)構(gòu)LLk1、LLk2、...、LLk5。單位結(jié)構(gòu)SU的斜序沿左上到右下方向傾斜。如參照圖2A已描述的那樣，各單元結(jié)構(gòu)中的每個電容器3具有一個分別提供給每個存儲單元的節(jié)點電極3a和一個共接于多個存儲單元和夾在其間的介電膜3c的平板電極3b。任一斜序(如LLk3)中任一單位結(jié)構(gòu)SU的第一電容器3的節(jié)點電極3a和與上述斜序相鄰的斜序(如LLk2)中一個單位結(jié)構(gòu)SU的第二電容器3的節(jié)點電極3a之間的距離，取決于劃線極限或最小光刻尺寸。換言之，當(dāng)沿垂直于斜序的傾斜方向的方向看時，相鄰二個斜序中單位結(jié)構(gòu)的電容器3的節(jié)點電極3a之間的距離d1，由劃線極限或最小光刻尺寸決定。
在圖1中，相鄰二個存儲單元的開關(guān)晶體管形成在由場隔離膜6a(圖2A)所圍繞的一個細(xì)長的元件形成區(qū)6b之中。所有細(xì)長的元件形成區(qū)6b都相對于位線導(dǎo)體BL向同一方向傾斜，以致其縱向不平行于位線導(dǎo)體BL的延伸方向(長度方向)。元件形成區(qū)6b包括在上述的存儲單元對單位結(jié)構(gòu)中。元件形成區(qū)6b被做成傾斜狀，以便防止形成在位線導(dǎo)體BL所在層之下的存儲單元對單位結(jié)構(gòu)的位線連接元件BC由于未對準(zhǔn)而被制作得不必要地靠近形成于相鄰位線導(dǎo)體之下的存儲單元對單位結(jié)構(gòu)的開關(guān)晶體管。
以下參照示出了沿圖1IIB-IIB線的剖面2B(與圖2A相似)，但為簡單起見，省略了形成在隔離膜11e上的各種膜?？紤]掩模由于未對準(zhǔn)而偏離用來制作接觸孔的原定位置，這些接觸孔是用來將組成各存儲單元對單位結(jié)構(gòu)中兩個存儲單元的兩個開關(guān)晶體管連接到三個半導(dǎo)體區(qū)2a1，如從圖17可見，各用來向連接于電容器3的半導(dǎo)體區(qū)2a1提供一個接觸(電容連接元件CC)的接觸孔12a，只穿過一個隔離膜11a(例如厚約100nm的SiO2膜)而形成，以致場隔離膜6幾乎不可能被過多地清除到超過允許限度。
另一方面，為了與位線導(dǎo)體BL連接而提供的與連接到位線連接元件BC(實施例1中為n型多晶硅膜22e)的半導(dǎo)體區(qū)2a1接觸的接觸孔12b，被制作成穿過三層材料(厚度約為700nm)，包括回腐蝕隔離層11d(例如厚度約為500nm的BPSG膜)、隔離膜11c(例如厚度約為100nm的SiO2膜)、以及隔離膜11a(如上所述，厚度約為100nm的SiO2膜)(圖35)，以致于可能有一個半導(dǎo)體區(qū)2a1的隔離膜6被清除得超過允許限度。若場隔離膜6被過量清除，則形成的位線連接元件BC會不希望地太靠近半導(dǎo)體區(qū)2a1(圖2B右邊和左邊)，該半導(dǎo)體區(qū)2a1連接于形成在鄰近于位線連接元件BC的位線導(dǎo)體之下的存儲單元對單位結(jié)構(gòu)中的電容器的晶體管。這樣形成的位線連接元件BC會引起位于位線導(dǎo)體之下的位線連接元件BC和位于相鄰位線導(dǎo)體之下的電容器連接元件CC之間的不完全分離或隔離，這就引起其間不希望有的漏電流。結(jié)果就會制造出劣質(zhì)存儲單元。
為了解決這一問題，使所有細(xì)長的元件形成區(qū)6b都相對于位線導(dǎo)體BL沿相同的方向傾斜以便防止其縱向與位線導(dǎo)體的延伸方向(長度方向)相重合。在圖1中，各元件形成區(qū)6b的傾斜方向是這樣確定的，即從位于例如位線導(dǎo)體BL之下(雖然并不一定要位于此處)的位線連接元件BC算起，元件形成區(qū)6b的左邊部分相對于位線導(dǎo)體的中心線朝下，而右邊部分相對于位線導(dǎo)體的中心線朝上(元件形成區(qū)6b作為一個整體是向右上升的)。借助于這樣安置半導(dǎo)體區(qū)7p，就可以在形成于一位線導(dǎo)體之下的存儲單元對單位結(jié)構(gòu)的位線連接元件BC和形成在相鄰位線導(dǎo)體之下的存儲單元對單位結(jié)構(gòu)中開關(guān)晶體管的電容器連接元件CC之間提供一個較寬的間距，以致即使由于掩模偏離而使接觸孔的位置從它們應(yīng)該形成的原設(shè)計位置發(fā)生位移，此結(jié)構(gòu)也不存在位線連接元件BC和相鄰電容器連接元件CC之間的上述不完全分離或隔離，這就使得有可能有效地防止不希望有的漏電流流過其間。
而且，細(xì)長的單位結(jié)構(gòu)或形成在位線導(dǎo)體BL之下且如上所述的地傾斜的元件形成區(qū)6b，用下述方法排列即，形成在位線導(dǎo)體之下的傾斜單位結(jié)構(gòu)的第一個電容器3的節(jié)點電極3a和形成在前述位線導(dǎo)體相鄰的位線導(dǎo)體之下的傾斜單位結(jié)構(gòu)的第一個電容器3的節(jié)點電極3a之間的距離d21，取決于劃線極限或最小光刻尺寸。而且，形成在位線導(dǎo)線之下的傾斜單位結(jié)構(gòu)的第二個電容器3的節(jié)點電極3a和形成在相鄰于前述位線導(dǎo)體的位線導(dǎo)體之下的第二個電容器3的節(jié)點電極3a之間的距離d22，由劃線極限或最小光刻尺寸決定。
上述的距離d1、d21和d22彼此大致相等。術(shù)語“劃線極限”或“最小光刻尺寸”是用來指明相當(dāng)于形成在半導(dǎo)體芯片上預(yù)定導(dǎo)電層中的兩個布線導(dǎo)體之間的最小布線導(dǎo)體寬度或最小間隔的極限和尺寸。
(實施例2)圖47-56是剖面圖，示出了根據(jù)本發(fā)明另一實施例的半導(dǎo)體集成電路器件制造工序中半導(dǎo)體襯底的主要部分。
實施例2不同于實施例1的地方是制作組成存儲單元的電容器的方法不同。此法按例如下列工序中進(jìn)行。應(yīng)該指出的是，為了附圖的清晰，用來表明實施例2的附圖略去了圖2所示的形成在柵電極2g側(cè)面上的隔離膜9。
圖47是一個剖面圖，示出了根據(jù)實施例2的半導(dǎo)體集成電路器制造工序中存儲單元陣列M的主要部分，它示出了一種相似于實施例1圖13所示制造工序中所得到的結(jié)構(gòu)。在半導(dǎo)體襯底1-2的元件形成區(qū)中，已形成了一個nMOS2-2的基本結(jié)構(gòu)。
用CVD等方法，在半導(dǎo)體襯底1-2上首先形成一層例如由SiO2構(gòu)成的隔離膜24e-2之后，如圖48所示，用CVD等方法在隔離膜24e-2上沉積一層例如由Si3N4構(gòu)成的隔離膜(做保護(hù)用)23d-2。進(jìn)一步，用CVD之類的方法在保護(hù)隔離膜23d-2上沉積一層例如由SiO2構(gòu)成的隔離膜(第二隔離膜)24f-2，其腐蝕速率不同于隔離膜23d-2。
接著如圖49所示，用光刻技術(shù)穿過隔離膜23d-2、24e-2和24f-2形成接觸孔12-2，用以暴露出nMOS的部分n型半導(dǎo)體區(qū)2a1-2。
在形成接觸孔12-2之后，如圖50所示，用CVD之類的方法在半導(dǎo)體襯底1-2上沉積一層，例如，由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22f-2。在實施例2中，此工序中將導(dǎo)電膜22f-2沉積到其上表面變成大體上平整的程度。此導(dǎo)電膜22f-2用來制作電容器的第一鰭片。
然后，例如在N2氣氛中，對其上帶有迄今形成的膜的半導(dǎo)體襯底1-2進(jìn)行退火，以使導(dǎo)電膜22f-2中的n型雜質(zhì)向半導(dǎo)體襯底1-2擴(kuò)散，以便形成n+半導(dǎo)體區(qū)2a2-2。
退火工序之后，對導(dǎo)電膜22f-2的上表面進(jìn)行回腐蝕以進(jìn)一步整平導(dǎo)電膜22f-2的上表面，如圖51所示。
然后如圖52所示，在用CVD之類的方法于導(dǎo)電膜22f-2上沉積一層例如由SiO2構(gòu)成的隔離膜24g-2之后，用CVD等方法在隔離膜24g-2的上表面上沉積一層例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22g-2。再用CVD之類的方法在導(dǎo)電膜22g-2上沉積一層例如由SiO2構(gòu)成的隔離膜24h-2。導(dǎo)電膜22g-2用于制作電容器的第二鰭片。
然后如圖53所示，用光刻技術(shù)將暴露出一部分導(dǎo)電膜22f-2的接觸孔12f-2制作成穿過導(dǎo)電膜22g-2和隔離膜24g-2和24h-2。然后如圖54所示，用CVD之類的方法在半導(dǎo)體襯底1-2上沉積一層例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22h-2。此導(dǎo)電膜22h-2用來制作電容器的第三鰭片。
簡單地說，在實施例2中，用于形成電容器第一鰭片的導(dǎo)電膜22f-2的上表面被整平，并在整平了的上表面上沉積導(dǎo)電膜22g-2和22h-2，用來制作電容器的第二和第三鰭片。
比之在形成用來提供電容器第二和第三鰭片的導(dǎo)電膜22g-2和22h-2之前對下面的隔離膜進(jìn)行整平的工藝，用這種方法來制作電容器的結(jié)構(gòu)，無須增加工序的數(shù)目就可容易地實現(xiàn)整平工藝。
因此，就電容器的可靠性而言，有可能以較容易的方式產(chǎn)生與實施例1相似的效果而無須額外增加制造工序的數(shù)目。
導(dǎo)電膜22g-2和22h-2沉積之后，用光刻技術(shù)在導(dǎo)電膜22h-2上形成一個制作電容器用的抗蝕劑圖形20h-2。然后，用此抗蝕劑圖形20h-2作為腐蝕掩模，對導(dǎo)電膜22f-2至22h-2以及隔離膜24f-2至24h-2光刻成形，以形成電容器電極3a-2并暴露出電容器的表面，如圖55所示。
應(yīng)該指出的是，在實施例2中，隔離膜23d-2用作保護(hù)膜，它在圖形化工序中有腐蝕阻止層的功用。有了這一保護(hù)膜，在為制作鰭片3a1-2～3a3-2而進(jìn)行圖形化時，也可以清除掉位于第一鰭片3a1-2下面的隔離膜24f-2，這樣第一鰭片3a1-2的下表面也可以用作電容器的儲存部分，從而比之前述的實施例1，可以增大電容器的容量。
然后，在例如用熱磷酸處理等方法清除掉隔離膜23d-2之后，如圖56所示，用相似于實施例1的方法形成電容器電極3b-2和電容器隔離膜3c-2，以完成電容器3-2。
根據(jù)上述的實施例2，除了實施例1的效果外，還可獲得下列效果。
(1)在整平了用來制作第一鰭片3a1-2的導(dǎo)電膜22f-2上表面之后，形成各有三個鰭片3a1-3a3的電容器3-2時，在整平了的導(dǎo)電膜22f-2上表面上制作用來形成第二和第三鰭片3a2-1和3a3-2的導(dǎo)電膜22g-2和22h-2，從而可以比實施例1的方法更容易制作良好的電容器3-2而不大量增加制造工序的數(shù)目。
(2)保護(hù)用隔離膜23d-2先前已被形成在用來制作第一鰭片3a1-2的導(dǎo)電膜22f-2下面以便將預(yù)定的隔離膜24f-2夾在它們之間，這樣，將隔離膜23d-2用作腐蝕阻止層來清除隔離膜24f-2。用這種方法，鰭片3a1-2的下表面也可用作電容器的儲存部分，以便電容器3-2的總?cè)萘靠梢宰龅帽葘嵤├?的電容器3的更大。
(實施例3)圖57-65是一些剖面圖，各自示出了根據(jù)本發(fā)明又一實施例的半導(dǎo)體集成電路器件制造工序中半導(dǎo)體襯底的主要部分。
簡單地說，實施例3不同于實施例1和2的是組成存儲單元的電容器的形成方法不同。此法包括例如下述工序。應(yīng)該指出的是，為圖示清晰起見，用來描述實施例3的圖也略去了形成在圖2所示柵電極2g側(cè)面上的隔離膜9。
圖57是一個剖面圖，示出了根據(jù)實施例3的半導(dǎo)體集成電路器件制造工序中存儲單元陣列M-3的主要部分，它示出了一種以與實施例1的圖15所示類似的制造工藝所產(chǎn)生的結(jié)構(gòu)。在半導(dǎo)體襯底1-3的元件形成區(qū)中已制作了nMOS2-3的基本結(jié)構(gòu)。由例如SiO2構(gòu)成的隔離膜24i-3相當(dāng)于圖15中的隔離膜11a。如圖57所示，在用CVD之類的方法沉積了例如由SiO2構(gòu)成的隔離膜24j-3之后，如圖58所示，用光刻技術(shù)穿過隔離膜24i-3和24j-3來形成用于暴露出nMOS2-3的一部分n-型半導(dǎo)體區(qū)2a1-3的接觸孔12a-3。
形成接觸孔12a-3之后，用CVD之類的方法在半導(dǎo)體襯底1-3上沉積一個例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22f-3，如圖59所示。同時，在實施例3中，本工序中將導(dǎo)電膜22f-3沉積到其上表面變?yōu)榇笾缕秸某潭?。此?dǎo)電膜22f用來制作電容器的第一鰭片。
之后，如圖60所示，回蝕導(dǎo)電膜22f-3的上表面，以便進(jìn)一步整平導(dǎo)電膜22f-3的上表面。
然后如圖61所示，在用CVD之類的方法于導(dǎo)電膜22f-3上沉積了例如由SiO2構(gòu)成的隔離膜24g-3之后，用CVD等方法在隔離膜24g-3的上表面上沉積一層例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22g-3，接著，再用CVD之類的方法沉積一層例如由SiO2構(gòu)成的隔離膜24h-3。此導(dǎo)電膜22g-3用于制作電容器的第二鰭片。
然后如圖62所示，用光刻方法形成穿過導(dǎo)電膜22g-3和隔離膜24g-3和24h-3暴露出一部分導(dǎo)電膜22f-3的接觸孔12f-3。然后如圖63所示，用CVD之類的方法在半導(dǎo)體集成電路1-3上沉積一層例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22h-3。此導(dǎo)電膜22h-3用來制作電容器的第三鰭片。
簡單地說，在實施例3中，對用于制作各電容器的第一鰭片的導(dǎo)電膜22f-3的上表面進(jìn)行了整平，而將用于制作各電容器的第二和第三鰭片的導(dǎo)電膜22g-3和22h-3沉積在整平了的下表面上。用這種方法，實施例3可更容易地獲得與實施例1相似的效果而不必過多地增加制造工序數(shù)目，就象實施例2那樣。
沉積了用作第二和第三鰭片的導(dǎo)電膜22g-3和22h-3之后，用光刻技術(shù)在形成電容器的導(dǎo)電膜22h-3上形成一個抗蝕劑圖形20i-3，并用作腐蝕掩模以使導(dǎo)電膜22g-3、22h-3和隔離膜24g-3和24h-3圖形化。在此工序中，用來形成第一鰭片的導(dǎo)電膜22f-3用作起腐蝕阻止層作用的保護(hù)膜。
用這樣的方法，電容器3-3的第二和第三鰭片3a2-1和3a3-3如圖64所示那樣被圖形化。接著清除掉夾在第二和第三鰭片3a2-3和3a3-3之間的隔離膜24h-3以及夾在鰭片3a2-3和導(dǎo)電膜22f-3之間的隔離膜24g-3。然后，腐蝕掉導(dǎo)電膜22f-3暴露出的部分以完成各電容器3-3的電容器電極3a，如圖65所示。
根據(jù)上述的實施例3，由于不制作保護(hù)用的隔離膜23d-2，實施例3的結(jié)構(gòu)除了前述實施例2所產(chǎn)生的效果(1)之外，還有簡化制作工序的效果。
(實施例4)圖66-71是一些剖面圖，各自示出了根據(jù)本發(fā)明的第四實施例的半導(dǎo)體集成電路器件制造工序中半導(dǎo)體襯底的主要部分。
總的來說，實施例4不同于前述的實施例1的是制作位線導(dǎo)體的方法。此方法用例如下列工藝來進(jìn)行。
圖66和67是剖面圖，分別示出了根據(jù)實施例4的半導(dǎo)體集成電路器件制造工序中存儲單元陣列M-4的主要部分和外圍電路區(qū)A-4。這些圖示出了與用圖35和36所示制造工序所得到的相似的結(jié)構(gòu)，其中圖35和36中的隔離膜11a，在圖66和67中表示為整平了的隔離膜11a-4。
在存儲單元陣列M-4中，隔離膜11d-3已有一個穿過它的接觸孔12b-3，以暴露出nMOS2-4的n-型半導(dǎo)體區(qū)2a1-4。
首先，用CVD之類的方法在半導(dǎo)體襯底1-4上沉積一層例如由n型低阻多晶硅構(gòu)成的導(dǎo)電膜22i-4。
在例如N2氣氛中對斗導(dǎo)體襯底1-4進(jìn)行退火，以使導(dǎo)電膜22i-4中的n型雜質(zhì)擴(kuò)散進(jìn)入襯底1-4以形成n+型半導(dǎo)體區(qū)2a2-4。
接著如圖68和69所示，用光刻技術(shù)形成一個抗蝕劑圖形20j-4，以暴露出外圍電路區(qū)A-4中nMOS13-4和pMOS14-4的各半導(dǎo)體區(qū)13a1-4、14a1-4的上部。
然后，用抗蝕劑圖形20j-4作為腐蝕掩模，穿過隔離膜11d-4形成暴露出外圍電路中nMOS13-4和pMOS14-4的一部分半導(dǎo)體區(qū)13a1-4和14a1-4。
其次如圖70和71所示，在用與前述實施例1類似的方法沉積一層例如由鎢構(gòu)成的金屬膜25a-4之后，用與實施例1類似的方法使金屬膜25a-4圖形化，以形成存儲電路的位線導(dǎo)體BL和外圍電路的第一層布線導(dǎo)體15a-4(見圖2)，如關(guān)于實施例1所描述的那樣。
因此可以明白，實施例4也可以獲得與實施例1的(3)-(5)所列舉的那些類似的效果。
盡管已根據(jù)最佳實施例具體地描述了本發(fā)明，但本發(fā)明不局限于上述的實施例1-4，而是可用各種方法進(jìn)行修改而不偏離其要旨，這是自不待言的。
例如，雖然實施例1-4描述了構(gòu)成存儲單元的電容器具有鰭狀結(jié)構(gòu)的情況，但本發(fā)明并不局限于這種特定的結(jié)構(gòu)，而是可以有各種改型。例如，如圖72所示，也可使用具有冕狀結(jié)構(gòu)的電容器3-5。
電容器3-5各由一個例如形成為柱形的電容器電極3a-5、一層覆蓋于其上的電容器隔離膜3c-5和一個再覆蓋隔離膜3c-5的電容器電極3b-5所組成。電容器電極3a-5同nMOS2-5的n-型半導(dǎo)體區(qū)2a1-5電連接。電容器電極3b-5同電源導(dǎo)體18-5(見圖4)電連接并建立預(yù)定電位。電容器電極3a-5和3b-5都由例如n型低阻多晶硅構(gòu)成，而電容器隔離膜3c-5由例如一層Si3N4和一層SiO2組成的疊層膜構(gòu)成?；蛘?，作為一個例子，n型低阻多晶硅只用于電容器電極3a-5，而鎢或TiN用于電容器電極3b-5，氧化鉭(Ta2O5)用于電容器隔離膜3c-5。
同樣，盡管實施例1-3已描述了用低阻多晶硅來填充位線連接元件BC的情況，但本發(fā)明并不局限于這種特定結(jié)構(gòu)。作為變通，如圖73所示，在位線連接元件BC的底部制作了-層例如由n型低阻多晶硅構(gòu)成的焊接膜26。此時，位線導(dǎo)體BL-5可以由例如鎢或Al-Si-Cu合金構(gòu)成。電容器電極3a-5可以有例如四個鰭片3a15-3a4-5。
此時，通過用自對準(zhǔn)方法制作焊接膜26，可以縮小位線連接元件BC兩邊的nMOS2之間的間隔。此外，由于若將焊接膜26的上表面做得稍微寬一點則可以照顧到移位的接觸孔12b等，故即使nMOS2之間的間隔變窄，也可確保相對于位線導(dǎo)體BL-5的可靠性。而且，由于雜質(zhì)可從焊接膜26向半導(dǎo)體襯底1擴(kuò)散，故可降低nMOS2到半導(dǎo)體區(qū)2a的接觸電阻。在其上部，位線導(dǎo)體金屬膜也可用作構(gòu)成外圍電路的布線導(dǎo)體。
雖然實施例4已描述的情況是為形成位線導(dǎo)體和第一布線導(dǎo)體，在隔離膜11d-4上沉積了組成位線導(dǎo)體的下層低阻多晶硅膜22i-4(見圖70)之后形成了到達(dá)外圍電路區(qū)中MOS的半導(dǎo)體區(qū)的接觸孔，但本發(fā)明并不局限于這種工序。下列工序也可替代使用。
首先，在隔離膜11d-4上沉積用來形成位線導(dǎo)體的下層低阻多晶硅膜22i-4，將多晶硅膜22i-4圖形化使其不保留于外圍電路區(qū)。接著，穿過隔離膜11d-4形成到達(dá)外圍電路中MOS的半導(dǎo)體區(qū)的接觸孔。接觸孔形成之后，在半導(dǎo)體襯底上沉積一層預(yù)定的金屬膜。之后，用圖形化金屬膜的方法來形成位線導(dǎo)體和第一布線導(dǎo)體。
雖然本發(fā)明已描述的情況是將本發(fā)明應(yīng)用于64兆位DRAM(這是與本發(fā)明特別相關(guān)的一個工業(yè)應(yīng)用領(lǐng)域)，但本發(fā)明并不局限于這一領(lǐng)域，而是可應(yīng)用于各種領(lǐng)域。本發(fā)明也可應(yīng)用于具有不同容量的DRAM，如4兆位或16兆位DRAM，以及其它半導(dǎo)體集成電路器件，如帶有半導(dǎo)體存儲電路的復(fù)合門陣列等等。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，具有存儲單元陣列部分和外圍電路部分，該存儲單元陣列部分包括多個存儲單元，各個存儲單元包括具有柵、源和漏的開關(guān)晶體管以及用于開關(guān)晶體管的信息存儲元，所述外圍電路部分包括具有柵、源和漏的MISFET，其特征在于所述半導(dǎo)體存儲器件包括形成在所述存儲單元陣列部分中的半導(dǎo)體襯底主表面之上的字線導(dǎo)體，所述字線導(dǎo)體起到所述開關(guān)晶體管的柵電極的作用；形成在所述外圍電路部分中的半導(dǎo)體襯底主表面之上的柵導(dǎo)體，所述柵導(dǎo)體起到所述MISFET的柵電極的作用；形成在各所述字線導(dǎo)體兩側(cè)的所述半導(dǎo)體襯底上的第一半導(dǎo)體區(qū)，所述第一半導(dǎo)體區(qū)起到所述開關(guān)晶體管的源和漏的作用；形成在所述外圍電路部分中的第二半導(dǎo)體區(qū)，所述第二半導(dǎo)體區(qū)起到所述MISFET的源和漏的作用；形成在所述字線導(dǎo)體和所述柵導(dǎo)體之上、在所述字線導(dǎo)體之間具有通孔的隔離膜，所述通孔用于露出各開關(guān)晶體管的一個所述第一半導(dǎo)體區(qū)；由多晶硅膜構(gòu)成、形成在各個所述通孔中且不延伸到所述隔離膜之上的位線連接元件；形成在所述隔離膜之上、由鎢膜構(gòu)成的位線導(dǎo)體，以及形成在所述外圍電路部分中的所述隔離膜之上、與所述MISFET的源和漏之一電連接的布線，所述布線由所述鎢膜構(gòu)成。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述第一半導(dǎo)體區(qū)具有與所述第二半導(dǎo)體區(qū)相反的導(dǎo)電類型。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述第一半導(dǎo)體區(qū)為N型導(dǎo)電類型，而所述第二半導(dǎo)體區(qū)為P型導(dǎo)電類型。
4.如權(quán)利要求1所述的半導(dǎo)體存儲器件，進(jìn)一步包括形成在所述字線之上、起到所述信息存儲元的第一電極作用的第一導(dǎo)體；形成在各第一導(dǎo)體之上的介電膜，以及形成在各介電膜之上、起到所述信息存儲元的第二電極的作用的第二導(dǎo)體。
5.如權(quán)利要求4所述的半導(dǎo)體存儲器件，其中，所述第一電極與所述開關(guān)晶體管的源區(qū)和漏區(qū)中的另一個電連接。
6.如權(quán)利要求5所述的半導(dǎo)體存儲器件，其中，所述第一導(dǎo)體由多晶硅構(gòu)成。
全文摘要
一種半導(dǎo)體存儲器件，具有存儲單元陣列部分和外圍電路部分，存儲單元陣列包括多個具有開關(guān)晶體管和信息存儲元的存儲單元，外圍電路包括具有柵、源和漏的MISFET，還包括形成在存儲單元陣列的襯底主表面上、起開關(guān)晶體管的柵極作用的字線導(dǎo)體；形成在外圍電路的襯底主表面上、起MISFET的柵極作用的柵導(dǎo)體；形成在各字線導(dǎo)體兩側(cè)的第一半導(dǎo)體區(qū)；形成在外圍電路中的第二半導(dǎo)體區(qū)；形成在字線導(dǎo)體和柵導(dǎo)體之上具有露出第一半導(dǎo)體區(qū)的通孔的隔離膜；由多晶硅膜構(gòu)成、形成在各通孔中卻不延伸到隔離膜之上的位線連接元件；形成在隔離膜之上、由鎢膜構(gòu)成的位線導(dǎo)體，以及形成在外圍電路中的隔離膜之上與MISFET的源和漏之一電連接，由鎢膜構(gòu)成的布線。
文檔編號H01L21/3205GK1540761SQ20041004592
公開日2004年10月27日 申請日期1994年11月18日 優(yōu)先權(quán)日1993年11月19日
發(fā)明者只木芳隆, 村田純, 關(guān)口敏宏, 青木英雄, 川北惠三, 內(nèi)山博之, 西村美智夫, 田中道夫, 江崎佑治, 齊藤和彥, 湯原克夫, 趙成洙, 三, 之, 夫, 宏, 彥, 智夫, 治, 雄 申請人:株式會社日立制作所, 德州儀器有限公司