專利名稱：：集成電路元件及其形成方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種半導體元件，特別是涉及一種使用低能隙材料的半導體元件。
背景技術(shù)：
：超大規(guī)模集成電路(VLSIcircuit)的半導體元件尺寸越小，接觸電阻(contactresistance)對元件效能所造成的影響越重要。一般而言，當金屬與摻雜硅相接觸，例如與晶體管的源極、漏極區(qū)或柵電極形成接觸時，其將于接面中產(chǎn)生肖特基勢壘(Schottkybarrier)，而該肖特基勢壘常導致較高的接觸電阻，并因此削弱元件的效能。通常，較高的接觸電阻會降低元件的電流，并因此限制了元件的效能與速度，增加了元件的熱量，以及產(chǎn)生其他不好的結(jié)果。一種降低接觸電阻的方法是增加形成接觸的半導體區(qū)的摻雜量，其通常為晶體管的源極、漏極區(qū)或柵電極，盡管這些區(qū)域可能是摻雜多晶硅電阻、電容板、或某些其他摻雜的區(qū)域。傳統(tǒng)上，此類區(qū)域通常由一個摻雜硅的區(qū)域所構(gòu)成，例如已摻雜雜質(zhì)(如砷、磷、硼或類似元素)的硅或多晶硅層。一般來說，增加雜質(zhì)(impurity)的摻雜濃度將影響元件的很多性質(zhì)，其中包括減少接觸電阻。然而硅限制了雜質(zhì)的溶解度，因此，通過增加摻雜物(dopant)濃度而降低接觸電阻的方法受雜質(zhì)在硅中的溶解度的限制。雜質(zhì)濃度的摻雜程度也會對元件性質(zhì)產(chǎn)生顯著影響，且其對接觸電阻的影響無法通過其他方式解決，因此，雜質(zhì)的濃度可能影響元件的效能，并可能進一步限制通過增加雜質(zhì)摻雜濃度來降低接觸電阻的能力。采用金屬硅化物(silicide)降低接觸電阻的方法是本領(lǐng)域技術(shù)人員所熟知的。在現(xiàn)有元件中，在將要產(chǎn)生接觸的摻雜區(qū)上形成金屬硅化層，而該金屬硅化層通常通過在硅或多晶硅區(qū)域?qū)⒁纬山佑|(contact)的地方(例如，源極或漏極區(qū)、柵極區(qū)、摻雜的多晶硅層)沉積一個金屬硅化層(例如，硅化鈦、硅化鎢、硅化鈷)而成，也可通過原位(in-situ)制程將一個金屬薄膜沉積到上述硅或多晶硅區(qū)域上，并在接下來的熱制程步驟中將該金屬與部份硅或多晶硅反應(yīng)而形成金屬硅化物。當元件的尺寸越來越小，對效能的要求越來越高時，迫切需要一種能夠降低接觸電阻的結(jié)構(gòu)及其形成方法，特別是對柵極長度在90納米或以下的元件。
發(fā)明內(nèi)容有鑒于此，本發(fā)明的目的在于提供一種集成電路元件及其形成方法，使集成電路元件在極小的尺寸時仍然具有很低的接觸電阻，同時補償由于晶格失配而引起的應(yīng)力，從而提高集成電路元件的效能和可靠性。為了實現(xiàn)上述目的，本發(fā)明提供一種集成電路元件，包含一個基底，由具有第一能隙的半導體所構(gòu)成；一個柵極介電質(zhì)，位于該基底上；一個柵電極，位于該柵極介電質(zhì)上；源極和漏極區(qū)，位于該柵極介電質(zhì)兩側(cè)的基底中，該源極和漏極區(qū)具有至少一個上方部份，該上方部分由具有第二能隙的半導體所構(gòu)成，并且該第二能隙比該第一能隙低；一個金屬，位于該源極與漏極區(qū)中至少一個的上方部份的上面；一個第一介電層，位于該金屬上方；一個第二介電層，位于該第一介電層上方；以及一個導電栓，該導電栓與該金屬相接觸，且設(shè)置于該第一介電層和第二介電層中。根據(jù)本發(fā)明所述的集成電路元件，所述第一介電層具有一個固有的壓縮應(yīng)力或拉伸張力。根據(jù)本發(fā)明所述的集成電路元件，所述基底的材料包含硅、鍺、化合物半導體、硅覆絕緣體、松弛硅鍺上的應(yīng)變硅、氧化硅、氮氧化物、氮化物、高介電系數(shù)材料中的一種或多種的組合，其中該高介電系數(shù)材料的介電系數(shù)大于8。根據(jù)本發(fā)明所述的集成電路元件，所述源極與漏極區(qū)的上方部份延伸遍布于該源極與漏極區(qū)。根據(jù)本發(fā)明所述的集成電路元件，所述源極與漏極區(qū)上方部份的材料包含硅、鍺、碳中至少兩種的組合。根據(jù)本發(fā)明所述的集成電路元件，所述源極與漏極區(qū)的上方表面具有一個摻雜濃度高于2×1020cm-3的雜質(zhì)，且該雜質(zhì)包含硼、磷、砷、銦、銻中的一種或多種的組合。根據(jù)本發(fā)明所述的集成電路元件，所述金屬是金屬化合物。根據(jù)本發(fā)明所述的集成電路元件，所述金屬化合物是金屬硅化物。根據(jù)本發(fā)明所述的集成電路元件，所述金屬硅化物的成份至少包含氮、碳中的一種或其組合。根據(jù)本發(fā)明所述的集成電路元件，所述金屬硅化物是過渡金屬硅化物。根據(jù)本發(fā)明所述的集成電路元件，所述金屬化合物包含兩種或兩種以上的過渡金屬。根據(jù)本發(fā)明所述的集成電路元件，所述源極與漏極區(qū)凹陷于所述基底中。為了實現(xiàn)上述目的，本發(fā)明提供一種形成集成電路元件的方法，包括下列步驟在一個基底的一個表面上形成一個柵極介電質(zhì)，該基底具有第一能隙；在該柵極介電質(zhì)上形成一個柵電極；沿該柵電極和該柵極介電質(zhì)相對的側(cè)壁上形成一對間隔物；在位于該柵極介電質(zhì)兩側(cè)的該基底的該表面上外延成長源極與漏極區(qū)，其中，該源極與漏極區(qū)的至少一個上方表面是具有第二能隙的材料，且該第二能隙比該基底的第一能隙低；在該源極與漏極區(qū)中至少一個的上面形成一個金屬層；在該金屬層上形成一個第一介電層；在該第一介電層上形成一個第二介電層；在該第一介電層和第二介電層中形成一個開口；以及在該開口中形成一個導電栓。為了實現(xiàn)上述目的，本發(fā)明提供一種形成集成電路元件的方法，包括下列步驟在一個基底的一個表面上形成一個柵極介電質(zhì)，其中，該基底由一個第一型態(tài)半導體所構(gòu)成；在該柵極介電質(zhì)上形成一個柵電極；沿該柵電極和該柵極介電質(zhì)相對的側(cè)壁上形成一對間隔物；在位于該柵極介電質(zhì)兩側(cè)的該基底的該表面上外延成長源極與漏極區(qū)，其中，該源極與漏極區(qū)的至少一個上方表面由一個第二型態(tài)半導體所構(gòu)成；在該源極與漏極區(qū)中至少一個的上面形成一個金屬層；在該金屬層上形成一個第一介電層；在該第一介電層上形成一個第二介電層；在該第一介電層和第二介電層中形成一個開口；以及在該開口中形成一個導電栓。根據(jù)本發(fā)明所述的形成集成電路元件的方法，所述第二型態(tài)半導體的能隙比形成所述基底的第一型態(tài)半導體的能隙低。根據(jù)本發(fā)明所述的形成集成電路元件的方法，外延成長所述源極與漏極的方法包含選擇性外延成長法，其中，該選擇性外延成長法的反應(yīng)氣體包含硅、鍺、氫、氯、氮、氦、磷、硼、砷中的一種或其組合。根據(jù)本發(fā)明所述的形成集成電路元件的方法，所述金屬層是金屬硅化物，通過金屬硅化程序形成。根據(jù)本發(fā)明所述的形成集成電路元件的方法，所述形成金屬層的方法還包括在溫度高于約300℃且壓力小于約10托下執(zhí)行第一回火步驟，并且氣體環(huán)境包含氫、氮、氦、氖、氬、氙或其組合；該第一回火步驟在所述金屬硅化程序的后面執(zhí)行。根據(jù)本發(fā)明所述的形成集成電路元件的方法，所述第一介電層具有一個固有的拉伸張力或壓縮應(yīng)力。本發(fā)明提供的集成電路元件及其形成方法，采用介電質(zhì)/金屬/第二能隙半導體材料/第一能隙半導體基底結(jié)構(gòu)，金屬層不直接與基底相連接，而是與比基底的能隙更低的低能隙材料相連接，降低了肖特基勢壘，進而降低了接觸電阻。此外，由于在適當層別中采用不同沉積方法和材料，補償了由于晶格失配引起的應(yīng)力，從而提高了集成電路元件的效能和可靠性。圖1是介電質(zhì)/金屬/第二能隙半導體材料/第一能隙半導體基底結(jié)構(gòu)的側(cè)面剖視圖。圖2a至2g是一個金屬氧化物半導體晶體管元件在制造過程的各階段的側(cè)面剖視圖。圖3是一個具有復合介電層的金屬氧化物半導體晶體管元件的側(cè)面剖視圖。具體實施例方式本發(fā)明提供一種具有低接觸電阻的集成電路結(jié)構(gòu)，其中，具有較低能隙的第二半導體材料設(shè)置在一個接觸金屬和一個基底之間，且減少該半導體能隙將可能減少肖特基勢壘。圖1是介電質(zhì)/金屬/第二能隙半導體材料/第一能隙半導體基底結(jié)構(gòu)的側(cè)面剖視圖，圖2a至2g是利用圖1所示的結(jié)構(gòu)形成一個互補金屬氧化物半導體(CMOS)元件的制程步驟。在上述各圖中，相同的附圖標記表示具有相同或相對應(yīng)的特征。在圖1中，基底2較佳為一個半導體或絕緣層，且更佳由硅構(gòu)成，例如硅片，或者在絕緣層(如埋入氧化層，即buriedoxidelayer，BOX)上面覆蓋一層硅，即本領(lǐng)域技術(shù)人員所熟知的硅覆絕緣層(silicon-on-insulator，SOI)結(jié)構(gòu)。在其他實施例中，該基底2也可由其他半導體或絕緣材料構(gòu)成，例如氧化硅、氮氧化物(oxynitride)、氮化物或高介電系數(shù)的介電質(zhì)(介電系數(shù)大于8)。半導體層12較佳為具有比其下方的基底2的能隙低的半導體材料。在較佳實施例中，該第二能隙層12通過外延形成在基底2上，且較佳具有低于1.1eV(eV代表電子伏特)的能隙，這比硅基底2的1.12eV的能隙低。上述第二能隙半導體層12通常用來降低金屬與基底間的肖特基勢壘，如上所述，較低的能隙通?？捎糜跍p少接觸電阻。在一些實施例中，介于基底2與半導體層12之間的晶格失配(crystallatticemismatch)可能會在各材料之間的接觸面上引起應(yīng)力(根據(jù)所選擇的材料和沉積方式產(chǎn)生壓縮或伸張應(yīng)力)，該應(yīng)力可能會遍及半導體層12而降低元件的效能和可靠性(reliability)。在后面將詳細說明，該應(yīng)力可以通過后續(xù)所施加的層別進行補償。圖1顯示一個金屬層14形成于半導體層12之上，該金屬層14較佳為含有過渡金屬的金屬化合物(metalcompound)或合金(alloy)，在后面將詳細說明，該金屬層14也可以是形成于半導體層12表面的金屬硅化物。由于金屬14直接與半導體層12相接觸，在平衡時，載流子(carrier)流動一個短距離而穿越接觸面，導致電荷在接觸面兩邊增加，因而形成一個肖特基勢壘，而該勢壘的高低大致取決于半導體的能隙，以及其他一些因素。選擇一個具有比基底2的能隙低的半導體層12，則介于金屬14和半導體12之間的肖特基勢壘將低于介于金屬14和基底2直接接觸時的勢壘。在金屬14上沉積一個介電層16，其厚度較佳為介于50至1000，更佳為大體介于200至600之間。一般而言，介電層16具有三個主要作用。首先，介電層16可以用來補償半導體層12與金屬14間以及半導體層12與基底2之間因晶格失配所產(chǎn)生的應(yīng)力，通過緩和因晶格失配所引發(fā)的應(yīng)力，可以使金屬14、半導體層12以及基底2之間的缺陷數(shù)減少，進而改善元件的可靠性和效能。在后面將詳細說明，可以沉積該介電層16，使其具有大于400MPa的顯著應(yīng)力特性，從而補償位于其下方的層別中所包含的顯著的應(yīng)力。第二，介電層16可以作為蝕刻停止層(etchstoplayer)，為后續(xù)形成的層別因過蝕刻造成的誤差提供容許范圍，例如，后續(xù)形成的層間介電層(inter-leveldielectriclayer；ILD)。一般而言，當元件尺寸縮小時，金屬硅化層14的厚度也會隨之縮小。舉例來說，一個具有柵極大小為0.13微米的金屬氧化物半導體元件可能僅具有厚度為300至400的金屬硅化層(金屬層14)，而對于90納米、65納米或更小尺寸的元件而言，金屬硅化層的厚度將隨之更薄，這增加了在后續(xù)形成層間介電質(zhì)中形成接觸窗(contactwindow)時，金屬硅化層被移除的風險。盡管目前的蝕刻終點偵測技術(shù)提供了高準確精度，但對于這里的金屬硅化層而言，仍然僅具有非常小的誤差容許范圍。介電層16可以作為其上方層間介電質(zhì)的蝕刻停止層，因此可以提供一個額外的過蝕刻容許范圍。由于介電層16位于層間介電質(zhì)18(如圖2所示)與金屬硅化層14之間，因此蝕刻可以分為兩個步驟進行。首先，蝕刻層間介電層18，并停止于介電層16。由于層間介電層18比介電層16厚，因此要蝕穿層間介電層18并準確停止于介電層16有一定困難，但只要介電層16未完全被蝕刻移除，僅過蝕刻至介電層16則不會有太大影響。接著，蝕刻介電層16并停止于金屬硅化層14。介電層16(200至600)的膜厚比層間介電層18薄很多，因此蝕穿介電層16而停于薄金屬硅化層14比蝕穿厚層間介電層18(通常大于3000)而停止于薄金屬硅化層14更加容易。第三，介電層16可在后續(xù)的制程步驟中用以杜絕污染物而有助于穩(wěn)定位于其下方的金屬硅化物，而上述污染物可能是來自沉積層間介電層18的過程中造成的金屬硅化層的氧化。更詳細的內(nèi)容，請參見M.Saito等于IEDM99-805“AdvancedThermallyStableSilicideS/DElectrodesforHigh-SpeedLogicCircuitswithLarge-ScaleEmbeddedTa2O5-CapacitorDRAMS”中所做的說明。圖2a至2g用來說明本發(fā)明的一個實施例。其中，圖1所示的結(jié)構(gòu)將合并至形成金屬氧化物半導體晶體管的制程中，本領(lǐng)域技術(shù)人員應(yīng)能理解，這里公開的制程適用于各種元件，包括NMOS和PMOS晶體管、CMOS元件、摻雜多晶硅電阻(dopedpolysiliconresistor)、集成電容(integratedcapacitor)與電感(inductor)，以及與硅塊材的接觸區(qū)，并且這里所包含的其他應(yīng)用能通過普通實驗而實現(xiàn)。在所闡述的實施例中，一個介電質(zhì)/金屬/第二能隙半導體/第一能隙基底的結(jié)構(gòu)被用于源極與漏極區(qū)以降低接觸電阻，而該結(jié)構(gòu)也適用于柵極區(qū)。圖2a中顯示的是具有淺溝槽隔離區(qū)(shallowtrenchisolation；STI)4的基底2。該淺溝槽隔離區(qū)較佳通過在基底2中蝕刻淺溝槽并填充絕緣物(例如氧化硅)而成。眾所周知，淺溝槽隔離區(qū)阻絕了晶體管或類似元件所即將形成的主動區(qū)。基底2可以是塊材半導體晶圓或硅覆絕緣層構(gòu)造，在其他實施例中，基底2還可以是松弛硅鍺層上的應(yīng)變硅，其可包含硅、鍺、碳、化合物半導體(compoundsemiconductor)或其組合。圖2a中還包括一個柵極介電質(zhì)6和一個柵電極8。如本領(lǐng)域技術(shù)人員所知，首先在基底2上形成一個柵極介電層，接著再形成一個柵電極層，之后將這些層別經(jīng)圖案化以及蝕刻后形成柵電極8和柵極介電質(zhì)6。柵極介電層6可包含氧化硅、氮氧化物、氮化物以及高介電系數(shù)材料，而柵電極8則較佳為多晶硅，盡管其可能由金屬或一個介電層/金屬/半導體的復合結(jié)構(gòu)構(gòu)成。此復合結(jié)構(gòu)與柵極介電質(zhì)可由圖1所示的結(jié)構(gòu)構(gòu)成。圖2b顯示一對間隔物(spacer)10沿該柵極介電質(zhì)6與柵電極8的側(cè)壁形成。如下所述，間隔物10將在后續(xù)的源極/漏極形成步驟中用作自行對準的屏罩(self-aligningmask)。上述間隔物可通過公知方法形成，例如在包含基底2與柵電極8的整個區(qū)域地毯式沉積一個介電層，之后再通過非等向(anisotropically)蝕刻移除上述介電質(zhì)的水平表面并留下間隔物10。對柵極介電質(zhì)6或間隔物10每一邊的基底2上的區(qū)域施行摻雜以形成部分或整個晶體管源極與漏極區(qū)。如圖2c所示，外延沉積一個半導體層12，其厚度約400至600，其可施于部分或全部晶體管源極與漏極區(qū)，而形成該半導體層12的較佳方式是選擇性外延成長。首先形成一個二氧化硅層(圖中未示)覆蓋在基底上，之后穿越該二氧化硅層形成開口以暴露出源極/漏極區(qū)，接著再外延成長半導體層12。半導體層12較佳通過分子束外延法(MolecularBeamEpitaxy，MBE)形成，也可利用其他沉積技術(shù)，包括化學氣相沉積法、超高真空化學氣相沉積法(UltraHighVacuumChemicalVaporDeposition，UHVCVD)、原子層化學氣相沉積法(AtomicLayerChemicalVaporDeposition，ALCVD)或有機金屬化學氣相沉積法(MetalOrganicChemicalVaporDeposition，MOCVD)，而沉積，溫度范圍較佳介于300至950℃之間，更佳介于450至850℃之間，并于在壓力小于100mTorr(mTorr代表毫托，1mTorr約等于0.133帕斯卡)下形成。在基底所暴露的區(qū)域外延成長一個半導體層12，而在上述二氧化硅層(圖中未示)上形成一個多晶結(jié)構(gòu)，之后蝕刻該多晶結(jié)構(gòu)和二氧化硅，僅留下半導體層12。半導體層12即是形成金屬氧化物半導體晶體管的源極與漏極區(qū)部分。一般而言，在半導體層12所形成的源極與漏極區(qū)較佳為高摻雜(例如大于2×1020cm-3)。摻雜半導體層12的步驟可以在外延成長制程中或后續(xù)的離子注入步驟中完成。在一個較佳實施例中，該半導體層12的摻雜可以與該外延成長步驟同步進行，通過在外延成長的步驟中導入適當?shù)膿诫s物(例如硼、磷、砷等)以及其他反應(yīng)氣體(例如硅、鍺、氫、氯、氮、氦等)至反應(yīng)室中而完成。半導體層12具有比其下方的基底2低的能隙，當該基底為硅時，則該半導體層12的能隙通常低于1.1eV。在一個較佳實施例中，半導體層12包含硅與鍺的化合物，而碳則可以選擇性地加入以補償介于半導體層12與基底2之間晶格距離(latticespacing)的差異。在一個較佳實施例中，鍺的含量大于10at.％(原子百分比)，且更佳為介于10至50at.％的范圍；而碳的含量則一般為小于4at.％，而較佳介于0.1至2at.％的范圍。其他實施例中，替代在基底2表面上形成半導體層12的方法，將半導體層材料12嵌入至(部分或整個)基底2中，通過蝕刻基底2在柵電極8的每一側(cè)形成一對凹陷處(圖中未示)。此處需注意的是，位于間隔物10下方的基底2也可能被去除，而導致上述凹陷處與柵電極8對應(yīng)排列。間隔物10的設(shè)計可便于使上述凹陷處與柵電極準確對準，而在其他實施例中，間隔物10的設(shè)計又可使上述凹陷處與柵電極8分隔(在垂直對準的概念上)。又在其他實施例中，較佳在柵電極8的垂直邊界中形成凹陷處，這樣，在后續(xù)中形成的源極與漏極區(qū)的通道區(qū)比柵電極的寬度短。本領(lǐng)域技術(shù)人員可知，凹陷處的最佳排列方式可以通過一般實驗獲得。在一個較佳實施例中，基底2是一個半導體晶圓或一個位于埋入氧化層絕緣物上面的半導體層，而凹陷處可以通過非等向蝕刻法，例如離子蝕刻法，蝕刻基底2而成。其他實施例中，半導體層12可具有一個層次結(jié)構(gòu)(layeredstructure)，且其位于上方的層別可以覆蓋所有或部份底部的層別。在此實施例中，直接與金屬接觸的上方層別的能隙比基底2的能隙低。如圖2d所示，金屬層14形成于源極與漏極區(qū)之上，且較佳形成于柵電極之上。金屬層14的厚度較佳低于約500。金屬層14可以是過渡金屬或金屬化合物，例如鈦、鈷、鎢、鉭等，或其他通過化學氣相沉積法、物理氣相沉積法或其他方法沉積的適當?shù)膶щ姴牧?。如上所述，在金屬?4與半導體層12之間所形成的肖特基勢壘比金屬層14與基底2直接接觸所形成的勢壘低。在本說明書中，層別14可以是金屬層或金屬硅化層，而根據(jù)不同實施例，層別14可以是金屬層，也可以是由金屬層與位于其下方的半導體區(qū)域作用所形成的金屬硅化物，還可以是其組合(例如，位于金屬硅化層上的金屬層)。在一個較佳實施例中，金屬層14是金屬硅化物。該金屬硅化物可包含有氮或碳原子，并可包含1至25at.％的鍺，且較佳為包含1至5at.％的鍺。金屬硅化物可采用過渡金屬的硅化物，并可包含一種以上的過渡金屬。在一個較佳實施例中，首先形成金屬層14，通過沉積一個金屬薄層(例如鈦、鈷、鎳、鎢等)到一個元件上，且包含裸露的半導體層12與柵電極8的表面。之后將該元件在溫度高于300℃下進行回火，而較佳介于400至800℃的溫度范圍，并在包含氫、氮、氦、氖、氬、氙等氣體之一或其組合的氣態(tài)環(huán)境下，在壓力低于約10托，且更佳為低于約1托之壓力下，在上述所沉積的金屬以及位于其下方的裸露的硅區(qū)域(即源極/漏極區(qū)以及多晶硅柵極導體8)之間形成一個金屬硅化物，所產(chǎn)生的金屬硅化物如圖2d中的金屬層14所示。盡管厚度取決于設(shè)計方案，但所形成的金屬硅化層14的厚度較佳介于300至500之間。在另一實施例中，金屬硅化層14可直接通過沉積金屬硅化物(例如硅化鈷或硅化鎳)而形成，利用熟知的沉積技術(shù)，例如低壓化學氣相沉積法、等離子輔助化學氣相沉積法、熱化學氣相沉積法、激光燒蝕法(laserablation)、離子濺鍍法(ionsputter)、電子束濺鍍法(e-beamsputter)直接將其形成到源極、漏極區(qū)以及柵電極8的表面上。如圖2e所示，接著在元件上地毯式沉積一個介電層16，該介電層16的厚度較佳為約50至1000之間。介電層16可通過低壓化學氣相沉積法而形成，也可以使用其他化學氣相沉積法，例如等離子輔助化學氣相沉積法(PlasmaEnhancedChemicalVaporDeposition；PECVD)以及熱化學氣相沉積法(thermalCVD)。如上所述，選擇較佳的介電層16不僅需要考慮其介電性質(zhì)，還需考慮其對于半導體層12與金屬層14之間以及半導體層12與位于其下方的基底2之間因晶格失配所產(chǎn)生的應(yīng)力的補償能力。晶格失配可能在接觸面產(chǎn)生使效能降低的缺陷，而這些缺陷可能遍布于這些受到影響的層別中。在上述較佳實施例中，在一個硅基板上形成鍺硅碳化物(SiGeC)的源極與漏極區(qū)，并在該源極與漏極區(qū)的上方表面形成一個金屬硅化層，而介于各層別間的晶格失配將可能在該金屬硅化層上導致一個全面性的應(yīng)力(例如拉伸或壓縮)，一般約介于范圍400MPa至4GPa之間，但至少可以通過選擇介電層16的材料和沉積方式來補償該應(yīng)力。在一個較佳實施例中，介電層16由一個氧化物/氮氧化物的復合結(jié)構(gòu)所構(gòu)成，首先形成一個厚度約為100的第一氧化物下層，接著再形成一個厚度約為300的氮氧化物層，其中，上述氧化物及氮氧化物層較佳通過在溫度低于550℃下的等離子輔助化學氣相沉積法而形成。圖3顯示的是使用氧化物/氮氧化物復合介電層16的元件，其中，材料24是氮氧化物，材料22是氧化物。上述介電層將較佳提供大概介于400MPa至4GPa的應(yīng)力，且較佳為介于400MPa至2GPa的范圍。本領(lǐng)域技術(shù)人員可知，大多數(shù)壓縮和伸張應(yīng)力將可通過改變介電層16的材料和沉積方式而獲得補償。例如，通過低壓化學氣相沉積法所沉積的氮化硅可以用來提供具有伸張應(yīng)力的薄膜，同樣的，通過等離子輔助化學氣相沉積法所沉積的氮化硅層可以用來提供具有壓縮應(yīng)力的薄膜。如圖2f所示，層間介電層18，或本領(lǐng)域技術(shù)人員所熟知的前金屬介電層(pre-metaldielectric)或金屬層間介電層(inter-metaldielectric)，隨后沉積到介電層16的表面。該層間介電層18較佳為利用諸如四乙基氧硅烷(Tetraethylorthosilicate；TEOS)、化學氣相沉積法、等離子輔助化學氣相沉積法、低壓化學氣相沉積法、或其他本領(lǐng)域技術(shù)人員所知的沉積技術(shù)沉積的二氧化硅。該層間介電層18用于提供晶體管以及位于其上方的金屬線之間的隔離。一個光阻材料(圖中未示)可以在該層間介電層18上方形成并且圖案化以形成至源極與漏極區(qū)以及柵電極的接觸窗開口。圖2g顯示的是層間介電層18未受光阻所覆蓋的部分經(jīng)蝕刻后的元件，從而打開位于層間介電層18中的接觸窗開口。值得注意的是，介電層16可以在蝕刻層間介電層18的過程中作為蝕刻停止層，從而保護位于其下方的金屬硅化層14。接著，蝕刻位于接觸窗開口的介電層16所裸露的部分，較佳使用反應(yīng)離子蝕刻(ReactiveIonEtch，RIE)。由于介電層16相對于層間介電層18而言非常薄，因此制程的控制以及終點的偵測需要更嚴密的控制，以防止過度蝕穿位于介電層16下方的金屬硅化層14。圖2g顯示的是當金屬插栓(plug)20已于接觸窗開口中形成后的元件示意圖。金屬插栓20可由鎢、鋁、銅或其他本領(lǐng)域技術(shù)人員所知的材料構(gòu)成，還可以是復合結(jié)構(gòu)，例如阻障層(barrier)或附著層(adhesionlayer)，或者鈦/氮化鈦或氮化鉭，或其他層別。本發(fā)明提供一種新穎的結(jié)構(gòu)，其中金屬插栓20與一個金屬硅化層14相接觸，而該金屬硅化層14與位于其下方的低能隙材料12相接觸，并通過補償應(yīng)力的介電層16，減少接觸電阻和誘導應(yīng)力的缺陷，進而改善元件的效能。雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權(quán)利要求書的范圍為準。附圖中符號的簡單說明如下2第一能隙基底14金屬層4淺溝槽隔離16介電層6柵極介電質(zhì)18層間介電質(zhì)8柵電極20金屬插栓10間隔物22氧化物12第二能隙層24氮氧化物權(quán)利要求1.一種集成電路元件，其特征在于，該集成電路元件包含一個基底，由具有第一能隙的半導體所構(gòu)成；一個柵極介電質(zhì)，位于該基底上；一個柵電極，位于該柵極介電質(zhì)上；源極和漏極區(qū)，位于該柵極介電質(zhì)兩側(cè)的基底中，該源極和漏極區(qū)具有至少一個上方部份，該上方部分由具有第二能隙的半導體所構(gòu)成，且該第二能隙比該第一能隙低；一個金屬，位于該源極與漏極區(qū)中至少一個的上方部份的上面；一個第一介電層，位于該金屬上方；一個第二介電層，位于該第一介電層上方；以及一個導電栓，該導電栓與該金屬相接觸，且設(shè)置于該第一介電層和第二介電層中。2.根據(jù)權(quán)利要求1所述的集成電路元件，其特征在于所述第一介電層具有一個固有的壓縮應(yīng)力或拉伸張力。3.根據(jù)權(quán)利要求1所述的集成電路元件，其特征在于所述基底的材料包含硅、鍺、化合物半導體、硅覆絕緣體、松弛硅鍺上的應(yīng)變硅、氧化硅、氮氧化物、氮化物、高介電系數(shù)材料中的一種或多種的組合，其中該高介電系數(shù)材料的介電系數(shù)大于8。4.根據(jù)權(quán)利要求1所述的集成電路元件，其特征在于所述源極與漏極區(qū)的上方部份延伸遍布于所述源極與漏極區(qū)。5.根據(jù)權(quán)利要求1所述的集成電路元件，其特征在于所述源極與漏極區(qū)上方部份的材料包含硅、鍺、碳中至少兩種的組合。6.根據(jù)權(quán)利要求1所述的集成電路元件，其特征在于所述源極與漏極區(qū)的上方表面具有一個摻雜濃度高于2×1020cm-3的雜質(zhì)，且該雜質(zhì)包含硼、磷、砷、銦、銻中的一種或多種的組合。7.根據(jù)權(quán)利要求1所述的集成電路元件，其特征在于所述金屬是金屬化合物。8.根據(jù)權(quán)利要求7所述的集成電路元件，其特征在于所述金屬化合物是金屬硅化物。9.根據(jù)權(quán)利要求8所述的集成電路元件，其特征在于所述金屬硅化物的成份至少包含氮、碳中的一種或其組合。10.根據(jù)權(quán)利要求8所述的集成電路元件，其特征在于所述金屬硅化物是過渡金屬硅化物。11.根據(jù)權(quán)利要求7所述的集成電路元件，其特征在于所述金屬化合物包含兩種或兩種以上的過渡金屬。12.根據(jù)權(quán)利要求1所述的集成電路元件，其特征在于所述源極與漏極區(qū)凹陷于所述基底中。13.一種形成集成電路元件的方法，其特征在于，該方法包括下列步驟在一個基底的一個表面上形成一個柵極介電質(zhì)，該基底具有第一能隙；在該柵極介電質(zhì)上形成一個柵電極；沿該柵電極和該柵極介電質(zhì)相對的側(cè)壁上形成一對間隔物；在位于該柵極介電質(zhì)兩側(cè)的該基底的該表面上外延成長源極與漏極區(qū)，其中，該源極與漏極區(qū)的至少一個上方表面是具有第二能隙的材料，且該第二能隙比該基底的第一能隙低；在該源極與漏極區(qū)中至少一個的上面形成一個金屬層；在該金屬層上形成一個第一介電層；在該第一介電層上形成一個第二介電層；在該第一介電層和第二介電層中形成一個開口；以及在該開口中形成一個導電栓。14.一種形成集成電路元件的方法，其特征在于，該方法包括下列步驟在一個基底的一個表面上形成一個柵極介電質(zhì)，其中，該基底由一個第一型態(tài)半導體所構(gòu)成；在該柵極介電質(zhì)上形成一個柵電極；沿該柵電極和該柵極介電質(zhì)相對的側(cè)壁上形成一對間隔物；在位于該柵極介電質(zhì)兩側(cè)的該基底的該表面上外延成長源極與漏極區(qū)，其中，該源極與漏極區(qū)的至少一個上方表面由一個第二型態(tài)半導體所構(gòu)成；在該源極與漏極區(qū)中至少一個的上面形成一個金屬層；在該金屬層上形成一個第一介電層；在該第一介電層上形成一個第二介電層；在該第一介電層和第二介電層中形成一個開口；以及在該開口中形成一個導電栓。15.根據(jù)權(quán)利要求14所述的形成集成電路元件的方法，其特征在于所述第二型態(tài)半導體的能隙比形成所述基底的第一型態(tài)半導體的能隙低。16.根據(jù)權(quán)利要求15所述的形成集成電路元件的方法，其特征在于外延成長所述源極與漏極的方法包含選擇性外延成長法，其中，該選擇性外延成長法的反應(yīng)氣體包含硅、鍺、氫、氯、氮、氦、磷、硼、砷中的一種或其組合。17.根據(jù)權(quán)利要求15所述的形成集成電路元件的方法，其特征在于所述金屬層是金屬硅化物，通過金屬硅化程序形成。18.根據(jù)權(quán)利要求17所述的形成集成電路元件的方法，其特征在于，所述形成金屬層的方法還包括在溫度高于約300℃且壓力小于約10托下執(zhí)行第一回火步驟，并且氣體環(huán)境包含氫、氮、氦、氖、氬、氙或其組合；該第一回火步驟在所述金屬硅化程序的后面執(zhí)行。19.根據(jù)權(quán)利要求15所述的形成集成電路元件的方法，其特征在于所述第一介電層具有一個固有的拉伸張力或壓縮應(yīng)力。全文摘要本發(fā)明提供一種集成電路元件及其形成方法。該集成電路元件包含介電質(zhì)/金屬/第二能隙半導體/第一能隙基底結(jié)構(gòu)。為了降低接觸電阻，利用具有較低能隙的第二能隙半導體與金屬相接觸。該第二能隙半導體的能隙低于第一能隙基底的能隙，且低于1.1eV。此外，可以在金屬上沉積一個介電層，該介電層具有固有的應(yīng)力，從而補償所述金屬、第二能隙半導體和第一能隙基底中的應(yīng)力。本發(fā)明提供的集成電路元件及其形成方法，能夠降低接觸電阻，同時提高集成電路元件的效能和可靠性。文檔編號H01L21/8234GK1866539SQ200410057339公開日2006年11月22日申請日期2004年8月27日優(yōu)先權(quán)日2004年8月27日發(fā)明者李文欽,葛崇祜,胡正明申請人:臺灣積體電路制造股份有限公司