專利名稱：半導體元件和隔離半導體元件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體元件，更具體地，本發(fā)明涉及一種采用淺溝隔離STI(Shallow Trench Isolation)方法隔離半導體元件的方法和帶有多個采用所述方法隔離的元件的半導體元件。
背景技術(shù)：
眾所周知，在制造半導體集成電路過程中，已經(jīng)使用器件隔離技術(shù)對晶體管和電容器之類的單個器件進行電絕緣。在各種器件隔離方法中，局部硅氧化LOCOS(Local Oxidation of Silicon)方法和淺溝隔離(STI)方法得到普遍應(yīng)用。
所述局部硅氧化(LOCOS)方法為在硅基片的工作區(qū)(active region)形成一個氮化物基層掩模圖案，并且以所述掩模圖案作為掩模來熱氧化所述硅基片。然而，所述局部硅氧化(LOCOS)方法具有一個缺點在氧化層和硅基片之間的交接面會出現(xiàn)鳥嘴(bird’s beak)現(xiàn)象。因此，在高度集成的器件中，此種方法的使用受到限制。此種限制的結(jié)果是淺溝隔離(STI)方法在高度集成的元件中得到廣泛的應(yīng)用，因為所述淺溝隔離(STI)方法是通過在基片上形成一條淺溝，然后把氧化層埋入到所述溝中，而形成一個器件隔離區(qū)域。
圖1A至1C是說明采用傳統(tǒng)的淺溝隔離(STI)方法隔離半導體器件的方法的截面圖。
參見圖1A，一個氧化層(oxide layer)11和一個氮化層(nitride layer)12順序地沉積在基片10上。然后采用蝕刻元件隔離掩模的工藝在所述氧化層11和氮化層12上形成圖案，籍此在暴露的所述基片10上形成一個元件隔離區(qū)域。在此，所述氧化層11用作緩沖層，防止由于基片10和氮化層12直接接觸而產(chǎn)生應(yīng)力。所述氮化層12用作蝕刻掩模，以在后續(xù)的化學機械研磨拋光CMP(Chemical Mechanical Polishing)工藝中形成溝和蝕刻停止層。
接下來，所述基片10的暴露的部分被蝕刻至預(yù)先設(shè)定的深度，從而形成溝。然后，可選地，沿著上面所得到的結(jié)構(gòu)上形成一個內(nèi)襯氮化層14，并且在其下插入一位于所述溝的側(cè)壁上的側(cè)氧化層13。此處形成的所述內(nèi)襯氮化層14用于抑制硼分離現(xiàn)象，并且防止在后續(xù)的氧化過程中因側(cè)壁額外的氧化而產(chǎn)生應(yīng)力，從而提高器件的性能。此后，在上述基片結(jié)構(gòu)的整個表面上，以徹底填充所述溝的方式沉積一個元件隔離層15，其中，在所述溝上已經(jīng)形成有所述的內(nèi)襯氮化層14。也就是，所述元件隔離層15具有間隙填充特性。
參見圖1B，對上述得到的包括元件隔離層15的結(jié)構(gòu)進行CMP工藝處理，使得氮化層12暴露出來。
參見圖1C，所述氮化層12被采用濕蝕刻的方法去除。
上述的STI工藝可以克服所述LOCOS方法的缺點，因此，可以用在高度集成的元件中。因此，所述STI工藝是應(yīng)用最廣泛的元件隔離方法。然而，所述STI工藝在應(yīng)用中仍然有其局限性。具體而言，雖然在元件隔離層的內(nèi)部，例如一淺溝，應(yīng)該采用化學氣相沉積(CVD)法填充如氧化層之類的絕緣層，但是由于被隔離元件的寬度的減小，不容易以通常的方法將絕緣層填充所述的溝。
隨著溝槽型器件絕緣層寬度的減小，來自臨近設(shè)置的單元的電場更可能影響其它相鄰單元。因此，設(shè)備集成度的尺度縮小反過來導致來自臨近單元的電場更可能使得載流子沿著元件隔離層的側(cè)壁被反轉(zhuǎn)，并且，進一步導致刷新特性的下降。
同時，在亞0.1μm(sub-0.1μm)動態(tài)隨機存取儲存(DRAM)元件技術(shù)中，金屬屏蔽嵌入(MSE)-STI結(jié)構(gòu)被設(shè)計用于屏蔽電場。所述MSE-STI結(jié)構(gòu)是采用向所述溝槽中填充多晶硅而形成的。具體地，圖2示出了一種MSE-STI結(jié)構(gòu)，此種結(jié)構(gòu)公開于Yongjik Park等人所著的一篇題為“超過100nm技術(shù)節(jié)點的COB堆棧DRAM單元技術(shù)”(COB StackDRAM Cell Technology beyond 100nm Technology Node)，TechnologyDigest of IEDM，391-394(2001)，在此把此篇文章的全部內(nèi)容參引進來。
在上述元件隔離層的制造工藝中，在用多晶硅填充溝槽同時，伴隨有一個后蝕刻工藝。然而，在后蝕刻工藝后，在墊氮化層的側(cè)壁上會存有多晶硅殘余，從而降低元件的特性。所以在所述后蝕刻工藝之后，有必要進行一次熱氧化工藝處理，從而形成一個氧化層，在所述多晶硅的頂部進行元件絕緣。但是，在熱氧化工藝過程中，所述多晶硅受熱膨脹，大面積地展寬，且這種大面積的擴展將在所述基片上劇烈地施加應(yīng)力。

發(fā)明內(nèi)容
因此，本發(fā)明的目的之一在于，提供一種可以防止由于沿著元件絕緣層側(cè)壁的反轉(zhuǎn)而產(chǎn)生泄漏電流，并且可以通過在溝槽中形成具有小電容的空腔而減少電阻-電容(RC)延時的半導體元件隔離結(jié)構(gòu)。
本發(fā)明的另一個目的在于，提供一種在半導體元件中隔離元件的方法，該方法可以方便地將元件隔離層填充到具有大的深寬比的溝槽內(nèi)；并且可以通過在溝槽中填充屏蔽溝槽中的電場的硅來防止在墊氮化層的側(cè)壁上形成硅的殘余；以及還可以防止由熱氧化工藝導致的應(yīng)力。
根據(jù)本發(fā)明的第一目的，提供一種半導體器件，其包括一片帶有溝槽的硅基片，且在所述溝槽的底部具有至少一個硅柱，其中，所述硅柱成為微溝槽的側(cè)壁；和一個選擇性地且部分地填充到所述溝槽和所述多個微溝槽中的一個元件隔離層。
根據(jù)本發(fā)明的另一目的，還提供一種隔離半導體器件的方法，其包括以下步驟通過在一器件隔離區(qū)蝕刻一硅基片而形成一個主溝槽，通過在所述主溝槽的底部多處蝕刻所述硅基片而形成至少一個輔助溝槽；并且在所述主溝槽和輔助溝槽中埋入一元件隔離層。


根據(jù)下文結(jié)合附圖給出的具體實施例，可以更好地理解本發(fā)明的上述及其它目的和技術(shù)特征，其中所述附圖包括圖1A至1C是描述在一半導體器件中隔離半導體元件的傳統(tǒng)方法的截面圖；圖2示出了一個傳統(tǒng)的MSE-STI結(jié)構(gòu)；圖3是本發(fā)明所述的優(yōu)選具體實施方式
中的一個元件隔離結(jié)構(gòu)的截面圖；圖4A至4F是描述本發(fā)明的優(yōu)選實施的隔離半導體器件構(gòu)元的方法的截面圖。
具體實施例方式
在下文中，將參考附圖對本發(fā)明的優(yōu)選實施方式進行詳細的描述。
圖3是本發(fā)明所述的優(yōu)選具體實施方式
中的一個元件隔離結(jié)構(gòu)的截面圖；如圖所示，在一個硅基片301的一個元件隔離區(qū)域中形成一個溝槽T。所述溝槽T包括一個寬度與指定元件隔離區(qū)域?qū)挾认嗤闹鳒喜跿1，和多個在所述主溝槽T1底部形成的輔助溝槽T2。所述主溝槽T1是由一個元件隔離掩模和一次蝕刻而設(shè)定的，而所述輔助溝槽T2是由精細蝕刻所述主溝槽T1底部硅基片301的預(yù)先設(shè)定的區(qū)域而設(shè)定的。在形成多個輔助溝槽T2的同時，從一虛線D向上延伸出的多個硅柱320A即存在于所述輔助溝槽T2之間。
在所述溝槽T的內(nèi)表面覆蓋有一第一氧化層303，在所述第一氧化層303的頂部形成有一第二氧化層304，以填充所述溝槽T。其中，所述第一氧化層303是一個熱氧化層，而所述第二氧化層304是一個采用化學氣相沉積(CVD)法形成的氧化層。
如圖所示，如果硅柱320A位于輔助溝槽T2之間，因為被隔離元件之間的距離加大，可以在防止由于沿著一元件隔離層的側(cè)壁發(fā)生的反轉(zhuǎn)而產(chǎn)生的泄漏電流的同時，產(chǎn)生屏蔽電場的作用。也就是說，甚至在需要精細的元件隔離結(jié)構(gòu)的超大規(guī)模集成元件中的有限的區(qū)域內(nèi)，也可以實現(xiàn)電場屏蔽并防止泄漏電流產(chǎn)生。既然所述硅柱320A不是通過溝槽T中的沉積工藝和后蝕刻工藝形成的，還可以解決如圖2所示的產(chǎn)生硅殘余的問題。
既然每個輔助溝槽T2的寬度都非常小，所述第二氧化層304不是完全地填充到其中。其結(jié)果是，形成多個空腔C。所述空腔C具有非常小的電容，因此，產(chǎn)生導致電阻-電容(RC)延時的電容下降的效果?？梢灾辉谝徊糠炙鲚o助溝槽T2中形成所述空腔C。此外，由于不需要徹底填充所述輔助溝槽T2，所以將所述第二氧化層304填充到所述溝槽T容易得多。
因為在此優(yōu)選實施方式中，不使用如多晶硅層之類的導電層填充溝槽T，所以沒必要在溝槽填充工藝之后，再進行一次熱氧化工藝。從而，可以防止在溝槽填充工藝之后進行熱氧化而產(chǎn)生的應(yīng)力。
圖4A至4F是描述本發(fā)明的優(yōu)選實施例的隔離半導體元件的元件構(gòu)元的方法的截面圖。
參見圖4A，在一硅基片401上相繼形成一個緩沖氧化層402和一個墊氮化層403，以在形成溝槽的蝕刻工藝中用作蝕刻掩模，并在化學機械研磨拋光(CMP)工藝中用作蝕刻停止層。
所述緩沖氧化層402有助于減少由硅基片401和墊氮化層403之間的直接接觸所產(chǎn)生的應(yīng)力。雖然，所述優(yōu)選的具體實施方式
只例舉了單層的緩沖氧化層402，還可以為相同的目的形成多晶硅與氧化物的層堆棧和氮氧化物層。也可以略去緩沖氧化層402的形成。此外，在使用硅晶片之外，所述基片401可以不需脫離本發(fā)明的主旨和范圍而采用硅外延層。
采用元件隔離掩模進行印刷而在墊氮化層403和緩沖氧化層402上形成圖案，籍此得到如圖4B所示的帶有圖案的墊氮化層403A和帶有圖案的緩沖氧化層402A。然后使用帶有圖案的墊氮化層403A作為蝕刻掩模把所述硅基片401蝕刻至預(yù)先設(shè)定的深度。通過所述蝕刻工藝，形成一個主溝槽404。在本發(fā)明的優(yōu)選實施方式中，所述主溝槽404的深度和寬度是考慮到最終形成的溝槽的所需的總深度而設(shè)定的。
主溝槽404形成的更詳細內(nèi)容為，在墊氮化層403上覆蓋一層光刻膠，采用照相-曝光和定影工藝使用元件隔離掩模形成圖案。然后采用光刻膠圖案作為掩模蝕刻墊氮化層403和緩沖氧化層402。此次蝕刻采用帶有圖案的墊氮化層403A作為蝕刻掩模，并一直蝕刻到硅基片401的一部分被蝕刻掉為之。此后，留下來的光刻膠圖案被除去。
參見圖4C，通過進行熱氧化工藝處理在主溝槽404的內(nèi)壁上生成一個第一氧化層405。在上述得到的結(jié)構(gòu)上形成半球狀的硅顆粒(HSG)406。第一氧化層405用作形成輔助溝槽的蝕刻掩模。在氧化物用作蝕刻掩模之外，還可以使用與硅有不同的蝕刻選擇性的薄層。此種薄層的例子如一個氧化層和一個氮化物與氧化物的層的堆棧。
參考圖4D，采用HSG 406作為掩模對第一氧化層405進行各向異性的蝕刻。更具體地，位于主溝槽404底部表面的第一氧化層405在多個區(qū)域被蝕刻，籍此形成第一氧化層圖案405A。在幾何結(jié)構(gòu)上，HSG 406具有對應(yīng)于顆粒邊界的凹槽部分和對應(yīng)于硅顆粒的安裝部分，并且第一氧化層405在所述凹槽部分被蝕刻。
參見圖4E，采用第一氧化層圖案405A作為掩模，所述硅基片401在溝槽404的底部暴露出來的部分被蝕刻。通過此蝕刻，形成多個輔助溝槽407和多個在第一輔助溝槽407A和第二輔助溝槽407B之間的硅柱401A。
參見圖4F，通過一熱氧化工藝過程，沿著溝槽外形薄薄地生成一第二氧化層408。然后，使用CVD方法向主溝槽404和輔助溝槽407填充一第三氧化層409。接下來，繼續(xù)進行如CMP工藝和除去帶圖案的墊氮化層403A的傳統(tǒng)工藝，以完成元件隔離層的形成。
由于輔助溝槽407具有細微的結(jié)構(gòu)，在本發(fā)明的優(yōu)選實施方式中，第三氧化層409部分地填充每個輔助溝槽407，籍此形成多個空腔410。特別是，所述CMP工藝一直進行到帶圖案的墊氮化層403A的表面暴露出來為止。在所述CMP工藝處理之后，通過將所述構(gòu)件浸漬到用于去除氮化層的濕蝕刻溶液中，把帶圖案的墊氮化層403A去除，比如，磷酸(H3PO4)是此種濕蝕刻溶液的例子。
雖然圖3和圖4A-4F示出三個硅柱401A，硅柱的數(shù)量是不重要的，但應(yīng)該指出的是，應(yīng)有至少一個硅柱位于所述輔助溝槽之間。其結(jié)果是，可以產(chǎn)生屏蔽電場的作用。而且，隔離元件之間的距離加大，即使在集成度非常高的元件中，也可以防止由沿著所述溝槽的側(cè)壁出現(xiàn)的反轉(zhuǎn)導致產(chǎn)生的泄漏電流。
此外，對所述輔助溝槽的不完全填充而導致的空腔可產(chǎn)生一個減小電容的額外效果。更進一步地，既然只有對于所述主溝槽才必須用隔離元件的氧化層完全填充，也就是，本優(yōu)選實施方式中所述第三氧化層，中空的需要填充的深度也減小，籍此，使用于元件隔離層中的氧化層的埋入變得容易。
本申請包含2003年12月29日在韓國專利局提出的韓國專利申請KR 2003-0098450的主旨，在此處將所述專利申請的全部內(nèi)容參引進來。
雖然是結(jié)合一些優(yōu)選實施例而對本發(fā)明進行的描述，但是本領(lǐng)域中的一般技術(shù)人員顯然可以意識到在不偏離如同權(quán)利要求中所界定的本發(fā)明的范圍和主旨的情況下，可以進行各種的變換和改型。
權(quán)利要求
1.一種半導體器件，其包括一片帶有一溝槽的硅基片，且在所述溝槽的底部具有至少一個硅柱，其中，所述硅柱為微溝槽的側(cè)壁；和一個選擇性地部分填充到所述溝槽和所述多個微溝槽中的器件隔離層。
2.如權(quán)利要求1所述的半導體器件，其特征在于通過采用所述器件隔離層部分地填充所述微溝槽，得到至少一個空腔。
3.如權(quán)利要求1所述的半導體器件，其特征在于所述器件隔離層包括一個采用化學氣相沉積工藝形成的氧化層。
4.一種隔離半導體器件的方法，其包括以下步驟通過在一器件隔離區(qū)域蝕刻一硅基片而形成一個主溝槽；通過蝕刻所述主溝槽的底部而形成至少一個輔助溝槽；和在所述主溝槽和輔助溝槽中埋入一器件隔離層。
5.如權(quán)利要求4所述的方法，其特征在于形成至少一個輔助溝槽的步驟包括下列步驟形成一個與位于所述主溝槽底部表面的硅基片具有不同的蝕刻選擇性的蝕刻掩模層；在所述蝕刻掩模層上形成半球狀的硅顆粒；用所述半球狀的硅顆粒作為掩模，采用蝕刻工藝使所述蝕刻掩模層帶有圖案；和采用所述帶有圖案的蝕刻掩模層作為掩模，對位于所述主溝槽底部的硅基片進行蝕刻。
6.如權(quán)利要求5所述的方法，其特征在于所述蝕刻掩模是一個采用熱氧化工藝形成的氧化層。
7.如權(quán)利要求5所述的方法，其特征在于形成所述主溝槽的步驟包括以下的步驟在一個硅基片上形成一個墊絕緣層；用一個器件絕緣掩模采用照相印刷工藝在所述墊絕緣層上形成一個光刻膠圖案；以所述光刻膠圖案作為掩模，對所述墊絕緣層和所述硅基片進行蝕刻，形成所述主溝槽；去除所述光刻膠圖案。
8.如權(quán)利要求7所述的方法，其特征在于所述墊絕緣層是通過把一個緩沖氧化層和一個墊氮化層層疊起來而得到的。
9.如權(quán)利要求7所述的方法，其特征在于所述的埋入器件隔離層的步驟包括以下的步驟在硅基片位于所述主溝槽和所述輔助溝槽處的表面上形成一個第一氧化層；采用化學氣相沉積方法，在一個包括所述第一氧化層和所述硅基片的基層結(jié)構(gòu)上形成一個第二氧化層；對所述硅基片的整個表面進行化學機械拋光工藝處理，直至所述墊絕緣層暴露出來；且去除所述墊絕緣層。
10.如權(quán)利要求9所述的方法，其特征在于在用于形成所述第二氧化層的化學氣相沉積方法的過程中，在所述輔助溝槽中形成至少一個空腔。
全文摘要
本發(fā)明涉及一種半導體器件和一種隔離此種半導體器件的方法。所述的半導體器件包括一片帶有一溝槽的硅基片，且在所述溝槽的底部具有至少一個硅柱，其中，所述硅柱成為微溝槽的側(cè)壁；和一個選擇性地部分填充到所述溝槽和所述多個微溝槽中的一個器件隔離層。
文檔編號H01L21/70GK1638087SQ20041006262
公開日2005年7月13日 申請日期2004年6月30日 優(yōu)先權(quán)日2003年12月29日
發(fā)明者皮昇浩 申請人:海力士半導體有限公司