專(zhuān)利名稱(chēng)：制造凸出源漏mosfet的方法以及由此制造的器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及制造FET半導(dǎo)體器件的方法，更具體地，涉及制造SOI CMOS結(jié)構(gòu)的方法以及由其制造的器件。
背景技術(shù)：
縮小(減小尺寸)硅絕緣體(SOI)互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)，需要減小硅的厚度，以便達(dá)到器件的性能目標(biāo)(短溝道控制，等)。
圖1A表示現(xiàn)有技術(shù)SOI器件10的典型結(jié)構(gòu)，這種結(jié)構(gòu)是在器件10的薄硅層12的表面上外延生長(zhǎng)圖1B的凸出源/漏區(qū)28S/28D之前的結(jié)構(gòu)。器件10包括形成在埋入氧化物(BOX)層11上形成的薄硅層12。由電介質(zhì)(柵氧化物)層14形成的柵極疊層，形成在上述薄硅層12上，柵極18由形成在上述柵極電介質(zhì)層14上的多晶硅構(gòu)成，并且在柵極18上形成硬掩模22。由氧化硅構(gòu)成的側(cè)壁間隔16形成在柵極18的側(cè)壁上，用于完全覆蓋柵極18的側(cè)壁表面。
注意，拉出硬掩模22下的間隔16導(dǎo)致在柵極18頂角處暴露一些多晶硅的側(cè)表面。這是由于正常加工導(dǎo)致的典型間隔拉出(間隔過(guò)度刻蝕，等)。通過(guò)以前公知的方法減少這種拉出，將減少整個(gè)過(guò)程(殘余氮化物，等)的穩(wěn)固性。
圖1B表示在薄硅層12的表面上生長(zhǎng)凸出源28S和凸出漏28D之后的圖1A的器件10。圖1B說(shuō)明的問(wèn)題是柵極18上角處的暴露會(huì)導(dǎo)致硅小結(jié)28T的假生長(zhǎng)，這可以在柵極18頂角的暴露區(qū)域看到。
過(guò)去的工藝要求是用間隔16保護(hù)多晶硅柵18的多晶硅，用于避免在凸出的源漏形成期間形成假的外延生長(zhǎng)。
硅化是將硅(Si)材料轉(zhuǎn)化成硅化物材料的過(guò)程。作為硅化過(guò)程的結(jié)果，硅的消耗取決于所形成的硅化物的類(lèi)型。例如，形成硅化鈷(CoSi)比形成硅化鎳(NiSi)消耗更多的硅。在SOI CMOS中需要凸出的源和漏結(jié)構(gòu)，因?yàn)樵谄渲行纬善骷墓鑼拥暮穸葴p小。這是達(dá)到連續(xù)減小硅厚度的基本方法，即策略。
形成凸出的源/漏區(qū)的過(guò)程僅有非常有限的處理窗口。柵多晶硅通過(guò)硬掩模22和/或在側(cè)壁間隔16上方的任何暴露，都會(huì)導(dǎo)致柵極18暴露位置的表面上不希望出現(xiàn)的硅小結(jié)28T的外延生長(zhǎng)。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種形成消除柵極暴露傾向的結(jié)構(gòu)的方法/工藝。
本發(fā)明的另一個(gè)目的是提供這樣的結(jié)構(gòu)。
根據(jù)本發(fā)明，提供一種形成SOI MOSFET器件的方法，該SOIMOSFET器件具有形成在具有柵極疊層的電介質(zhì)層上的硅層；柵極疊層側(cè)壁上的側(cè)壁間隔以及形成在硅層的表面上的凸出的源/漏區(qū)。柵極疊層包括在柵極電介質(zhì)層上面由多晶硅形成的柵極，柵極電介質(zhì)層形成在硅層表面上。包括非晶硅層的帽形成在柵多晶硅的頂面上。在帽層的周邊形成缺口。缺口由電介質(zhì)材料的塞子填充。形成在缺口中的塞子向下延伸到間隔側(cè)壁頂部以下，用于消除柵多晶硅的暴露，從而避免在形成凸出源/漏區(qū)形成期間的假外延生長(zhǎng)。


下面參考附圖解釋和描述本發(fā)明的上述和其它方面和優(yōu)點(diǎn)。在附圖中圖1A表示現(xiàn)有技術(shù)SOI CMOS FET器件的典型結(jié)構(gòu)，這種結(jié)構(gòu)是在器件的薄硅層的表面上形成圖1B的凸出源/漏區(qū)之前的結(jié)構(gòu)；圖1B表示通過(guò)在薄硅層的表面上外延生長(zhǎng)硅生長(zhǎng)凸出源和凸出漏之后的圖1A的器件10，其中具有在外延生長(zhǎng)過(guò)程中在柵極頂角上假生長(zhǎng)的不需要的小結(jié)；圖2A表示圖1A的器件，其中已經(jīng)按照本發(fā)明進(jìn)行了修改，在柵極的頂面上在非晶硅層上形成硬掩模層之前，在柵極的頂面上形成非晶硅層；圖2B表示形成凸出的源/漏后的圖2A的器件，其中源/漏的形成使用了改進(jìn)的方法，即僅在源/漏上外延生長(zhǎng)，而不在柵多晶硅的頂角上形成任何外延硅的小結(jié)；圖3A-3J表示根據(jù)本發(fā)明制造圖2A和2B所示器件的工藝流程；圖4是用作圖3E到3G所示的刻蝕步驟的工藝流程圖，用于選擇性地切除在覆蓋(blanket)多晶硅層頂部的非晶層，并刻蝕柵多晶硅和柵極電介質(zhì)，形成柵極。
具體實(shí)施例方式
參看圖2A和2B，本發(fā)明提供一種形成凸出源區(qū)28S和凸出漏區(qū)28D的方法，源區(qū)28S和漏區(qū)28D與柵極18自對(duì)準(zhǔn)，并且柵極18的側(cè)壁間隔具有好的加工窗口。特別是，本發(fā)明提供一種形成圖1B結(jié)構(gòu)的方法/工藝，其中通過(guò)防止柵極18側(cè)壁的多晶硅受到外延沉積處理而沒(méi)有假小結(jié)28T的生長(zhǎng)，從而形成凸出源/漏區(qū)28S/28D。
本發(fā)明方法的工藝要求是在柵多晶硅18與間隔26S之間插入另外一層電介質(zhì)材料，用于在形成凸出的源/漏區(qū)28S/28D期間消除柵多晶硅18的暴露多晶硅并避免形成假的外延生長(zhǎng)。
圖2A表示圖1A的器件，其中已經(jīng)按照本發(fā)明進(jìn)行了修改，在柵極18的頂面上形成非晶硅層21B隨后在柵極18的頂面上在非晶硅層21B上形成硬掩模層22。接著，通過(guò)刻蝕掉非晶硅層21B的外邊緣，在柵極18的頂部形成缺口24(示于圖3F和3G)。在柵極18頂部形成的缺口24，被電介質(zhì)塞26P填充，從而形成頂缺口柵極(TNG)結(jié)構(gòu)。缺口24填充電介質(zhì)塞26P，用于防止在柵極18頂端上的多晶硅上形成圖1B中看到的小結(jié)28T之類(lèi)的結(jié)構(gòu)。
圖2A和2B類(lèi)似于圖1A和1B，表示形成外延凸出源/漏區(qū)28S/28D之前和之后的結(jié)構(gòu)。
圖2A表示間隔拉下到與圖1A相同的高度，但電介質(zhì)塞26P防止在形成凸出源/漏區(qū)28S/28D的步驟過(guò)程中柵極18的多晶硅暴露。
圖2B表示形成凸出的源/漏區(qū)28S/28D后的圖2A的器件，其中源/漏區(qū)28S/28D的形成使用了改進(jìn)的方法，即僅在源區(qū)28S和漏區(qū)28D的位置上外延生長(zhǎng)。在柵極18多晶硅的頂角上沒(méi)有圖1B中看到的假生長(zhǎng)。
圖3A-3J表示制造圖2A和2B的結(jié)構(gòu)的工藝流程。本發(fā)明這個(gè)實(shí)施例的一個(gè)優(yōu)點(diǎn)是，上述的正常工藝流程需要非常少的處理。關(guān)鍵是形成具有缺口24的頂缺口柵極結(jié)構(gòu)(TNG)，接著在正常工藝程序中用一套電介質(zhì)塞26P填充。此結(jié)構(gòu)是用如下的步驟形成的1)在柵多晶硅的頂部薄區(qū)制備選擇性缺口，必須以可控和可重復(fù)的方式進(jìn)行，這是通過(guò)在用于形成柵極的多晶硅層的表面上形成非晶層而實(shí)現(xiàn)的；圖3A表示潛在的柵極疊層，包括二氧化硅的SOI材料埋入氧化物(BOX)層11，上面覆蓋傳統(tǒng)的SOI薄硅層12。在BOX層11上形成柵極氧化物層14B的覆蓋(blanket)層和覆蓋(blanket)多晶硅層18B。多晶硅層18B可以是摻雜的或未摻雜的。
圖3B表示本發(fā)明第一步驟之后的圖3A的疊層，隨后形成本發(fā)明的TNG結(jié)構(gòu)，在離子注入所述覆蓋(blanket)多晶硅層18B頂面用于柵極18的過(guò)程中，所述疊層用于在多晶硅層18B的頂面形成覆蓋(blanket)的、薄非晶硅層21B。鍺或硅離子(21I)注入的數(shù)量，足以使多晶硅的所需厚度非晶化。非晶層的厚度通過(guò)選擇所用的離子能量是可控的。
2)圖3C表示柵極圖案應(yīng)用到圖3B的器件10的過(guò)程。這個(gè)過(guò)程開(kāi)始是在覆蓋(blanket)非晶硅層21B的表面上沉積硬掩模材料(如氮化硅、TEOS等)的覆蓋(blanket)硬掩模層22B，接著執(zhí)行照相平版印刷制圖的初始步驟，在覆蓋(blanket)硬掩模層22B上形成光致抗蝕劑(PR)掩模23。
圖3D表示將刻蝕硬掩模層22B刻蝕成光致抗蝕劑掩模23圖案的過(guò)程中使用光致抗蝕劑掩模23之后的圖3C的器件10，將刻蝕硬掩模層22B刻蝕成光致抗蝕劑掩模23的圖案是通過(guò)硬掩模反應(yīng)離子刻蝕(RIE)形成適于制成柵極疊層圖案的硬掩模22而完成的。
圖3E表示從有圖案的硬掩模22上剝離PR掩模23后的圖3D的器件10。
3)圖3F表示在圖3E的非晶硅層21B中TNG選擇形成缺口24之后的圖3E的器件10，所述缺口作為硬掩模22以下的底切缺口24，在缺口24之間形成非晶硅帽21。選擇底切非晶層21B形成非晶硅帽21是在多晶硅RIE(下面詳細(xì)描述)過(guò)程中完成的。
4)圖3G表示具有通過(guò)RIE刻蝕覆蓋(blanket)多晶硅層18B和覆蓋(blanket)柵極電介質(zhì)層14B之后的TNG結(jié)構(gòu)的圖3F的器件，RIE刻蝕后形成與硬掩模22對(duì)齊的多晶硅柵極18和柵極電介質(zhì)層14。這是利用標(biāo)準(zhǔn)RIE刻蝕相對(duì)硬掩模22選擇性刻蝕多晶硅而形成的。
5)圖3H表示覆蓋沉積一個(gè)間隔層26B之后的圖3G的器件10，間隔層26B由合適的間隔材料構(gòu)成，并且覆蓋器件10的表面，同時(shí)使用圖2A和2B中看到的塞子26P所用的材料填充非晶硅層21B的缺口24。間隔層26B中的間隔材料是由任意的間隔材料構(gòu)成的，例如電介質(zhì)材料，如二氧化硅或氮化硅。
6)圖3I表示深刻蝕間隔層26B之后的器件10，其中在柵極18的側(cè)壁形成間隔26S，同時(shí)在柵極結(jié)構(gòu)的頂部在底切缺口24中形成塞子26P，從而在形成圖3J所示的隨后外延生長(zhǎng)凸出源/漏的過(guò)程中對(duì)多晶硅柵極18的多晶硅提供保護(hù)。
圖3J表示形成與側(cè)壁間隔26S并列的凸出源/漏區(qū)28S/28D之后的圖3I的器件，在用于形成凸出源/漏區(qū)28S/28D的外延生長(zhǎng)過(guò)程中沒(méi)有在柵極18的頂部形成小結(jié)。
此時(shí)，多晶硅側(cè)壁間隔26S和頂帽22可以被去除，并且傳統(tǒng)的加工步驟，如同本領(lǐng)域一般技術(shù)人員公知的，可以用于結(jié)束FET結(jié)構(gòu)的形成。
形成底切再次參看圖3E，下面結(jié)合圖4描述在覆蓋(blanket)多晶硅層18B的頂部用于選擇性底切選擇非晶化層21B以及完成柵多晶硅刻蝕的刻蝕步驟。多晶硅刻蝕可以調(diào)節(jié)，用于得到柵極層18B頂部的精確底切。這是通過(guò)使用三步驟刻蝕工藝完成的。這個(gè)刻蝕工藝開(kāi)始于圖4的40，是在去耦等離子刻蝕反應(yīng)器(未圖示)中進(jìn)行的。
A)形成頂缺口/底切在步驟42，執(zhí)行初始穿透和刻蝕非晶化/預(yù)摻雜多晶硅層21B。這個(gè)加工步驟使用低壓(4-6mT)和高偏壓刻蝕(180-200W)，使用80-120HBr(溴化氫)和少量氧氣(O2，2-10sccm)。這個(gè)步驟通過(guò)底切非晶硅層21B得到缺口24。并且，層21B的底切數(shù)量通過(guò)HBr/O2比可得到非常精確控制。
B)鈍化頂缺口/底切以用于精確TNG控制在步驟44中，執(zhí)行鈍化步驟，其中缺口24的側(cè)壁必須鈍化，以便在其余的柵極刻蝕過(guò)程中保持缺口。這個(gè)步驟在注入破壞/預(yù)摻雜的非晶硅層21B的暴露表面上生長(zhǎng)的氧化硅層(未圖示)較厚。這個(gè)步驟使用的壓力在40-60mT的范圍內(nèi)，高頂源功率(450-650W)，以及純氧氣(O2，100-150sccm)。
C)水平鈍化穿透刻蝕以及刻蝕，以形成多晶硅柵極和柵極電介質(zhì)層在步驟46中，執(zhí)行短的穿透步驟，隨后刻蝕其余的多晶硅/柵極電介質(zhì)疊層，即層18B/14B。多晶硅和柵極電介質(zhì)刻蝕是高度選擇性的RIE過(guò)程，在過(guò)程中使用諸如HBr、氧(O2)和氦(He)等物質(zhì)。這個(gè)加工步驟使用的壓力范圍為20-60mT，頂/底功率分別為200-400W和30-100W，以HBr(150-300sccm)，O2(4-10sccm)，He作為稀釋氣體。這是標(biāo)準(zhǔn)柵多晶硅/柵極電介質(zhì)刻蝕步驟。
底切的形成和多晶硅/柵極刻蝕過(guò)程在步驟48結(jié)束，從去耦等離子刻蝕反應(yīng)器中取出器件10。
雖然按照上述的優(yōu)選實(shí)施例描述了本發(fā)明，但本領(lǐng)域的一般技術(shù)人員應(yīng)該認(rèn)識(shí)到，本發(fā)明可以在權(quán)利要求的精神和范圍內(nèi)修改實(shí)施，即在不偏離本發(fā)明精神和范圍的條件下，可以做出形式和細(xì)節(jié)上的變化。因此，所有這些變化在本發(fā)明的范圍內(nèi)，本發(fā)明包括權(quán)利要求的主題。
權(quán)利要求
1.一種形成SOI MOSFET器件的方法，該SOI MOSFET器件具有形成在具有柵極疊層的電介質(zhì)層上的硅層；柵極疊層側(cè)壁上的側(cè)壁間隔以及形成在硅層的表面上的凸出的源/漏區(qū)，其中柵極疊層包括在柵極電介質(zhì)層上面由多晶硅形成的柵極，所述柵極電介質(zhì)層形成在所述硅層的表面上，所述方法包括如下步驟在柵極層上面形成帽層；形成在所述多晶硅上的柵掩模，用于制成柵極的圖案，所述掩模覆蓋所述帽層的一部分，所述掩模具有圖案并具有周邊；利用刻蝕工藝在柵掩模的圖案中刻蝕所述帽層，該刻蝕工藝在所述掩模周邊的下面的所述帽層以下底切，從而在掩模下的帽層中形成缺口；通過(guò)在所述柵掩模的所述圖案中刻蝕，從而形成電極疊層的圖案；用電介質(zhì)塞在所述柵多晶硅與側(cè)壁間隔之間填充所述缺口，以便去除柵多晶硅的暴露部分；沿柵極側(cè)壁直至所述塞接觸所述柵多晶硅的高度以上形成所述側(cè)壁間隔；以及在所述硅層的頂部從所述間隔側(cè)邊開(kāi)始形成凸出的源區(qū)和凸出的漏區(qū)，由此避免了在形成凸出的源/漏區(qū)過(guò)程中形成假外延生長(zhǎng)。
2.如權(quán)利要求1所述的方法，其特征在于，所述帽層包括在形成柵掩模之前通過(guò)離子注入多晶硅形成的非晶硅。
3.如權(quán)利要求1所述的方法，其特征在于，所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕以便形成所述塞和所述側(cè)壁間隔。
4.如權(quán)利要求2所述的方法，其特征在于所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕形成所述塞和所述側(cè)壁間隔。
5.如權(quán)利要求1所述的方法，其特征在于所述柵掩模包括硬掩模，以及所述帽層包括在形成柵掩模之前通過(guò)離子注入多晶硅形成的非晶硅。
6.如權(quán)利要求1所述的方法，其特征在于所述柵掩模包括硬掩模，以及所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕以形成所述塞和所述側(cè)壁間隔。
7.如權(quán)利要求6所述的方法，其特征在于所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕以形成所述塞和所述側(cè)壁間隔。
8.如權(quán)利要求1所述的方法，其特征在于使用低壓高偏壓刻蝕，通過(guò)在所述帽層下的所述底切形成所述缺口，從而在掩模圖案中刻蝕所述帽層。
9.如權(quán)利要求1所述的方法，其特征在于使用低壓高偏壓刻蝕，通過(guò)在所述帽層下的所述底切形成所述缺口，從而在掩模圖案中刻蝕所述帽層，以及接著通過(guò)在其上面生長(zhǎng)氧化硅來(lái)鈍化所述帽層的暴露表面。
10.如權(quán)利要求1所述的方法，其特征在于使用低壓高偏壓刻蝕，通過(guò)在所述帽層下的所述底切形成所述缺口，從而在掩模圖案中刻蝕所述帽層，接著通過(guò)在其上面生長(zhǎng)氧化硅來(lái)鈍化所述帽層的暴露表面，以及接著在高選擇性RIE工藝中在所述掩模的圖案中刻蝕所述多晶硅和所述柵極電介質(zhì)。
11.一種形成SOI MOSFET器件的方法，該SOI MOSFET器件具有形成在具有柵極疊層的電介質(zhì)層上的硅層；柵極疊層側(cè)壁上的側(cè)壁間隔以及形成在硅層的表面上的凸出的源/漏區(qū)，其中柵極疊層包括在柵極電介質(zhì)層上面由多晶硅形成的柵極，所述柵極電介質(zhì)層形成在所述硅層的表面上，所述方法包括如下步驟在柵極層上面形成由非晶硅構(gòu)成的帽層；形成在所述多晶硅上的柵掩模，用于制成柵極的圖案，所述掩模覆蓋所述帽層的一部分，所述掩模具有圖案并具有周邊；利用刻蝕工藝在柵掩模的圖案中刻蝕所述帽層，該刻蝕工藝在所述掩模周邊下面的所述帽層以下底切，從而在掩模下的帽層中形成缺口；通過(guò)在所述柵掩模的所述圖案中刻蝕，從而形成電極疊層的圖案；用電介質(zhì)塞在所述柵多晶硅與側(cè)壁間隔之間填充所述缺口，以便去除柵多晶硅的暴露部分；沿柵極側(cè)壁直至所述塞接觸柵多晶硅的高度以上形成所述側(cè)壁間隔；以及在所述硅層的頂部從所述間隔側(cè)邊開(kāi)始形成凸出源區(qū)和凸出漏區(qū)，由此避免了在形成凸出源/漏區(qū)過(guò)程中形成假外延生長(zhǎng)。
12.如權(quán)利要求11所述的方法，其特征在于所述帽層的非晶硅是在形成柵掩模之前通過(guò)離子注入多晶硅而形成的。
13.如權(quán)利要求11所述的方法，其特征在于所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕以便形成所述塞和所述側(cè)壁間隔。
14.如權(quán)利要求12所述的方法，其特征在于所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕以便形成所述塞和所述側(cè)壁間隔。
15.如權(quán)利要求11所述的方法，其特征在于所述柵掩模包括硬掩模，以及所述帽層包括在形成柵掩模之前通過(guò)離子注入多晶硅而形成的非晶硅。
16.如權(quán)利要求11所述的方法，其特征在于所述柵掩模包括硬掩模，以及所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕以形成所述塞和所述側(cè)壁間隔。
17.如權(quán)利要求16所述的方法，其特征在于所述電介質(zhì)塞和所述側(cè)壁間隔是通過(guò)形成電介質(zhì)材料覆蓋層而形成的，所述電介質(zhì)材料被深刻蝕以形成所述塞和所述側(cè)壁間隔。
18.如權(quán)利要求11所述的方法，其特征在于使用低壓高偏壓刻蝕，通過(guò)在所述帽層下的所述底切形成所述缺口，從而在掩模圖案中刻蝕所述帽層。
19.如權(quán)利要求11所述的方法，其特征在于使用低壓高偏壓刻蝕，通過(guò)在所述帽層下的所述底切形成所述缺口，從而在掩模圖案中刻蝕所述帽層，以及接著通過(guò)在其上面生長(zhǎng)氧化硅來(lái)鈍化所述帽層的暴露表面。
20.一種SOI MOSFET器件，該SOI MOSFET器件具有形成在具有柵極疊層的電介質(zhì)層上的硅層；柵極疊層側(cè)壁上的側(cè)壁間隔以及形成在硅層的表面上的凸出的源/漏區(qū)，其中柵極疊層包括在柵極電介質(zhì)層上面由多晶硅形成的柵極，所述柵極電介質(zhì)層形成在所述硅層的表面上，包括在柵極層上面的帽層；在所述多晶硅上的柵掩模，用于制成柵極的圖案，所述掩模覆蓋所述帽層的一部分，所述掩模具有圖案并具有周邊；所述帽層在柵掩模的圖案中，具有在掩模周邊下面的所述帽層以下的底切，所述底切在掩模下的帽層中形成缺口的形式；用電介質(zhì)塞在柵多晶硅與側(cè)壁間隔之間填充缺口，以便去除柵多晶硅的暴露部分；所述側(cè)壁間隔沿柵極側(cè)壁直至所述塞接觸柵多晶硅的高度以上；以及在所述硅層的頂部從所述間隔側(cè)邊開(kāi)始的凸出源區(qū)和凸出漏區(qū)。
全文摘要
本發(fā)明提供一種形成SOI MOSFET器件的方法，該SOIMOSFET器件具有形成在具有柵極疊層的電介質(zhì)層上的硅層，柵極疊層側(cè)壁上的側(cè)壁間隔以及形成在硅層的表面上的凸出的源/漏區(qū)。柵極疊層包括在柵極電介質(zhì)層上面由多晶硅形成的柵極，所述柵極電介質(zhì)層形成在所述硅層的表面上。電介質(zhì)材料的塞形成在柵多晶硅上面帽層中的缺口中。柵極的側(cè)壁覆蓋側(cè)壁間隔，側(cè)壁間隔覆蓋一部分塞，以便消除柵多晶硅的暴露，從而避免在形成凸出源/漏區(qū)形成期間的假外延生長(zhǎng)。
文檔編號(hào)H01L21/336GK1630046SQ20041006862
公開(kāi)日2005年6月22日 申請(qǐng)日期2004年9月3日 優(yōu)先權(quán)日2003年9月9日
發(fā)明者蒂納·J·瓦格納, 沃納·A·勞施, 薩德南德·V·德什潘德 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司