專利名稱：單邊埋入帶式dram存儲單元數(shù)組測試結構的制作方法
技術領域：
本發(fā)明系關于決定存儲單元電子特性之測試結構，尤其是單邊埋入帶式(single-sides buried strap)DRAM存儲單元數(shù)組之存儲單元中之選擇晶體管之電子特性。
背景技術：
動態(tài)隨機存取內存(DRAM)包括一存儲單元數(shù)組，其經(jīng)由字符線(word line)被連接成列的形式且經(jīng)由位線(bit line)連接成行的形式。由于適合的字符線及位線的驅動使數(shù)據(jù)從存儲單元被讀出或數(shù)據(jù)被寫入存儲單元。動態(tài)存儲單元通常包括一選擇晶體管以及一儲存電容，該選擇晶體管一般是水平設計之場效晶體管(field effecttransistor)且包括由一通道隔離之二個擴散區(qū)域，于其上具有一閘極連接至一字符線。選擇晶體管之其中一擴散區(qū)域連接至一位線，而另一擴散區(qū)域連接至儲存電容。經(jīng)由字符線施加適當?shù)碾妷褐灵l極使選擇晶體管導通并允許擴散區(qū)域之間的電流流動，以便經(jīng)由位線對儲存電容充電。
持續(xù)努力降低DRMA芯片尺寸已經(jīng)造成DRAM存儲單元的設計，尤其是其中的儲存電容，使用第三維。已經(jīng)發(fā)展出來的三維儲存電容的基本實施例市溝槽電容(trench capacitors)以及堆棧電容(stackcapacitors)，溝槽電容型態(tài)一般被使用在DRAM存儲單元中。溝槽電容包括被蝕刻至基板內且被填充用以做為內部電容電極之高導電性材料的溝槽。相反地，外部電容電極被埋在基板內且藉由一介電層與內部電容電極隔離。選擇晶體管之擴散區(qū)域與第一內部電容電極之間的連接通常藉由被形成于一上部溝槽區(qū)域中之一電容連接，該連接通常是擴散區(qū)域的形式且被稱為埋入帶。
為產生具有包含一個平面選擇晶體管及一個溝槽電容之存儲單元的DRAM存儲單元數(shù)組，通常使用以下的制程技術，亦即電性接面(junction)獨立于選擇晶體管之擴散區(qū)域與溝槽電容相彼此間的方向。在此制造方法中，此主動區(qū)域，亦即選擇晶體管的擴散區(qū)域，位在被設置為第一方向的列，而溝槽電容被設置為第二方向的列，其相對于第一方向橫向排列，選擇晶體管之主動區(qū)域與互成直角之列的重迭區(qū)域上之溝槽電容之間的導電接面分別被產生在第一方向之重迭區(qū)域之二邊緣區(qū)域。
此雙邊埋入帶式單元數(shù)組的概念逐漸被單邊埋入帶式概念所取代，然而，其可被用以制造較容易被光刻(lithographically)對應之單元數(shù)組幾何。在此種單元數(shù)組技術的情況中，位于第一方向之選擇晶體管之主動區(qū)域及第二方向溝槽電容之列(互為直角)的重迭區(qū)域上之選擇晶體管之主動區(qū)域與溝槽電容之間的導電接面分別僅在第一方向之重迭區(qū)域之第一方向的一個單一邊緣區(qū)域被形成。相反地，在相對的邊緣區(qū)域中，選擇晶體管的主動區(qū)域與下方的溝槽電容隔離。此單邊埋入帶式單元數(shù)組的概念允許產生棋盤式的單元幾何，尤其是，相鄰列中之選擇晶體管之主動區(qū)域與溝槽電容之間的交叉點的存儲單元相互間被設置一偏移(offset)。
DRAMs通常在相同時間被大量產生于一半導體板，晶片上。當DRAM內存被完成時，它們在以分離為目的而被設置之彼此的空間，切口上，藉由斷裂，切斷或切割而被分離。具有個別DRAM內存，DRAM芯片之半導體片隨后被并入一封裝內并且被導電地連接至接觸架。
在晶片被分離為個別的芯片之前，個別存儲單元所用之功能測試通常在晶片階段進行。這些測試功能意于指出存儲單元一般的運作。這也允許DRAM存儲單元之電子特性以及，因此尤其是選擇晶體管之電子特性，被凸顯出來。同時，功能測試也在可能改變重要參數(shù)之存儲單元，尤其是選擇晶體管，上來執(zhí)行，以便建立存儲單元中可能的公差。在此情況中，功能測試所需的測量一般不在存儲單元本身執(zhí)行，而是與DRAM存儲單元一起在晶片上被形成之測試結構，以便確保此測試結構指示真實DRAM存儲單元之操作性及電子特性。此測試結構一般以節(jié)省空間的方式被形成于DRAM內存之間的切口內，也就是后續(xù)被用以將晶片分離為個別芯片的區(qū)域。
為測試此測試結構，通常使用自動測試器。這些測試器一般具有測試針的設置，其具有設置成列且同時用以和測試結構上之對應的數(shù)個接觸區(qū)域接觸之25測量尖端。使用自動測試器，供應電流及電壓給測試器，而設置在接觸區(qū)域之間的測試組件的電子特性被測量及評估以便獲得與晶片上DRAM存儲單元之制程品質相關之描述。
對于雙邊埋入帶式DRAM存儲單元概念而言，測量個別DRAM存儲單元之電子特性，以及同時，尤其是選擇晶體管之參數(shù)，用之測試結構系為已知。另一方面，對于單邊埋入帶式單元概念而言，習知技術未曾發(fā)展任何個別DRMA存儲單元，尤其是選擇晶體管，之測試結構，其可被用以輕易地及正確地確認DRMA基本單元之電子特性。
US 6,339,228 D1已經(jīng)揭露單邊埋入帶式DRAM存儲單元數(shù)組用之測試結構(說明此項目被記錄在此決定之第2頁第1段)。

發(fā)明內容
本發(fā)明之目的在提供一種以單邊埋入帶式概念為基礎之測試結構，用以決定DRMA存儲單元，且同時，尤其是在矩陣式之存儲單元數(shù)組中之選擇晶體管，之電子特性。
此目的藉由依據(jù)權利要求項第1項之測試結構以及權利要求項第3項之結構而達成。較佳實施例揭露于權利要求項附屬項。
基于本發(fā)明決定存儲單元之電子特性之測試結構，包括，在以單邊埋入帶式形式為基礎之一矩陣式單元數(shù)組內之一選擇晶體管以及一儲存電容，其中在選擇晶體管及儲存電容之主動區(qū)域之列(彼此互為直角)的重迭區(qū)域上之選擇晶體管之間的導電接面以及儲存電容之間的導電接面分別被形成于該重迭區(qū)域之一單一邊緣區(qū)域，具有二相鄰存儲單元中之儲存電容內之內部電極之間之一連接，以便產生一串聯(lián)電路，包括一第一存儲單元中之一第一選擇晶體管以及一第一儲存電容以及一第二存儲單元中之一第二選擇晶體管及一第二儲存電容，第一及第二選擇晶體管之主動區(qū)域經(jīng)由一形成接觸之位線被連接于第一與第二選擇晶體管之間。
本發(fā)明測試結構的設計確保測試結構的幾何實質上仿真一般單邊埋入帶式DRMA存儲單元數(shù)組之幾何。二相鄰存儲單元中之內部電極之間的電性連接僅些最小程度地改變單邊埋入帶式DRAM存儲單元幾何，這表示測試測量允許有關存儲單元之電子特性之真實的描述。因此，尤其是，也可能檢查電子特性上額外的干擾，例如電源線電阻或相鄰字符線之切換影響。也可以在測量期間改變選擇晶體管中閘極電極或是相鄰字符線及儲存電容上之電位做為額外的參數(shù)，以便能夠盡可能正確地決定DRAM存儲單元之電子參數(shù)。
依據(jù)較佳實施例，儲存電容是溝槽電容，具有溝槽電容中之內部電極經(jīng)由一隧道結構互相連接。此產生二相鄰溝槽電容中之內部電極以便接在一起設計僅造成一般溝槽電容之DRAM單元數(shù)組幾何之微小的修改。
基于本發(fā)明決定存儲單元之電子特性之測試結構，包括，在以單邊埋入帶式形式為基礎之一矩陣式單元數(shù)組內之一選擇晶體管以及一儲存電容，其中在選擇晶體管及儲存電容之主動區(qū)域之列(彼此互為直角)的重迭區(qū)域上之選擇晶體管之間的導電接面以及儲存電容之間的導電接面分別被形成于該重迭區(qū)域之一單一邊緣區(qū)域，具有另一導電連接位于第一方向之重迭區(qū)域之邊緣區(qū)域上，于該邊緣區(qū)域上該導點連接被產生于相關晶體管與儲存電容之內部電極之間，之存儲單元中之儲存電容內之內部電極與一位線之間，該位線和與該選擇晶體管之主動區(qū)域連接之位線相鄰。
本發(fā)明測試結構之形式確保對一般單邊埋入帶式DRMA存儲單元幾何之干預維持在最小程度且同時可以決定存儲單元中具有相關儲存電容之一單一選擇晶體管之電子特性。此外，本發(fā)明測試結構確保電源線的影響在電子測量期間被降到最小。
依據(jù)一較佳實施例，多個存儲單元之儲存電容之內部電極是位于重迭區(qū)域之邊緣區(qū)域上并連接和與選擇晶體管之主動區(qū)域連接之位線相鄰之位線之導電連接的形式，該導電連接在該導電區(qū)域被產生于該相關選擇晶體管之主動區(qū)域與儲存電容之內部電極之間，選擇晶體管之相關主動區(qū)域之長度及/或與字符線相關之相關閘極電極之寬度可改變。此測試結構可被用以測試不同選擇晶體管設計中的電子特性，尤其是從制造期間的公差所產生者。
依據(jù)另一較佳實施例，儲存電容是溝槽電容的形式，其具有平面視圖中之實指的矩形剖面，選擇晶體管之主動區(qū)域與溝槽電容之內部電極之間的導電連接以及與和選擇晶體管之主動區(qū)域接觸之位線相鄰之位線被產生在溝槽電容之矩形剖面之一長邊上。此設計允許具有高準位公差之測試結構的簡易產生，因為確保預先規(guī)定在儲存電容的邊緣產生足夠的空間以便產生二導電連接。


本發(fā)明將參照附圖被更詳細說明，其中第1圖是具有棋盤幾何之單邊埋入帶式DRMA單元數(shù)組，其中第1A圖表示單元數(shù)組之平面圖，第1B圖表示具有埋入帶式接面之階層的單元數(shù)組，第1C圖表示DRMA基本單元之電路圖，而第1D圖表示在第1A圖以矩形標示之區(qū)域中沿X線之剖面；第2圖是本發(fā)明之第一測試結構，其中第2A圖表示一電路圖，第2B圖表示一平面圖，第2C圖表示沿第2B圖箭號之剖面圖，而第2D圖表示具有一溝槽電容及第一金屬化平面之平面圖；以及第3圖是基于本發(fā)明之第二實施例，其中第3A圖表示平面圖而第3B圖表示剖面圖。
具體實施例方式
本發(fā)明系為使用棋盤幾何之例之單邊埋入帶式DRAM單元數(shù)組而解釋。芯片中動態(tài)隨機存取存儲單元的個別結構，較佳者，是使用硅(silicon)平面技術而產生，其包括在硅半導體晶片整個表面上一連串的個別動作，以及直接使用適當?shù)恼帜徊襟E以對硅基板形成區(qū)域的改變。在DRMA內存制造中同時形成多個動態(tài)存儲單元。以下參照第1C及1D圖簡要說明一單一DRMA存儲單元之設計。
DRAM內存顯著地使用單一晶體管單元，其電路圖表示在第1C圖。這些單一晶體管單元包括儲存電容1以及一選擇晶體管2。在此情況中，選擇晶體管2較佳者是平面場效晶體管的形式且具有傳遞電流之源極電極21以及接收電流之汲極電極23，在選擇晶體管與電容之間有一主動區(qū)域22，于其中形成一電流導通通道于源極電極21與汲極電極23之間。于主動區(qū)域22之上有一隔離層24以及一閘極電極25，其如同一平板電容般動作，可被用以影響主動區(qū)域22中的電荷密度。
場效晶體管2之汲極電極23藉由埋入帶4上之一連接被連接至儲存電容1之上的第一電極11。儲存電容1之上的第二電極12接著連接至電容板5，其對DRMA單元裝置中之所有儲存電容而言是共享的。場效晶體管2之源極電極21連接至位線6以便允許儲存在電容中之電荷形式的信息被讀出。在此情況中，讀入及讀出運作經(jīng)由字符線7控制，其連接至場效晶體管2之閘極電極25以便經(jīng)由電壓的施加在源極電極21與汲極電極23之間的主動區(qū)域22中產生電流導通通道。
DRMAs中所使用的電容在許多情況中是溝槽電容，以便達成由三維結構所造成之存儲單元區(qū)域中相當?shù)慕档汀５?D圖表示具有溝槽電容之存儲單元之剖面圖。溝槽電容1在一深的溝槽中具有高度摻雜(doped)層，該層被用以當成內部電極11。外部電極12由包圍內部電極11之較低的溝槽中之一高度摻雜區(qū)域所形成，且內部電極11與外部電極12由一介電層13隔離。選擇晶體管2被形成于接近溝槽電容1之上部區(qū)域且具有一主動區(qū)域20，其包括做為高度摻雜擴散區(qū)域之源極電極21及汲極電極22，位于其間的區(qū)域形成電流導通通道23。在通道23之上是閘極電極25，由隔離層24隔離。在此設置中，閘極電極25連接至字符線(未示出)。源極電極21也經(jīng)由位線接觸26連接至位線6。在較高的溝槽區(qū)域中，選擇晶體管23之汲極電極23經(jīng)由埋入的帶式連接4而被連接至溝槽電容中之內部電極11。溝槽電容1的另一個選擇也可產生具有堆棧電容之三維儲存電容，其被設置在選擇晶體管2之上。
DRMA內存的一個優(yōu)點在于單邊埋入帶式的概念，其被表示為圖一之棋盤幾何。在此例中，單元數(shù)組是由垂直列中之位線6及水平列中的字符線7所組成。在位線6之垂直方向列下方的是連接晶體管2之主動區(qū)域20，其藉由位線接觸26形成接觸。個別列中的位線26在此例中互相具有一位移，如第1A圖所示，以便形成棋盤幾何。儲存電容1沿字符線7設置且同樣產生一棋盤幾何。在第1A圖中，DRAM存儲單元被決定為平面視圖中之矩形，且其沿X線之剖面圖表示在第1D圖。
選擇晶體管1之主動區(qū)域20與儲存電容2之間的連接4被產生在重迭區(qū)域中，包含選擇晶體管之單邊埋入帶式概念具有在主動區(qū)域方向于重迭區(qū)域之單一邊緣區(qū)域中個別相互連接之儲存電容。選擇晶體管2與儲存電容1之間的埋入帶式接面4在第1B圖的平面圖中系以圓圈標示，其表示單元數(shù)組之埋入帶式階層。在埋入帶的區(qū)域中，主動區(qū)域與儲存電容之內部電極之間的電性接面具有一個有限的電阻值，約15K奧姆(Ohm)。然而，在交叉區(qū)域，選擇晶體管之主動區(qū)域20與儲存電容1之內部電極互相電性隔離，亦即沒有電性連接。
第2圖表示本發(fā)明決定單邊埋入帶式DRAM單元形式之存儲單元之電子特性之第一測試結構。此測試結構較佳者是產生在切口區(qū)域，亦即在晶片上二DRMA存儲芯片之間。在此情況中，目標是測試設計盡量簡單，且與習知存儲單元設計相較之下，實質上不需要額外的處理步驟。同時，測試結構需要盡可能接近棋盤幾何，以便盡可能正確地仿真DRAM單元內存之電子參數(shù)。
本發(fā)明藉由二相鄰存儲單元中之儲存電容內的內部電極在位線的方向，亦即該主動區(qū)域，相互連接，以便產生二相鄰存儲單元之串聯(lián)電路而達成，該串聯(lián)電路包括第一選擇晶體管，第一儲存電容，第二選擇晶體管以及第二儲存電容。同時，位線在第一與第二選擇晶體管之間被打斷。
第2A圖表示本發(fā)明二存儲單元之背對背連接之電路圖。存儲單元A與存儲單元B每一者具有一選擇晶體管2A，2B，其為類似第1C圖所示之選擇晶體管設計。然而，二選擇晶體管2A，2B經(jīng)由具有一單一內部電極11AB之一共享儲存電容1AB連接在一起。外部電極12AB也是集成設計，如第2A圖所示。或者是，也可使用分離的外部電極。
共享內部電極11AB藉由個別的單邊埋入帶式接觸4A，4B而連接至相關的選擇晶體管2A，2B。二選擇晶體管2A，2B依序分別連接至字符線7A，7B以及位線6A，6B。第1B圖表示具有測試DRAM存儲單元之棋盤圖案之本發(fā)明測試結構之平面圖，該棋盤圖案實質上和第1A圖所示之一般棋盤幾何之單邊埋入帶式存儲單元相同。然而，在測試結構的區(qū)域中，如從第2D圖可清楚看見，其僅表示測試結構之儲存電容及位線階層，二相鄰儲存電容1A，1B經(jīng)由其內部電極互相連接。此外，位線6在二相關選擇晶體管之間被打斷，因此二選擇晶體管2A，2B經(jīng)由分離的位線6A，6B而具有與它們的接觸。為清楚之目的，第2C圖表示沿第2B圖箭號系本發(fā)明測試結構之剖面圖。
本發(fā)明測試結構可經(jīng)由包含位線區(qū)段6A，位線接觸26A，選擇晶體管2A之主動區(qū)域20A，埋入帶7A，二相鄰儲存電容1A，1B之間的橋接內部電極11AB，埋入帶1A，1B，埋入帶接觸7B，選擇晶體管2B之主動區(qū)域20B，位線接觸26B以及位線區(qū)段6B之路徑被用以測量電流-電壓特性。此外，二選擇晶體管2A，2B之閘極電極上之電壓VG1，VG2可為此測量而被改變。因此可以修改相鄰字符線及儲存電容之電位。本發(fā)明測試結構，其中二相鄰儲存電容中之內部電極被制造在一起或藉由一橋相互導電地連接且位線在二相關選擇晶體管之間被中斷，僅改變以單邊埋入帶式概念為基礎之一般DRMA單元數(shù)組至最小的程度，這表示二區(qū)塊對區(qū)塊耦合之基礎單元允許關于包括電源線電阻及切換相鄰字符線之影響之DRMA基礎單元之電子特性的正確描述。
本發(fā)明決定單邊埋入帶式DRMA存儲單元之存儲單元之電子特性之測試結構的另一實施例表示在第3B圖。此測試結構可以決定，尤其是具有一選擇晶體管及具有一相關的儲存電容之一單一DRAM存儲單元之特性，且同時，提供改變選擇晶體管之主動區(qū)域內之信道長度以及使電源線影響為最小的選擇。這是可達成的，在于鄰近埋入帶式接觸之選擇晶體管用之一測試DRAM存儲單元中之儲存電容內之內部電極在相同的邊緣區(qū)域具有連接至另一位線之另一導電連接，其與選擇晶體管之主動區(qū)域接觸之該位線相鄰。
第3A圖表示本發(fā)明測試結構之平面圖而第3B圖表示剖面圖。選擇晶體管2之主動區(qū)域20經(jīng)由相關的位線61及位線接觸26而被連接，主動區(qū)域20經(jīng)由埋入帶式接觸7連接至儲存電容中的內部電極11。儲存電容1經(jīng)由額外的導電連接71連接至相鄰的位線62，導電連接71與埋入帶式接觸7電性隔離，其經(jīng)由另一主動區(qū)域120以及另一位線接觸126產生從選擇晶體管2之主動區(qū)域20至儲存電容1之內部電極11之連接。此設計使得經(jīng)由包括位線61，選擇晶體管2之位線接觸26，埋入帶7，儲存電容1之內部電極11，電性連接71，主動區(qū)域120，位線接觸126以及位線62之路徑的電流-電壓特性的測量是可以的。此電流-電壓特性隨后可被用以推論選擇晶體管的電子特性。
也可能在棋盤幾何的切口區(qū)域中產生具有位于該重迭區(qū)域之邊緣區(qū)域上，于該區(qū)域上該埋入帶式接觸被產生在該選擇晶體管與該儲存電容之內部接觸之間，之一額外導電連接之連接至位線之多個測試結構，該位線與和選擇晶體管之主動區(qū)域連接之位線相鄰，個別選擇晶體管之相關主動區(qū)域之長度及/或與字符線相關之相關閘極電極之寬度可被改變。
本發(fā)明測試結構因此可以使測試結構之棋盤幾何仿真對應的單邊埋入帶式存儲單元數(shù)組的概念，且同時維持電源線對測試結構之盡可能低的電阻值，因此決定基礎單元之電子特性用之測試結果很難被損壞。同時，藉由改變主動區(qū)域的長度且因此改變選擇晶體管之電流導通通道之長度，可以測試在制造存儲單元數(shù)組時升高之選擇晶體管之測試公差。
權利要求
1.一種決定存儲單元電子特性之測試結構，包括一選擇晶體管(2)以及一儲存電容(1)，于一單元數(shù)組之形式中，其中該選擇晶體管具有包含一閘極電極(25)之一主動區(qū)域(20)，其中該主動區(qū)域電連接至一位線(6)以及該儲存電容中之一內部電極(11)，而該閘極電極電連接至一字符線(7)，其中該選擇晶體管之該主動區(qū)域被設置在一第一方向的列，而該儲存電容被設置在相對該第一方向橫向地行走之一第二方向的列，其中在該主動區(qū)域與該儲存電容之交叉列的重迭區(qū)域上，位于該選擇晶體管之該主動區(qū)域與該存儲單元中該儲存電容之該內部電極之間的該導電連接(4)分別被產生于該重迭區(qū)域之一單一邊緣區(qū)域，其中該位線于該第一方向行進以便于該第一方向與該選擇晶體管之主動區(qū)域連接，且該字符系于該第二方向行進以便于該第二方向與該選擇晶體管之該閘極電極接觸，其中二相鄰存儲單元之儲存電容(1A，1B)之內部電極(11AB)互相連接，以便產生一串聯(lián)電路，該串聯(lián)電路包括該第一選擇晶體管(2A)，該第一儲存電容(1A)，該第二儲存電容(1B)以及該二相臨存儲單元中之該第二選擇晶體管(1A)，該第一及第二選擇晶體管之主動區(qū)域藉由與該第一及第二選擇晶體管形成接觸之位線(6A，6B)而不連接。
2.如權利要求項第1項之測試結構，其中該儲存電容是溝槽電容，而第一方向之二相鄰存儲單元之該溝槽電容之內部電極經(jīng)由一隧道結構互相連接。
3.一種決定存儲單元電子特性之測試結構，包括一選擇晶體管(2)以及一儲存電容(1)，于一單元數(shù)組之形式中，其中該選擇晶體管具有包含一閘極電極(25)之一主動區(qū)域(20)，其中該主動區(qū)域電連接至一位線(6)以及該儲存電容中之一內部電極(11)，而該閘極電極電連接至一字符線(7)，其中該選擇晶體管之該主動區(qū)域被設置在一第一方向的列，而該儲存電容被設置在相對該第一方向橫向地行走之一第二方向的列，其中在該主動區(qū)域與該儲存電容之交叉列的重迭區(qū)域上，位于該選擇晶體管之該主動區(qū)域與該存儲單元中該儲存電容之該內部電極之間的該導電連接(4)分別被產生于該重迭區(qū)域之一單一邊緣區(qū)域，其中該位線于該第一方向行進以便于該第一方向與該選擇晶體管之主動區(qū)域連接，且該字符系于該第二方向行進以便于該第二方向與該選擇晶體管之該閘極電極接觸，其中一存儲單元內之一儲存電容(1)之內部電極具有另一導電連接(71)位于該第一方向之該重迭區(qū)域之該邊緣區(qū)域上，于該邊緣區(qū)域上該導電連接被產生于該選擇晶體管之該主動區(qū)域(20)與該儲存電容之該內部電極之間，而抵達與該選擇晶體管之該主動區(qū)域接觸之該位線(61)相鄰之一位線(62)。
4.如權利要求項第3項之測試結構，其中多個存儲單元之該等儲存電容之內部電極具有一另一導電連接位于第一方向上重迭區(qū)域之邊緣區(qū)域上，于該邊緣區(qū)域，該導電連接被產生于該選擇晶體管之主動區(qū)域與儲存電容之內部電極之間，而抵達與選擇晶體管之主動區(qū)域連接之位線相鄰之一位線，該選擇晶體管之相關主動區(qū)域之長度及/或與字符線相關閘極電極之寬度可改變。
5，如權利要求項第3或4項之測試結構，其中該儲存電容是溝槽電容，其具有平面視圖中之實質的矩形剖面，該選擇晶體管之主動區(qū)域與溝槽電容之內部電極之間的導電連接以及在該溝槽電容中該內部電極與和選擇晶體管之主動區(qū)域接觸之位線相鄰之一位線之間的導電連接被產生在該溝槽電容之該矩形剖面之一長邊上。
全文摘要
一種決定以單邊埋入帶式概念為基礎而形成結構之矩陣式單元數(shù)組之存儲單元電子特性之測試結構，具有一連接位于主動區(qū)域列方向之二相鄰存儲單元內部電極間，以便產生一串聯(lián)電路，該電路包括第一存儲單元中一第一選擇晶體管及一第一儲存電容以及第二存儲單元中一第二儲存電容以及一第二選擇晶體管，第一及第二選擇晶體管之主動區(qū)域藉由一形成接觸位線而不在第一及第二選擇晶體管間連接?；蚴牵瑴y試結構中一存儲單元中一儲存電容內部電極具有一另一導電連接位于該第一方向該重迭區(qū)域之邊緣區(qū)域，于邊緣區(qū)域，該導電連接被產生于選擇晶體管主動區(qū)域與該儲存電容內部電極之間，并抵達與接觸該選擇晶體管主動區(qū)域接觸之位線相鄰之一位線。
文檔編號H01L23/544GK1591695SQ20041006866
公開日2005年3月9日 申請日期2004年9月3日 優(yōu)先權日2003年9月4日
發(fā)明者V·羅科普夫, S·拉辰曼恩, S·蘇克曼-普雷諾弗, A·費爾伯 申請人:因芬尼昂技術股份公司