專利名稱：模擬電路圖形評估方法、半導體集成電路的制造方法、測試襯底以及測試襯底組的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于評估模擬半導體集成電路的電路圖形的模擬電路圖形的模擬電路圖形評估方法、通過評估模擬電路圖形來制造半導體集成電路的半導體集成電路的制造方法、具有模擬電路圖形集合體的測試襯底、以及由多個測試襯底構(gòu)成的測試襯底組。
背景技術(shù)：
通常，作為半導體集成電路的商品化的預備步驟，形成模擬電路圖形等并進行元件的性能測試、工藝條件的最優(yōu)化等，以便于提高產(chǎn)量(例如，參考日本專利公開申請No.2001-44285)。
目前，在用于布線形成工藝的工藝條件的最優(yōu)化中，使用不同的工藝條件在多個用于測試的半導體晶片(下文稱之為“測試晶片”)上各自形成規(guī)則的模擬布線圖形。
而且，使用不同的工藝條件在多個測試晶片上各自形成主要具有參考狀態(tài)的模擬布線圖形集合體，且評估這些模擬布線圖形集合體以探測最優(yōu)工藝條件。這里，通過結(jié)合如表1所示的具有兩個或三個狀態(tài)的多個參數(shù)來形成主要具有參考狀態(tài)的模擬布線圖形集合體，但是形成它們以使參考狀態(tài)的出現(xiàn)數(shù)量為最大值。另外，在表1中，“第一層布線形成寬度”的參考狀態(tài)為“0.3μm”，“第一層布線形成長度”的為“20μm”，“第二層布線形成寬度”的為“0.3μm”，“第二層布線形成長度”的為“20μm”，“過孔形成位置”的為“中心位置”，且“過孔誤對準”的為“0(零)”。


A模擬布線圖形；B第一層布線形成寬度；C第一層布線形成長度；D第二層布線形成寬度；E第二層布線形成長度；F過孔形成位置；G過孔誤對準然而，即使在使用通過相似于上述一種的技術(shù)探測的最優(yōu)工藝條件來形成實際的半導體集成電路的情況中，存在無效提高產(chǎn)量的問題。該問題可能是由于這樣的事實引起，因為在實際上要被商品化的半導體集成電路上存在各種形狀的布線圖形，所以當探測的工藝條件適合于一些布線圖形時，它們不適合于其它布線圖形。因此，可以構(gòu)思形成模擬所有用于半導體集成電路的布線圖形的模擬布線圖形集合體。然而，模擬所有布線圖形的模擬布線圖形集合體的形成產(chǎn)生大量模擬布線圖形，且因此是不切實際的。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方案，提供一種模擬電路圖形評估方法，包括以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)，來設計模擬半導體集成電路的電路圖形的模擬電路圖形集合體；在襯底上形成模擬電路圖形集合體；以及評估形成的模擬電路圖形的合體。
根據(jù)本發(fā)明的另一方案，提供一種半導體集成電路的制造方法，包括以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)，來設計模擬半導體集成電路的電路圖形的模擬電路圖形集合體；使用對于每個襯底不同的工藝條件，在多個襯底的每個上形成模擬電路圖形集合體；通過分別評估在各襯底上形成的模擬電路圖形集合體，探測適合于模擬電路圖形集合體的工藝條件；以及采用探測的工藝條件形成電路圖形。
根據(jù)本發(fā)明的再一方案，提供一種測試襯底，包括模擬電路圖形集合體，以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)來形成，該模擬電路圖形集合體模擬半導體集成電路的電路圖形。
根據(jù)本發(fā)明的再一方案，提供一種測試襯底組，由多個測試襯底構(gòu)成，測試襯底各自包括模擬電路圖形集合體，以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)來形成，該模擬電路圖形集合體模擬半導體集成電路的電路圖形，使用對于每個襯底不同的工藝條件形成該模擬電路圖形集合體。


圖1是根據(jù)第一實施例的半導體集成電路的布線形成工藝的流程圖；圖2是根據(jù)第一實施例的模擬布線圖形形成工藝的流程圖；圖3A至圖3L是表示根據(jù)第一實施例形成模擬布線圖形No.6時的狀態(tài)的示意性工藝圖；圖4是根據(jù)第一實施例的模擬布線圖形No.1至No.8的示意性平面圖；圖5是根據(jù)實例的產(chǎn)量與時間之間的關(guān)系圖。
具體實施例方式
(第一實施例)此后，將說明第一實施例。圖1是根據(jù)該實施例的半導體集成電路的布線形成工藝的流程圖。
首先，設計模擬半導體集成電路的布線圖形的模擬布線圖形的集合體(下文稱之為“模擬布線圖形集合體”)(步驟1)。
通過結(jié)合在布線形成工藝中限定幾何結(jié)構(gòu)的多個參數(shù)來設計模擬布線圖形集合體。表2表示多個參數(shù)的結(jié)合。



A模擬布線圖形；B第一層布線形成寬度；C第一層布線形成長度；D第二層布線形成寬度；E第二層布線形成長度；F過孔形成位置；H虛擬布線組形成位置；I第三層布線組形成長度；J虛擬過孔的存在；c/c中心/中心；s/c邊/中心；s/s邊/邊；bs/bs兩邊/兩邊；bs/os兩邊/一邊；os/os一邊/一邊如表2所示，在該實施例中，使用八個參數(shù)來形成由模擬布線圖形No.1至No.18組成的模擬布線圖形集合體。使用如下作為參數(shù)“第一層布線形成寬度”、“第一層布線形成長度”、“第二層布線形成寬度”、“第二層布線形成長度”、“過孔形成位置”、“虛擬布線組形成位置”、“第三層布線組形成長度”和“虛擬過孔的存在”。
“第一層布線形成寬度”和“第二層布線形成寬度”分別表示第一層布線和第二層布線的形成寬度。“第一層布線形成長度”和“第二層布線形成長度”分別表示第一層布線和第二層布線的形成長度。此外，設計第二層布線位于第一層布線之上。
“過孔形成位置”表示連接第一層布線與第二層布線的過孔的形成位置，而“虛擬布線組形成位置”表示第一層虛擬布線組與第二層虛擬布線組的形成位置。第一層虛擬布線組為沿第一層布線形成的第一層虛擬布線的集合體，而第二層虛擬布線組為沿第二層布線形成的第二層虛擬布線的集合體。設計在與第一層布線相同的高度形成第一層虛擬布線組，并設計在與第二層布線相同的高度形成第二層虛擬布線組。另外，設計第一層虛擬布線組和第二層虛擬布線組彼此交疊。
“第三層布線組形成長度”表示第三層布線組的一邊的長度，第三層布線組為第三層布線的集合體并形成為正方形，而“虛擬過孔的存在”表示連接第一層虛擬布線和第二層虛擬布線的過孔是否存在。設計第三層布線組位于第二層布線之上。
每個參數(shù)至少具有兩個狀態(tài)?！暗谝粚硬季€形成寬度”與“第二層布線寬度”分別具有三個狀態(tài)“0.3μm”、“1.0μm”和“5.0μm”。“第一層布線形成長度”與“第二層布線形成長度”分別具有三個狀態(tài)“20μm”、“100μm”和“200μm”。
“過孔形成位置”具有三個狀態(tài)“中心/中心”，表示在第一層布線的中心和第二層布線的中心形成過孔；“邊/中心”，表示在第一層布線的邊和第二層布線的中心形成過孔；以及“邊/邊”，表示在第一層布線的邊和第二層布線的邊上形成過孔。
“虛擬布線組形成位置”具有三個狀態(tài)“兩邊/兩邊”，表示在第一層布線的兩邊形成第一層虛擬布線組，且在第二層布線的兩邊形成第二層虛擬布線組；“兩邊/一邊”，表示在第一層布線的兩邊形成第一層虛擬布線組，且在第二層布線的一邊形成第二層虛擬布線組；以及“一邊/一邊”，表示在第一層布線的一邊形成第一層虛擬布線組，且在第二層布線的一邊形成第二層虛擬布線組。
“第三層布線組形成長度”具有三個狀態(tài)“10μm”、“50μm”和“100μm”?！疤摂M過孔的存在”具有兩個狀態(tài)“是”，表示形成虛擬過孔；以及“否”，表示沒有形成虛擬過孔。
各狀態(tài)在各參數(shù)中出現(xiàn)相同次數(shù)。例如，在“第一層布線形成寬度”中，狀態(tài)“0.3μm”、“1.0μm”和“5.0μm”分別出現(xiàn)六次，以及在“第一層布線形成長度”中，狀態(tài)“20μm”、“100μm”和“200μm”分別出現(xiàn)六次。在其他參數(shù)中，“第二層布線形成寬度”、“第二層布線形成長度”、“過孔形成位置”、“虛擬布線組形成位置”、“第三層布線組形成長度”和“虛擬過孔的存在”，各自的狀態(tài)也出現(xiàn)相同的次數(shù)。另外，對于“虛擬過孔的存在”的情況，狀態(tài)“是”和“否”分別出現(xiàn)九次。
接著，在測試晶片(測試襯底)上形成設計的模擬布線圖形集合體(步驟2)。圖2是根據(jù)該實施例的模擬布線圖形形成工藝的流程圖，圖3A至圖3L是表示根據(jù)該實施例形成模擬布線圖形No.6時的狀態(tài)的示意性工藝圖，而圖4是根據(jù)該實施例的模擬布線圖形No.1至No.18的示意性平面圖。
當形成模擬布線圖形集合體時，制備多個測試晶片(測試襯底)，并在對于每個測試晶片不同的工藝條件下在每個測試晶片上形成模擬布線圖形集合體。另外，在一個測試晶片上形成40個芯片，并在一個芯片上形成80個模擬布線圖形集合體。
如圖3A所示，例如通過化學氣相沉積(CVD)或涂敷方法來在測試晶片W上形成第一層層間絕緣膜1(步驟201)。第一層層間絕緣膜1由例如低介電常數(shù)絕緣材料構(gòu)成。這種低介電常數(shù)絕緣材料的實例有SiOC、SiOF、多孔硅、PAE(聚亞芳基醚)等。
在形成第一層層間絕緣膜1之后，如圖3B所示，通過光刻技術(shù)在第一層層間絕緣膜1上形成布線溝槽1A、虛擬布線溝槽組1B、引出布線溝槽1C、以及電極焊盤溝槽1D(步驟202)。為了形成布線溝槽1A等，首先，在第一層層間絕緣膜1上施加化學增強型光刻膠同時旋轉(zhuǎn)測試晶片W。在施加光刻膠之后，利用在其中形成有預定圖形的掩膜，將測試晶片曝光于如i射線的紫外線或如KrF或ArF的遠紫外線。此后，用顯影溶液顯影測試晶片并在第一層層間絕緣膜1上形成抗蝕劑圖形。在第一層絕緣膜1上形成抗蝕劑圖形之后，把抗蝕劑圖形作為掩膜，通過如CF4或CHF3的CF基氣體，干蝕刻第一層層間絕緣膜1，由此在第一層層間絕緣膜1上形成布線溝槽1A等。在第一層絕緣膜1上形成布線溝槽1A等之后，通過灰化除去抗蝕劑圖形。
形成布線溝槽1A和電極焊盤溝槽1D以通過引出布線溝槽1C連接。通過該處理，在模擬布線圖形No.6上形成了約5.0μm寬和約200μm長的布線溝槽1A，并在布線溝槽1A的兩邊形成了虛擬布線溝槽組1B。
在第一層層間絕緣膜1上形成布線溝槽1A等之后，例如通過濺射或CVD在第一層層間絕緣膜上形成用于抑制金屬擴散進入第一層層間絕緣膜1的阻擋金屬膜(未示出)。阻擋金屬膜由導電材料構(gòu)成。這種導電材料由金屬或金屬氮化物等構(gòu)成，所述金屬的擴散系數(shù)比構(gòu)成將在后面描述的第一層布線2A等的擴散系數(shù)小。這種金屬的實例有Ta、Ti等，金屬氮化物的實例有TiN、TaN、TiSiN、WN等。另外，阻擋金屬膜可以通過層疊這些材料來形成。
在第一層層間絕緣膜1上形成阻擋金屬膜之后，例如通過濺射，在阻擋金屬膜上形成在電鍍期間導電的籽晶膜(未示出)。籽晶膜由金屬構(gòu)成。該金屬的實例為銅等。
在阻擋金屬膜上形成籽晶膜之后，如圖3C所示，在測試晶片W上提供電鍍?nèi)芤海⑼ㄟ^電鍍方法在籽晶膜上形成電鍍膜2(步驟203)。這里，由于還在布線溝槽1A等的內(nèi)側(cè)形成籽晶膜，也在布線溝槽1A等的內(nèi)側(cè)形成電鍍膜2。電鍍膜2由金屬構(gòu)成。金屬的實例為銅等。另外，可以通過無電鍍方法形成電鍍膜2。
在形成電鍍膜2之后，如圖3D所示，例如通過化學機械拋光(CMP)除去存在于第一層層間絕緣膜1上的電鍍膜2和阻擋金屬膜的過量部分，由此形成第一層布線2A、第一層虛擬布線組2B、第一層引出層2C、第一層電極焊盤2D等(步驟204)。具體地說，通過在測試晶片與拋光墊(未示出)接觸的狀態(tài)下旋轉(zhuǎn)測試晶片W和拋光墊，并通過在測試晶片W上提供漿料，來拋光電鍍膜2和阻擋金屬膜。
通過該工藝，在模擬布線圖形No.6上，形成約5.0μm寬和約200μm長的第一布線溝槽2A，并在第一層布線2A兩邊形成第一層虛擬布線組2B。另外，拋光技術(shù)不限于CMP，還可以使用其他技術(shù)來拋光。其他技術(shù)的實例是電解拋光。
在除去電鍍膜2等并形成第一層布線2A等之后，如圖3E所示，例如通過CVD或涂敷方法在第一層層間絕緣膜1上形成第二層層間絕緣膜3(步驟205)。
在形成第二層層間絕緣膜3之后，如圖3F所示，通過光刻技術(shù)在第二層層間絕緣膜3上形成布線溝槽3A、虛擬布線溝槽組3B、引出布線溝槽3C、電極焊盤溝槽3D和3E、過孔3F、以及接觸孔3H(步驟206)。
形成布線溝槽3A和電極焊盤溝槽3E以通過引出布線溝槽3C連接。形成布線溝槽3A以與第一層布線2A三維地相交，形成虛擬布線溝槽組3B以與第一層虛擬布線組2B交疊。接觸孔3H用于連接第一層電極焊盤2D和將在后面描述的第二層電極焊盤4D。
通過該工藝，在模擬布線圖形No.6上，形成約0.3μm寬和約20μm長的布線溝槽3A，并在布線溝槽3A的一邊形成虛擬布線溝槽組3B。此外，在第一層布線2A的一邊和布線溝槽3A的中心處形成過孔3F，并形成虛擬過孔3G。
在第二層層間絕緣膜3上形成布線溝槽3A等之后，例如通過濺射或CVD，在第二層層間絕緣膜3上形成用于抑制金屬擴散進入第二層層間絕緣膜3的阻擋金屬膜(未示出)。
在第二層層間絕緣膜3上形成阻擋金屬膜之后，例如通過濺射在阻擋金屬膜上形成在電鍍期間導電的籽晶膜(未示出)。在阻擋金屬膜上形成籽晶膜之后，如圖3G所示，在測試晶片W上提供電鍍?nèi)芤海⑼ㄟ^電鍍方法在籽晶膜上形成電鍍膜4(步驟207)。這里，由于還在布線溝槽3A等的內(nèi)側(cè)形成籽晶膜，所以也在布線溝槽3A等的內(nèi)側(cè)形成電鍍膜4。
在形成電鍍膜4之后，如圖3H所示，例如通過CMP來拋光晶片W以除去存在于第二層層間絕緣膜3上的電鍍膜4和阻擋金屬膜的過量部分，由此形成第二層布線4A、第二層虛擬布線組4B、第二層引出層4C、第二層電極焊盤4D和4E等(步驟208)。
通過該工藝，在模擬布線圖形No.6上，形成約0.3μm寬和約20μm長的第二層布線4A，并在第二層布線4A的一邊形成第二層虛擬布線組4B。
在形成第二層布線4A等之后，如圖3I所示，例如通過CVD或涂敷方法在第二層層間絕緣膜3上形成第三層層間絕緣膜5(步驟209)。
在形成第三層層間絕緣膜5之后，如圖3J所示，通過光刻技術(shù)在第三層層間絕緣膜5上形成布線溝槽組5A、電極焊盤溝槽5B和5C、以及接觸孔5D和5E(步驟210)。
在第一層布線2A與第二層布線4A交叉的正上方形成布線溝槽組5A，并總體上形成為正方形。接觸孔5D用于連接第二層電極焊盤4D與將在后面描述的第三層電極焊盤6B，而接觸孔5E用于連接第二層電極焊盤4E與將在后面描述的第三層電極焊盤6C。通過該工藝，在模擬布線圖形No.6上，形成邊長為50μm的正方形的布線溝槽組5A。
在第三層層間絕緣膜5上形成布線溝槽組5A等之后，例如通過濺射或CVD，在第三層層間絕緣膜5上形成用于抑制金屬擴散進入第三層層間絕緣膜5的阻擋金屬膜(未示出)。
在第三層層間絕緣膜5上形成阻擋金屬膜之后，例如通過濺射，在阻擋金屬膜上形成在電鍍期間導電的籽晶膜(未示出)。
在阻擋金屬膜上形成籽晶膜之后，如圖3K所示，在測試晶片W上提供電鍍?nèi)芤?，并通過電鍍方法在籽晶膜上形成電鍍膜6(步驟211)。
在形成電鍍膜6之后，如圖3L所示，例如通過CMP施加拋光以除去第三層層間絕緣膜5上的電鍍膜6和阻擋金屬膜的過量部分，由此形成第三層布線組6A、第三層電極焊盤6B和6C等(步驟212)。通過該工藝，在模擬布線圖形No.6上，形成邊長為50μm的正方形的第三層布線組6A。形成的模擬布線圖形No.1至No.18處于圖4所示狀態(tài)。
接著，在形成的模擬布線圖形集合體上，評估各測試晶片W，由此探測最適合于所有模擬布線圖形No.1至No.18的工藝條件(步驟3)。具體地說，使探針(未示出)與模擬布線圖形No.1至No.18的第三層電極焊盤6B和6C的每個接觸，并將電流施加到第一層布線2A和第二層布線4A，以便于測量此刻的過孔電阻。然后，對于每個測試晶片W，基于測量的過孔電阻進行統(tǒng)計分析，由此探測最適合于所有模擬布線圖形No.1至No.18的工藝條件。
最后，利用探測的工藝條件形成半導體集成電路的布線圖形(步驟4)。結(jié)果，完成圖1所示的半導體集成電路的布線形成工藝。
根據(jù)該實施例，通過少量的模擬電路圖形可以評估大量的模擬電路圖形。具體地說，通過結(jié)合所有的參數(shù)，存在4374個模擬布線圖形。對于這些圖形，在該實施例中，每個狀態(tài)在各自的參數(shù)中出現(xiàn)相同次數(shù)以得到正交狀態(tài)，這使其能夠僅通過形成并評估18個模擬布線圖形No.1至No.18來獲得，評估結(jié)果與通過結(jié)合所有參數(shù)獲得的模擬布線圖形的評估結(jié)果近似相同。因此，通過少量的模擬布線圖形可以評估大量的模擬布線圖形。
根據(jù)該實施例，可以提高半導體集成電路的產(chǎn)量。具體地說，如上所述，通過評估模擬布線圖形No.1至No.18可以獲得的評估結(jié)果，與通過結(jié)合所有參數(shù)獲得的模擬布線圖形的評估結(jié)果近似相同，從而適合于模擬布線圖形No.1至No.18的工藝條件也適合于通過結(jié)合所有參數(shù)而獲得的大量模擬布線圖形。在該實施例中，采用適合于模擬布線圖形No.1至No.18的工藝條件形成布線圖形，從而可以提高半導體集成電路的產(chǎn)量。
(實例)此后，將說明一個實例。在該實例中，通過利用與第一實施例的相同技術(shù)來探測工藝條件，并檢驗采用探測的工藝條件制造半導體集成電路的初始產(chǎn)量。此外，此后通過相同技術(shù)修改工藝條件，并且還檢驗采用修改的工藝條件制造半導體集成電路的產(chǎn)量。另外，作為與該實施例比較的比較實施例，通過利用主要具有參考狀態(tài)的常規(guī)技術(shù)來探測工藝條件，并檢驗采用探測的工藝條件制造半導體集成電路的初始產(chǎn)量。此外，此后通過相同技術(shù)修改工藝條件，并且還檢驗利用修改的工藝條件制造半導體集成電路的產(chǎn)量。
下面將說明結(jié)果。圖5是根據(jù)該實例的產(chǎn)量與時間之間的關(guān)系圖。如圖5所示，在該實例中的初始產(chǎn)量高于在比較實例中的初始產(chǎn)量。由該結(jié)果，證實了由該實例中的技術(shù)探測的工藝條件適合于各種形狀的電路圖形。此外，在該實例中的產(chǎn)量提高率也高于在比較實例中的產(chǎn)量提高率。由該結(jié)果，證實了該實施例中的技術(shù)還有效于修改工藝條件的情況。
(第二實施例)此后，將說明第二實施例。在該實施例中，將說明把上述第一實施例中說明的工藝條件探測方法應用于晶體管形成工藝的實例。
首先，設計模擬半導體集成電路的晶體管圖形的模擬晶體管圖形的集合體(下文稱之為“模擬晶體管圖形集合體”)(步驟1)。通過結(jié)合多個限定晶體管形成工藝中的幾何結(jié)構(gòu)的參數(shù)，來設計各模擬晶體管圖形。表3表示多個參數(shù)的結(jié)合。


K模擬晶體管圖形；LAA虛擬密度；MAA虛擬尺寸；NAA虛擬形狀；O柵電極形成寬度；P柵電極形成長度；Q接觸孔直徑；R誤對準程度；SSTI形成寬度如表3所示，在該實施例中，使用八個參數(shù)來形成由模擬晶體管圖形No.1至No.18構(gòu)成的模擬晶體管圖形集合體。作為參數(shù)，使用了“有源區(qū)虛擬密度(AA虛擬密度)”、“有源區(qū)虛擬尺寸(AA虛擬尺寸)”、“有源區(qū)虛擬形狀(AA虛擬形狀)”、“柵電極形成寬度”、“柵電極形成長度”、“接觸孔直徑”、“誤對準程度”和“淺溝槽隔離形成寬度(STI形成寬度)”。
各參數(shù)至少具有兩個狀態(tài)。“有源區(qū)虛擬密度”具有兩個狀態(tài)“40％”和“80％”?！坝性磪^(qū)虛擬尺寸”具有三個狀態(tài)“1.0μm”、“2.0μm”和“5.0μm”?！坝性磪^(qū)虛擬形狀”具有三個狀態(tài)“島狀”、“T形”和“L形”。
“柵電極形成寬度”具有三個狀態(tài)“0.12μm”、“0.15μm”和“0.20μm”?！皷烹姌O形成長度”具有三個狀態(tài)“0.3μm”、“0.5μm”和“1.0μm”。
“接觸孔直徑”具有三個狀態(tài)“0.10μm”、“0.11μm”和“0.12μm”?！罢`對準程度”具有三個狀態(tài)“大”、“中”和“小”?！皽\溝槽隔離形成寬度”具有三個狀態(tài)“0.1μm”、“0.2μm”和“0.3μm”。
各狀態(tài)在各參數(shù)中出現(xiàn)相同次數(shù)。例如，在“有源區(qū)虛擬密度”中，狀態(tài)“40％”和“80％”分別出現(xiàn)九次，而在“有源區(qū)虛擬尺寸”中，狀態(tài)“1.0μm”、“2.0μm”和“5.0μm”分別出現(xiàn)六次。在其他參數(shù)中，“有源區(qū)虛擬形狀”、“柵電極形成寬度”、“柵電極形成長度”、“接觸孔直徑”、“誤對準程度”和“淺溝槽隔離形成寬度”也出現(xiàn)相同次數(shù)。
接著，在測試晶片上形成設計的模擬晶體管圖形集合體。當形成這種模擬晶體管圖形集合體時，制備多個測試晶片，并采用對于每個測試晶片不同的工藝條件在每個測試晶片上形成模擬晶體管圖形集合體。
此后，在形成的模擬晶體管圖形集合體上，評估各測試晶片，由此探測最適合于所有模擬晶體管圖形No.1至No.18的工藝條件.最后，使用探測的工藝條件形成半導體集成電路的晶體管圖形。
(第三實施例)此后，將說明第三實施例。在該實施例中，將說明一個實例，其中分別在每個參數(shù)中探測不適合于預定工藝條件的狀態(tài)，并形成布線圖形以便不具有這些不適合的狀態(tài)。
首先，設計與上述第一實施例相同的模擬布線圖形集合體。接著，在測試晶片W上形成設計的模擬布線圖形集合體。這里，在該實施例中，采用預定的工藝條件在一個測試晶片W上形成模擬布線圖形集合體。
此后，在形成的模擬布線圖形集合體上，評估各模擬布線圖形，由此探測到每個參數(shù)中不適合的狀態(tài)。具體地說，相似于第一實施例，使探針(未示出)與模擬布線圖形No.1至No.18的第三層電極焊盤6B和6C的每個接觸，并將電流施加到第一層布線2A和第二層布線4A，以測量此刻的過孔電阻。然后，基于測量的過孔電阻對每個布線圖形進行統(tǒng)計分析，并在每個參數(shù)中分別探測不適合預定工藝條件的狀態(tài)。
最后，設計布線圖形以不具有不適合預定工藝條件的狀態(tài)，并采用預定工藝條件形成設計的布線圖形。
應該注意，本發(fā)明不限于在前述實施例中說明的內(nèi)容，并可以在不脫離本發(fā)明的內(nèi)容和目的范圍內(nèi)適當?shù)匦薷慕Y(jié)構(gòu)、材料、各單元的布置等。例如，將本發(fā)明的工藝條件探測方法應用于在前述第一實施例中的布線形成工藝，并將本發(fā)明的工藝條件探測方法應用于前述第二實施例中的晶體管形成工藝，但是，該工藝條件探測方法可以用于半導體集成電路制造工藝的其它工藝。
在前述第一實施例中使用八個參數(shù)來設計模擬布線圖形，并在第二實施例中使用八個參數(shù)來設計模擬晶體管圖形，但是參數(shù)的數(shù)量不限于8個。
在前述第一和第三實施例中，模擬布線圖形集合體由18個模擬布線圖形構(gòu)成，且在第二實施例中模擬晶體管圖形集合體由18個模擬晶體管圖形構(gòu)成，但是圖形的數(shù)量并不限于18個。
權(quán)利要求
1.一種模擬電路圖形評估方法，包括以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)，來設計模擬半導體集成電路的電路圖形的模擬電路圖形集合體；在襯底上形成模擬電路圖形集合體；以及評估形成的模擬電路圖形集合體。
2.如權(quán)利要求1所述的模擬電路圖形評估方法，其中所述形成包括采用對于每個襯底不同的工藝條件，在多個襯底的每個上形成模擬電路圖形集合體；以及其中所述評估包括分別評估在每個襯底上的模擬電路圖形集合體。
3.如權(quán)利要求1所述的模擬電路圖形評估方法，其中采用預定工藝條件進行所述形成；以及其中所述評估包括基于模擬電路圖形集合體來評估半導體集成電路的電路圖形對于預定工藝條件的適合性。
4.如權(quán)利要求1所述的模擬電路圖形評估方法，其中幾何結(jié)構(gòu)限定參數(shù)為限定布線幾何結(jié)構(gòu)的參數(shù)。
5.如權(quán)利要求4所述的模擬電路圖形的評估方法，其中限定布線幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個布線形成寬度、布線形成長度、過孔形成位置、虛擬布線組形成位置、布線組形成長度和虛擬過孔的存在。
6.如權(quán)利要求1所述的模擬電路圖形的評估方法，其中幾何結(jié)構(gòu)限定參數(shù)為限定晶體管幾何結(jié)構(gòu)的參數(shù)。
7.如權(quán)利要求6所述的模擬電路圖形的評估方法，其中限定晶體管幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個有源區(qū)虛擬密度、有源區(qū)虛擬尺寸、有源區(qū)虛擬形狀、柵電極形成寬度、柵電極形成長度、接觸孔直徑、誤對準程度和淺溝槽隔離形成寬度。
8.一種半導體集成電路的制造方法，包括以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)，來設計模擬半導體集成電路的電路圖形的模擬電路圖形集合體；使用對于每個襯底不同的工藝條件在多個襯底的每個上形成模擬電路圖形集合體；通過分別評估在各襯底上形成的模擬電路圖形集合體，探測適合于模擬電路圖形集合體的工藝條件；以及采用探測的工藝條件形成電路圖形。
9.如權(quán)利要求8所述的半導體集成電路的制造方法，其中幾何結(jié)構(gòu)限定參數(shù)為限定布線幾何結(jié)構(gòu)的參數(shù)。
10.如權(quán)利要求9所述的半導體集成電路的制造方法，其中限定布線幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個布線形成寬度、布線形成長度、過孔形成位置、虛擬布線組形成位置、布線組形成長度和虛擬過孔的存在。
11.如權(quán)利要求8所述的半導體集成電路的制造方法，其中幾何結(jié)構(gòu)限定參數(shù)為限定晶體管幾何結(jié)構(gòu)的參數(shù)。
12.如權(quán)利要求11所述的半導體集成電路的制造方法，其中限定晶體管幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個有源區(qū)虛擬密度、有源區(qū)虛擬尺寸、有源區(qū)虛擬形狀、柵電極形成寬度、柵電極形成長度、接觸孔直徑、誤對準程度和淺溝槽隔離形成寬度。
13.一種測試襯底，包括模擬電路圖形集合體，以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)來形成，該模擬電路圖形集合體模擬半導體集成電路的電路圖形。
14.如權(quán)利要求13所述的測試襯底，其中幾何結(jié)構(gòu)限定參數(shù)為限定布線幾何結(jié)構(gòu)的參數(shù)。
15.如權(quán)利要求14所述的測試襯底，其中限定布線幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個布線形成寬度、布線形成長度、過孔形成位置、虛擬布線組形成位置、布線組形成長度和虛擬過孔的存在。
16.如權(quán)利要求13所述的測試襯底，其中幾何結(jié)構(gòu)限定參數(shù)為限定晶體管幾何結(jié)構(gòu)的參數(shù)。
17.如權(quán)利要求16所述的測試襯底，其中限定晶體管幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個有源區(qū)虛擬密度、有源區(qū)虛擬尺寸、有源區(qū)虛擬形狀、柵電極形成寬度、柵電極形成長度、接觸孔直徑、誤對準程度和淺溝槽隔離形成寬度。
18.一種測試襯底組，由多個測試襯底構(gòu)成，測試襯底各自包括模擬電路圖形集合體，以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)來形成，該模擬電路圖形集合體模擬半導體集成電路的電路圖形，使用對于每個襯底不同的工藝條件形成該模擬電路圖形集合體。
19.如權(quán)利要求18所述的測試襯底組，其中幾何結(jié)構(gòu)限定參數(shù)為限定布線幾何結(jié)構(gòu)的參數(shù)。
20.如權(quán)利要求19所述的測試襯底組，其中限定布線幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個布線形成寬度、布線形成長度、過孔形成位置、虛擬布線組形成位置、布線組形成長度和虛擬過孔的存在。
21.如權(quán)利要求18所述的測試襯底組，其中幾何結(jié)構(gòu)限定參數(shù)為限定晶體管幾何結(jié)構(gòu)的參數(shù)。
22.如權(quán)利要求21所述的測試襯底組，其中限定晶體管幾何結(jié)構(gòu)的參數(shù)包括如下的至少一個有源區(qū)虛擬密度、有源區(qū)虛擬尺寸、有源區(qū)虛擬形狀、柵電極形成寬度、柵電極形成長度、接觸孔直徑、誤對準程度和淺溝槽隔離形成寬度。
全文摘要
根據(jù)本發(fā)明的一個方案，提供一種模擬電路圖形評估方法，該方法包括以各自狀態(tài)在各自的幾何結(jié)構(gòu)限定參數(shù)中出現(xiàn)相同次數(shù)的方式，通過結(jié)合多個各自具有至少兩個狀態(tài)的幾何結(jié)構(gòu)限定參數(shù)，來設計模擬半導體集成電路的電路圖形的模擬電路圖形集合體；在襯底上形成模擬電路圖形集合體；以及評估形成的模擬電路圖形集合體。
文檔編號H01L21/70GK1604271SQ200410074199
公開日2005年4月6日 申請日期2004年9月1日 優(yōu)先權(quán)日2003年10月2日
發(fā)明者金子尚史, 岡崎元哉, 戶島宏至 申請人:株式會社東芝