專利名稱：絕緣體上半導(dǎo)體溝道結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種器件結(jié)構(gòu)。
背景技術(shù)：
晶體管和其他器件連接在一起形成電路，諸如甚大規(guī)模集成電路、超大規(guī)模集成電路、存儲器、以及其他類型電路。例如，當(dāng)晶體管的尺寸減小，而器件的緊密度增加時，關(guān)于器件的寄生電容、截止?fàn)顟B(tài)漏電流、功率消耗、以及其他特性可能產(chǎn)生問題。在嘗試克服這些問題中的某些時，已經(jīng)提出了絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)。然而，SOI結(jié)構(gòu)通常具有很高缺陷率，因為在制造中很難產(chǎn)生薄而均勻的半導(dǎo)體層。SOI結(jié)構(gòu)中的缺陷問題包括單晶片內(nèi)部的缺陷(例如，晶片上不同點的晶片厚度不同)以及從晶片到晶片的缺陷(例如，在SOI晶片中平均硅層厚度的不一致)。因為晶體管器件制造得更小，溝道長度通常被縮短。溝道長度的縮短通常導(dǎo)致增大的器件速度，因為柵極延遲通常減小。然而，當(dāng)溝道長度減小時，可能產(chǎn)生許多副作用。除了別的以外，這些消極副作用可能包括因為閾值電壓下跌(threshold voltage roll-off)(例如，短溝道效應(yīng))而增大的截止?fàn)顟B(tài)漏電流。
增加器件速度的一個途徑是使用更高載流子遷移率的半導(dǎo)體材料來形成溝道。載流子遷移率通常是一種在外加單位電場下半導(dǎo)體材料中的載流子流動速度的量度。在晶體管器件中，載流子遷移率是載流子(例如電子和空穴)在反型層中流動穿過或橫穿器件溝道的速度的量度。例如，已經(jīng)在包括鍺(Ge)的窄帶隙材料中發(fā)現(xiàn)了更高的載流子遷移率。鍺分別具有3900平方厘米每伏-秒(cm2/Vsec)和1900cm2/Vsec的電子和空穴遷移率，這比分別是1500cm2/Vsec和450cm2/Vsec的硅的電子和空穴遷移率高。與半導(dǎo)體材料相關(guān)的帶隙通?；趯?dǎo)帶邊緣和價帶邊緣之間的差。通常，越高遷移率的半導(dǎo)體材料具有越窄的帶隙。例如，對鍺來說，帶隙是大約0.67電子伏特(eV)，這與硅大約1.1eV的帶隙相比是相當(dāng)小的。
對于300毫米(mm)晶片來說，很難生長出具有高載流子遷移率材料的單晶體。在300mm或更大晶片尺寸的器件制造中使用更高載流子遷移率半導(dǎo)體材料的一個途徑是在300mm或更大硅載流子晶片上外延生長材料。然而，通常在高載流子遷移率材料和硅之間存在大的晶格失配。這種大的晶格失配易于在所生長的外延高遷移率層中導(dǎo)致高水平的缺陷。一種減少外延層中的缺陷密度的技術(shù)是在硅載流子和高載流子遷移率材料之間引入漸變的緩沖層。例如，通過利用漸變緩沖層，晶格參數(shù)在緩沖層中是變化的，以在硅載流子到更高載流子遷移率的外延層之間，以從硅材料開始的漸變方式充當(dāng)過渡，其中在硅界面上和整個緩沖層中具有小或較低的晶格失配。然而，盡管這種漸變緩沖層往往可以減少由于晶格失配產(chǎn)生的某些缺陷，但是其通常不足以產(chǎn)生為器件應(yīng)用可接受的質(zhì)量的外延層。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決傳統(tǒng)技術(shù)中的上述問題。
根據(jù)本發(fā)明的一個方面，提供了一種方法，包括在半導(dǎo)體器件襯底上形成過孔層；在所述過孔電介質(zhì)層上形成溝槽層；形成貫穿所述溝槽層的溝槽，以暴露所述過孔層；在所述溝槽中的所述過孔層中形成過孔，以暴露所述襯底；以及在所述過孔和所述溝槽中形成半導(dǎo)體材料。
根據(jù)本發(fā)明的另一個方面，提供一種方法，包括在器件襯底上形成第一電介質(zhì)層；在所述第一電介質(zhì)層上形成第二電介質(zhì)層，所述第二電介質(zhì)層包括具有不同于所述第一電介質(zhì)層材料的刻蝕特性的材料；在所述第二電介質(zhì)層上形成第三電介質(zhì)層，所述第三電介質(zhì)層包括具有不同于所述第二電介質(zhì)層材料的刻蝕特性的材料；在所述第三電介質(zhì)層上形成第四電介質(zhì)層，所述第四電介質(zhì)層包括具有不同于所述第三電介質(zhì)層材料的刻蝕特性的材料；形成貫穿所述第三電介質(zhì)層的溝槽；在所述溝槽中形成過孔，以暴露所述襯底；以及在所述過孔和所述溝槽中形成半導(dǎo)體材料。
根據(jù)本發(fā)明的再一個方面，提供一種裝置，包括器件襯底；在所述器件襯底表面上形成的電介質(zhì)層；以及在所述電介質(zhì)層上形成的器件基底，該器件基底包括從所述器件襯底衍生的晶體結(jié)構(gòu)。


從下文詳細的描述、所附權(quán)利要求以及附圖中，實施例的特征、方面和優(yōu)點將更加變得完全清楚，其中圖1示出了包括半導(dǎo)體襯底的結(jié)構(gòu)的一部分的橫截面?zhèn)纫晥D，所述襯底具有在其上形成的多層電介質(zhì)層和形成在多層電介質(zhì)層中的若干層中的溝槽。
圖2示出了圖1中結(jié)構(gòu)的俯視立體圖。
圖3示出了具有過孔的圖1中結(jié)構(gòu)，所述過孔貫穿溝槽形成在多層電介質(zhì)層中的其他層中。
圖4示出了圖3中結(jié)構(gòu)的俯視立體圖。
圖5示出了具有形成在溝槽和過孔中的半導(dǎo)體材料的圖3中結(jié)構(gòu)。
圖6示出了在進行平坦化以將半導(dǎo)體材料限制到溝槽和過孔中之后的圖5中結(jié)構(gòu)。
圖7示出了在去除電介質(zhì)層中的若干層以暴露溝槽半導(dǎo)體材料之后的圖6中結(jié)構(gòu)。
圖8示出了圖7中結(jié)構(gòu)的俯視立體圖。
圖9示出了在溝槽材料的一部分與過孔材料分離后的圖8中結(jié)構(gòu)。
圖10示出了沿圖9的A-A’線的橫截面?zhèn)纫晥D。
具體實施例方式
圖1示出了器件結(jié)構(gòu)一部分的橫截面?zhèn)纫晥D。在這個實施例中，器件結(jié)構(gòu)100包括襯底110。襯底110包括單晶硅襯底，例如300mm或更大單晶硅晶片的部分120。在部分120上是漸變外延層130。在一個實施例中，漸變外延層是高載流子遷移率材料，諸如鍺化硅(SiGe)、砷化鎵(GaAs)、或者銻化銦(InSb)。就硅部分120上的漸變層來說，外延層130最接近部分120處具有相對低晶格失配的膜(例如，晶格失配小于百分之一)，并且在遠離部分120的外延層130中的晶格失配通常地增加。
在圖1中示出的結(jié)構(gòu)中，上覆于襯底110(在外延層130上)的是第一電介質(zhì)層140。在一個實施例中，第一電介質(zhì)層140是氧化物(例如，二氧化硅(SiO2))。第一電介質(zhì)層140沉積到一定厚度，使得由外延層130引起的缺陷(例如，位錯)在第一電介質(zhì)層140上結(jié)束，這在后文將變得更清楚。代表性地，SiO2層可以通過化學(xué)氣相沉積(CVD)或原子層沉積(ALD)來沉積。上覆于圖1結(jié)構(gòu)中的第一電介質(zhì)層140的是第二電介質(zhì)層150。在一個實施例中，第二電介質(zhì)層150具有這樣的刻蝕特性，以使其在有第一電介質(zhì)層140的情況下可以被選擇性地刻蝕(例如，去除)。在一個實施例中，例如，第二電介質(zhì)層150是通過CVD或ALD沉積的氮化硅(Si3N4)。
上覆于在圖1中示出的結(jié)構(gòu)中的第二電介質(zhì)層150的是第三電介質(zhì)層160。在一個實施例中，第三電介質(zhì)層160是在有第二電介質(zhì)層150存在的情況下可以被選擇性地刻蝕(例如，去除)的材料。在一個實施例中，第三電介質(zhì)層160是通過CVD或ALD沉積的氧化物(例如，SiO2)。在后文將變得更清楚，在一個實施例中，第三電介質(zhì)層160被沉積到至少適合作為器件溝道(例如，晶體管器件溝道)厚度的厚度。在一個實施例中，SiO2的第三電介質(zhì)層160可以通過ALD沉積到小于100埃()的厚度。
在圖1中示出的結(jié)構(gòu)的實施例中，上覆于第三電介質(zhì)層160的是第四電介質(zhì)層170。在一個實施例中，第四電介質(zhì)層170具有這樣的刻蝕特性，以使得其在第三電介質(zhì)層160存在的情況下可以被選擇性地刻蝕(例如，去除)。在一個實施例中，例如，第四電介質(zhì)層170是通過CVD或ALD沉積的氮化硅(Si3N4)。
在圖1中示出的結(jié)構(gòu)的實施例中，具有溝槽緣區(qū)(trench pad)185的溝槽180被形成在第三電介質(zhì)層160和第四電介質(zhì)層170內(nèi)部和/或貫穿第三電介質(zhì)層160和第四電介質(zhì)層170。在一個實施例中，溝槽180和溝槽緣區(qū)185可以使用光刻技術(shù)形成。例如，掩蔽材料可以為溝槽180和溝槽緣區(qū)185定義一個第四電介質(zhì)層170的暴露的區(qū)或區(qū)域。適當(dāng)?shù)?，溝?80的尺寸適合于具有長度L1和寬度W1的至少一個器件溝道(例如，晶體管器件溝道)。代表性地，光刻技術(shù)可以用來定義具有適合形成器件溝道(納米級尺寸)的開口區(qū)域的掩模。在一個實施例中，溝槽緣區(qū)185被選擇成具有一定的面積(L2×W2)，該面積(L2×W2)足以提供用于在溝槽緣區(qū)185的區(qū)域(基底)中形成過孔(例如，穿過第二電介質(zhì)層150和第一電介質(zhì)層140)的面積。在一個實施例中，溝槽180的特征尺寸被選擇成最小化(例如，由寬度W1定義的特征尺寸)，所以溝槽緣區(qū)185具有大于溝槽180的寬度W1的寬度W2。在這個實施例中，溝槽緣區(qū)185具有足以為隨后的過孔提供區(qū)域的長度L2。
為了形成溝槽180和溝槽緣區(qū)185，可以使用一種適合刻蝕氮化硅的刻蝕化學(xué)劑(例如，CF4/O2化學(xué)劑)，以暴露第三電介質(zhì)層160。在去除對應(yīng)于第四電介質(zhì)層170的溝道區(qū)域之后，可以使用適合刻蝕第三電介質(zhì)層160的刻蝕化學(xué)劑，以進一步定義貫穿第三電介質(zhì)層160的溝槽180和溝槽緣區(qū)185。例如，刻蝕SiO2而不作用于Si3N4(例如，停止在例如Si3N4的第二電介質(zhì)層150上)的合適化學(xué)劑是CHF3/O2。圖2示出了結(jié)構(gòu)100的俯視立體圖，其示出了貫穿第四電介質(zhì)層170和第三電介質(zhì)層160形成的溝槽180和溝槽緣區(qū)185。在形成溝槽180和溝槽緣區(qū)185之后，用來定義溝槽180和溝槽緣區(qū)185的任何光刻掩?？梢员蝗コ?。
圖3示出了在溝槽180和溝槽緣區(qū)185中形成過孔之后的圖1中結(jié)構(gòu)。在一個實施例中，可以通過光刻技術(shù)定義一個貫穿第二電介質(zhì)層150的暴露部分(暴露在溝槽緣區(qū)185中)的開口來形成過孔190。然后，可以利用適合刻蝕第二電介質(zhì)層150的刻蝕化學(xué)劑來去除第二電介質(zhì)層150對應(yīng)于過孔開口的部分并暴露第一電介質(zhì)層140。過孔190可以被定義為適合晶體生長的尺寸。然后，可以使用適合刻蝕第一電介質(zhì)層140的刻蝕化學(xué)劑來進一步定義過孔190。在一個實施例中，例如，適合相對于外延層130選擇性地刻蝕SiO2的第一電介質(zhì)層140的刻蝕化學(xué)劑是CHF3/O2。因此，過孔190貫穿第二電介質(zhì)層150和第一電介質(zhì)層140形成在由溝槽緣區(qū)185所定義的區(qū)域中，并停止(終止)于外延層130。圖4示出了圖3中結(jié)構(gòu)的俯視立體圖，其示出了在溝槽緣區(qū)180中形成到外延層130的過孔190。
圖5示出在溝槽180、溝槽緣區(qū)185和過孔190中引入半導(dǎo)體材料之后的結(jié)構(gòu)100。圖5示出了在溝槽180、溝槽緣區(qū)185和過孔190中引入半導(dǎo)體材料之后的圖3中結(jié)構(gòu)。在一個實施例中，半導(dǎo)體材料200被沉積作為半導(dǎo)體材料的非晶層、多晶層、或外延層。合適半導(dǎo)體材料包括硅、或諸如SiGe、GaAs、或InSb材料的高載流子遷移率的材料。半導(dǎo)體材料200可以由化學(xué)氣相沉積或其他技術(shù)沉積。如圖5中所示，在一個實施例中，半導(dǎo)體材料200被沉積到一定厚度，使得該材料填滿過孔190和溝槽180并上覆于(如示出的)第四電介質(zhì)層170。
在當(dāng)沉積時半導(dǎo)體材料200是非晶或多晶的實施例中，半導(dǎo)體材料200被退火，使得從外延層130的晶體籽晶生長貫穿半導(dǎo)體材料200。在一個實施例中，退火條件被選擇成使得晶體生長開始于過孔190中，并擴展超出過孔190進入溝槽緣區(qū)185和溝槽180中。因此，外延生長是漸變的，因為生長最初發(fā)生在過孔190中，然后擴展貫穿溝槽緣區(qū)185和溝槽180，并在溝槽緣區(qū)185和溝槽180中側(cè)向生長，最終超出溝槽180。因此，非晶或多晶材料可以用合適的退火轉(zhuǎn)變成單晶體。例如，當(dāng)硅材料被用作半導(dǎo)體材料200時，其在沉積到電介質(zhì)表面時可以是非晶或多晶的。這里，非晶到多晶的轉(zhuǎn)變發(fā)生在580℃到590℃之間的沉積溫度。硅直接在暴露的Si區(qū)域進行外延生長導(dǎo)致具有不同缺陷密度的單晶材料。硅材料在1000℃或更高溫度下的退火易于使非晶或多晶Si在過孔190和溝槽緣區(qū)185和溝槽180內(nèi)部結(jié)晶成單晶材料，同樣也易于降低生長的缺陷密度。
在另一個實施例中，不是將半導(dǎo)體材料200沉積成非晶或多晶材料，而是可以在單晶生溫度(例如，硅是800℃或更高)下選擇性地沉積(例如，通過CVD或分子束外延(MBE)技術(shù))并生長半導(dǎo)體材料，從過孔190開始并繼續(xù)生長進入溝槽緣區(qū)185和溝槽180中。在生長之后，可以使用在更高溫度下的可選擇的最終退火，以降低缺陷密度。更高溫度的退火可以通過快速熱退火、尖峰退火或激光退火實現(xiàn)，以使原子相互擴散最小化來保持高遷移率溝道和外延緩沖層區(qū)域中的化學(xué)組成。
在半導(dǎo)體材料200的沉積和可選擇的退火之后，平坦化結(jié)構(gòu)100，以將半導(dǎo)體材料200限制到溝槽緣區(qū)185、溝槽180和過孔190中。圖6示出了在對結(jié)構(gòu)進行平坦化以將半導(dǎo)體材料200限制到溝槽緣區(qū)185、溝槽180和過孔190之后的結(jié)構(gòu)100。在一個實施例中，可以使用諸如化學(xué)-機械拋光的拋光，以平坦化結(jié)構(gòu)100。在一個實施例中，溝槽180中的半導(dǎo)體材料200被平坦化到一定厚度，使得其可以適合于作為用于半導(dǎo)體材料200中/上最終形成的器件的器件溝道。在平坦化之后，結(jié)合可選擇的退火進行表面清洗，以在溝槽180中產(chǎn)生高質(zhì)量半導(dǎo)體表面，用于器件制造。
圖7示出在去除第四電介質(zhì)層170和第三電介質(zhì)層160之后的圖6中結(jié)構(gòu)。例如，利用適合去除第四電介質(zhì)層170(例如，Si3N4)而不作用于半導(dǎo)體材料200的刻蝕劑(例如，用于Si3N4的磷酸)，第四電介質(zhì)層170可以通過刻蝕技術(shù)被去除。在去除第四電介質(zhì)層170之后，再次使用適合去除第三電介質(zhì)層160而不作用于半導(dǎo)體材料200的刻蝕化學(xué)劑(例如，用于SiO2的氟化氫化學(xué)劑)去除第三電介質(zhì)層160。圖7示出了包括半導(dǎo)體材料200、暴露在結(jié)構(gòu)100的表面(如示出的頂表面)上的半導(dǎo)體材料200的溝槽部分的結(jié)構(gòu)。圖8示出了圖7中結(jié)構(gòu)的俯視立體圖，并示出了形成于在先示出的結(jié)構(gòu)100中的溝槽180、溝槽緣區(qū)185和過孔190中(見圖3和圖4)的半導(dǎo)體材料200。
圖9示出了將半導(dǎo)體材料200的一部分與包含處于過孔190內(nèi)和處于包括但不限于整個部分的溝槽緣區(qū)185部分中的半導(dǎo)體材料200的那部分分離之后的圖8中結(jié)構(gòu)。參照圖9，結(jié)構(gòu)100包括被定義為半導(dǎo)體部分200A和半導(dǎo)體部分200B的半導(dǎo)體材料200。半導(dǎo)體部分200B與半導(dǎo)體部分200A在附圖標(biāo)記218處分離，其中半導(dǎo)體部分200A包括過孔190中的半導(dǎo)體材料。可以使用光刻/刻蝕技術(shù)來分離半導(dǎo)體部分200A和半導(dǎo)體部分200B。如此，半導(dǎo)體部分200B可以作為溝道用于器件的形成，而半導(dǎo)體部分200A被隔離。分離包括延伸貫穿過孔的那部分的一部分半導(dǎo)體材料的一個原因是包含外延層130的那部分與半導(dǎo)體部分200B電分離。因此，在第一電介質(zhì)層160是諸如SiO2的電介質(zhì)材料的情況下，結(jié)構(gòu)100的包括半導(dǎo)體部分200B的那部分是絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)，而半導(dǎo)體部分200B充當(dāng)器件溝道。在一個實施例中，半導(dǎo)體部分200B具有小于L1的長度L0。
圖10示出了圖9中結(jié)構(gòu)沿圖9的線A-A’的橫截面。在這個代表性的實施例中，晶體管器件形成在半導(dǎo)體部分200B中/上。代表性地，晶體管器件包括(被電介質(zhì)材料分離的)半導(dǎo)體部分200B上的柵電極220以及在半導(dǎo)體部分200B中形成的源結(jié)230和漏結(jié)240。
在上面的實施例中，在SOI結(jié)構(gòu)的形成中已描述了各種電介質(zhì)層。應(yīng)該意識到，第一到第四電介質(zhì)層的名稱僅是方便起見，而不應(yīng)理解為限制在權(quán)利要求書中描述的主題。因此，例如，雖然描述了四層電介質(zhì)層，但可以理解，一層或更多層可以合并成單層或多層電介質(zhì)層?；蛘?，可以使用多于四層電介質(zhì)層來定義結(jié)構(gòu)?？梢岳斫猓纬稍诮Y(jié)構(gòu)100上以定義器件溝道的各層不必每個都是(或全部都是)電介質(zhì)材料層。雖然形成SOI結(jié)構(gòu)(例如，需要第二電介質(zhì)層150以及也許第一電介質(zhì)層140)，但對于相似或其他結(jié)構(gòu)來說，各層(特別是第三電介質(zhì)層160和第四電介質(zhì)層170)可以由其他合適材料形成，因為這些層從他們可以被去除以形成最終的器件結(jié)構(gòu)的意義上講是可以犧牲的。所描述的實施例利用了諸如SiO2和Si3N4的電介質(zhì)材料的沉積和刻蝕技術(shù)。這些技術(shù)允許諸如溝道結(jié)構(gòu)的小臨界尺寸(CD)結(jié)構(gòu)的制造和溝道厚度的控制(通過溝槽深度)。此外，與具有不同晶格結(jié)構(gòu)的半導(dǎo)體材料相關(guān)的缺陷密度可以再通過電介質(zhì)層材料的厚度(過孔深度)來控制。
以上段落描述了本發(fā)明的具體實施例。但是，很明顯可以對本發(fā)明做出各種修改和變化而不會偏離權(quán)利要求的較寬精神和范圍。因此，本發(fā)明的說明書以及圖示應(yīng)視為說明性的，而不是限制性的意思。
權(quán)利要求
1.一種方法，包括在半導(dǎo)體器件襯底上形成過孔層；在所述過孔電介質(zhì)層上形成溝槽層；形成貫穿所述溝槽層的溝槽，以暴露所述過孔層；在所述溝槽中的所述過孔層中形成過孔，以暴露所述襯底；以及在所述過孔和所述溝槽中形成半導(dǎo)體材料。
2.如權(quán)利要求1所述的方法，其中形成過孔層的步驟包括形成包括具有第一刻蝕特性的材料的初級電介質(zhì)層；以及在所述初級電介質(zhì)層上形成次級電介質(zhì)層，所述次級電介質(zhì)層包括具有不同于所述第一刻蝕特性的第二刻蝕特性的材料。
3.如權(quán)利要求2所述的方法，其中所述初級電介質(zhì)層包括二氧化硅，所述次級電介質(zhì)層包括氮化硅。
4.如權(quán)利要求2所述的方法，其中所述襯底包括第一半導(dǎo)體材料和在所述第一半導(dǎo)體材料的一部分上的第二半導(dǎo)體材料，所述第二半導(dǎo)體材料和所述第一半導(dǎo)體材料具有不同晶格參數(shù)，并且形成過孔層的步驟包括將過孔層形成到一定厚度，以使生長超出所述過孔深度的所述第二半導(dǎo)體材料中的晶體缺陷最小化。
5.如權(quán)利要求1所述的方法，還包括平坦化所述溝槽中的所述半導(dǎo)體材料的暴露表面。
6.如權(quán)利要求5所述的方法，其中平坦化步驟包括將所述溝槽中的所述半導(dǎo)體材料平坦化到適合作為器件溝道的厚度。
7.如權(quán)利要求1所述的方法，還包括將形成在所述溝槽中的所述半導(dǎo)體材料的一部分和形成在所述過孔中的所述半導(dǎo)體材料的一部分電隔離。
8.如權(quán)利要求7所述的方法，其中形成在所述溝槽中的所述半導(dǎo)體材料的所述隔離部分具有適合作為電路器件基底的尺寸。
9.如權(quán)利要求1所述的方法，其中形成溝槽層的步驟包括形成初級電介質(zhì)層，所述初級電介質(zhì)層包括具有不同于所述過孔層的一部分的第一刻蝕特性的材料；以及形成次級電介質(zhì)層，所述次級電介質(zhì)層包括具有不同于所述初級電介質(zhì)層的第二刻蝕特性的材料。
10.如權(quán)利要求9所述的方法，其中形成所述初級電介質(zhì)層的步驟包括將層形成到被選擇來適合作為電路器件基底的厚度。
11.如權(quán)利要求1所述的方法，還包括在所述溝槽中形成半導(dǎo)體材料之后去除所述溝槽層。
12.如權(quán)利要求1所述的方法，還包括晶化所述溝槽中的所述半導(dǎo)體材料。
13.如權(quán)利要求12所述的方法，其中晶化步驟包括在適合產(chǎn)生單晶體的溫度下退火所述半導(dǎo)體材料。
14.如權(quán)利要求1所述的方法，其中形成溝槽層的步驟包括形成長度至少適合于器件溝道的溝槽；以及鄰接所述溝槽形成具有不同于所述溝槽的尺寸的溝槽緣區(qū)，其中形成過孔的步驟包括在所述溝槽緣區(qū)的一部分中形成過孔。
15.一種方法，包括在器件襯底上形成第一電介質(zhì)層；在所述第一電介質(zhì)層上形成第二電介質(zhì)層，所述第二電介質(zhì)層包括具有不同于所述第一電介質(zhì)層材料的刻蝕特性的材料；在所述第二電介質(zhì)層上形成第三電介質(zhì)層，所述第三電介質(zhì)層包括具有不同于所述第二電介質(zhì)層材料的刻蝕特性的材料；在所述第三電介質(zhì)層上形成第四電介質(zhì)層，所述第四電介質(zhì)層包括具有不同于所述第三電介質(zhì)層材料的刻蝕特性的材料；形成貫穿所述第三電介質(zhì)層的溝槽；在所述溝槽中形成過孔，以暴露所述襯底；以及在所述過孔和所述溝槽中形成半導(dǎo)體材料。
16.如權(quán)利要求15所述的方法，還包括晶化所述溝槽中的所述半導(dǎo)體材料。
17.如權(quán)利要求15所述的方法，還包括平坦化所述溝槽中的所述半導(dǎo)體材料的暴露表面。
18.如權(quán)利要求17所述的方法，其中平坦化步驟包括將所述溝槽中的所述半導(dǎo)體材料平坦化到適合作為器件溝道的厚度。
19.如權(quán)利要求15所述的方法，還包括在所述溝槽中形成半導(dǎo)體材料之后去除所述第三電介質(zhì)層和所述第四電介質(zhì)層。
20.如權(quán)利要求19所述的方法，還包括將形成在所述溝槽中的所述半導(dǎo)體材料的一部分和形成在所述過孔中的所述半導(dǎo)體材料的一部分電隔離。
21.如權(quán)利要求20所述的方法，其中形成在所述溝槽中的所述半導(dǎo)體材料的所述隔離部分具有適合作為電路器件基底的尺寸。
22.如權(quán)利要求15所述的方法，其中所述電介質(zhì)層中的每一層包括電介質(zhì)材料，所述第一電介質(zhì)層和所述第三電介質(zhì)層包括相似的材料，而所述第二電介質(zhì)層和所述第四電介質(zhì)層包括相似的材料。
23.如權(quán)利要求15所述的方法，其中所述襯底包括第一半導(dǎo)體材料和在所述第一半導(dǎo)體材料上的第二半導(dǎo)體材料，所述第二半導(dǎo)體材料與所述第一半導(dǎo)體材料具有不同晶格結(jié)構(gòu)，并且形成第一電介質(zhì)層的步驟包括將第一電介質(zhì)層形成到一定厚度，以使生長超出所述過孔深度的所述第二半導(dǎo)體材料中的晶體缺陷最小化。
24.如權(quán)利要求15所述的方法，其中形成溝槽層的步驟包括形成長度至少適合于器件溝道的溝槽；以及鄰接所述溝槽形成具有不同于所述溝槽的尺寸的溝槽緣區(qū)，其中形成過孔的步驟包括在所述溝槽緣區(qū)的一部分中形成過孔。
25.一種裝置，包括器件襯底；在所述器件襯底表面上形成的電介質(zhì)層；以及在所述電介質(zhì)層上形成的器件基底，該器件基底包括從所述器件襯底衍生的晶體結(jié)構(gòu)。
26.如權(quán)利要求25所述的裝置，其中所述器件襯底包括第一半導(dǎo)體材料和形成在所述第一半導(dǎo)體材料上并定義所述器件襯底的所述表面的第二半導(dǎo)體材料，所述第二半導(dǎo)體材料包括與所述第一半導(dǎo)體材料不同的晶格結(jié)構(gòu)。
27.如權(quán)利要求26所述的裝置，其中所述第一半導(dǎo)體材料和所述第二半導(dǎo)體材料每個都具有載流子遷移率特性，并且所述第二半導(dǎo)體材料具有比所述第一半導(dǎo)體材料更高的遷移率。
全文摘要
本發(fā)明公開一種方法和一種裝置。該方法包括在一種半導(dǎo)體器件襯底上形成過孔電介質(zhì)層；在所述過孔電介質(zhì)層上形成溝槽電介質(zhì)層；形成貫穿所述溝槽電介質(zhì)層的溝槽，以暴露所述過孔電介質(zhì)層；在所述溝槽中的所述過孔電介質(zhì)層中形成過孔，以暴露所述襯底；以及在所述過孔和在所述溝槽中形成半導(dǎo)體材料。該裝置包括器件襯底；形成在所述器件襯底的表面上的電介質(zhì)層；以及在所述電介質(zhì)層上形成的器件基底，所述器件基底包括從所述器件襯底衍生的晶體結(jié)構(gòu)。
文檔編號H01L21/20GK1607642SQ20041008011
公開日2005年4月20日 申請日期2004年9月23日 優(yōu)先權(quán)日2003年9月23日
發(fā)明者貝恩-葉海·吉恩, 布雷恩·S·多伊, 斯科特·A·黑爾蘭德, 馬克·L·多齊, 馬修·V·梅斯, 博揚·I·博亞諾夫, 休曼·達塔, 杰克·T·卡瓦列爾羅斯, 羅伯特·S·周 申請人:英特爾公司