專利名稱：單一晶體管型隨機存取存儲器的制造方法及其電容器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種嵌入式存儲器(embedded memory)的制程，特別是有關(guān)于一種可與邏輯制程(logic process)兼容的單一晶體管型隨機存取存儲器(1T-RAM)的制造方法。
背景技術(shù)：
嵌入式存儲器邏輯組件為一種系統(tǒng)單芯片(system on a chip；SOC)組件，是指將存儲器組件和邏輯組件整合于同一芯片上。嵌入式存儲器邏輯組件包含有一單元數(shù)組區(qū)和一邏輯電路區(qū)，而儲存于單元數(shù)組區(qū)的存儲單元內(nèi)的數(shù)據(jù)則由邏輯電路來操作。目前廣泛做為存儲單元的結(jié)構(gòu)有兩種，一是動態(tài)隨機存取存儲器單元(DRAM cell)，一是靜態(tài)隨機存取存儲器單元(SRAMcell)。近來發(fā)展出一種1T-SRAM技術(shù)，其使用邏輯制程配合DRAM的存儲單元架構(gòu)來生產(chǎn)功能為SRAM的產(chǎn)品，故可運用單一晶體管晶胞達到高集積度的目的，同時維持SRAM免數(shù)據(jù)更新及低隨機存取周期的優(yōu)勢。因此，1T-SRAM可以成為傳統(tǒng)靜態(tài)隨機存取存儲器與嵌入式動態(tài)隨機存取存儲器的替代方案。在目前的1T-RAM技術(shù)中，常用的電容結(jié)構(gòu)為平板型電容(planarcapacitor)，但因其具有不易縮小存儲單元尺寸的缺點，故無法應(yīng)用于高密度的存儲單元數(shù)組的技術(shù)上。
請參閱圖1，其顯示現(xiàn)有1T-RAM的電容器的剖面示意圖。以一P型半導(dǎo)體硅基底10為例，其表面定義有一存儲單元區(qū)I以及一邏輯電路區(qū)II，且半導(dǎo)體硅基底10內(nèi)部包含有多個淺溝槽隔離結(jié)構(gòu)16，用以定義出組件有源區(qū)域。
首先電容器的下電極制程，是利用微影與蝕刻方式于淺溝槽隔離結(jié)構(gòu)16中定義形成一凹槽，且該凹槽的一傾斜側(cè)壁是暴露半導(dǎo)體硅基底10。然后，于凹槽中沉積一第一導(dǎo)電層18，做為電容器的下電極18。接著進行井區(qū)的微影離子植入制程，于存儲單元區(qū)I內(nèi)形成一N井區(qū)12，并于邏輯電路區(qū)II內(nèi)形成一N/P井區(qū)14。
之后進行電容器的介電層制程以及上電極制程。首先，利用熱氧化法或是化學(xué)氣相沉積法于上述的整個表面上形成一介電層20，再于介電層20的整個表面形成一第二導(dǎo)電層22，而后利用微影與蝕刻方法將第二導(dǎo)電層20定義成為多個上電極22a以及多個柵極層22b的圖案。其中，上電極22a是位于凹槽的下電極18的上方，且夾設(shè)于上電極22a與下電極18之間的介電層20a是用作為電容介電層20a。另外，依據(jù)存儲單元區(qū)I以及邏輯電路區(qū)II的位置區(qū)分，柵極層22b可作為存儲單元柵極以及邏輯柵極，而位于柵極層22b底部的介電層22b是用作為一柵極介電層22b。
上述的電容器制程是藉由介電層22的沉積與蝕刻制程，同時完成電容介電層22a以與柵極介電層22b的制作，因此介電層22附帶的熱預(yù)算(thermal budget)效應(yīng)會同時影響到電容介電層22a以與柵極介電層22b的品質(zhì)。而且，礙于氧化硅材質(zhì)的階梯覆蓋能力(step coverage)不佳的因素，形成于凹槽的側(cè)壁上的介電層22會發(fā)生厚度不均勻且過厚的缺點，進而影響到電容介電層22a的電性品質(zhì)。甚且，使用二氧化硅材質(zhì)制作電容介電層22a尚有電流遺漏的疑慮以及介電常數(shù)不足的問題。
除此之外，為了完成上述的電容器結(jié)構(gòu)，必須預(yù)留一較大空間給予通閘(pass-gate)與電極板的制作，而且必須提供一較大面積的硅基底10給予電容器的制作，因此將目前的1T-RAM技術(shù)搭配上述的電容器結(jié)構(gòu)會遭遇到存儲單元尺寸縮小的困難，而無法應(yīng)用于高密度的存儲單元數(shù)組的技術(shù)上。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種單一晶體管型隨機存取存儲器(1T-RAM)的制造方法及其結(jié)構(gòu)，是將一具有高介電常數(shù)(high-k)材料制程整合至1T-RAM技術(shù)的電容器制程中，可以提高電容介電層的介電常數(shù)、增加電容的有效面積、提高電容量，且易于應(yīng)用在存儲單元尺寸縮小的單元數(shù)組技術(shù)上。
為達成上述目的，本發(fā)明提供一種單一晶體管型隨機存取存儲器的制造方法，包括有下列步驟。首先，提供一半導(dǎo)體基底，其包含有一存儲單元區(qū)以及一邏輯電路區(qū)。然后，于該半導(dǎo)體基底中形成多個淺溝槽隔離結(jié)構(gòu)，用以定義該存儲單元區(qū)以及該邏輯電路區(qū)的有源區(qū)域，其中該第一淺溝槽隔離結(jié)構(gòu)位于該存儲單元區(qū)內(nèi)，且該第二淺溝隔離結(jié)構(gòu)位于該存儲單元區(qū)以及該邏輯電路區(qū)的交界處。而后，于該半導(dǎo)體基底的表面上形成多個柵極層以與柵極絕緣層，其中該存儲單元區(qū)內(nèi)包含有多個第一柵極層以及至少一個第二柵極層，該邏輯電路區(qū)內(nèi)包含有至少一個第一柵極層以及至少一個第二柵極層，且該存儲單元區(qū)內(nèi)的該第二柵極層是形成于該第一淺溝槽隔離結(jié)構(gòu)的表面上，且該邏輯電路區(qū)內(nèi)的該第二柵極層是形成于該第二淺溝槽隔離結(jié)構(gòu)的表面上。接著，于該存儲單元區(qū)內(nèi)的該第一柵極層周圍的該半導(dǎo)體基底內(nèi)形成一源/漏極區(qū)，并于該邏輯電路區(qū)內(nèi)的該第一柵極層周圍的該半導(dǎo)體基底內(nèi)形成一源/漏極區(qū)。隨后，形成一遮蔽層，是遮蔽該邏輯電路區(qū)內(nèi)的該第二柵極層而與該存儲單元區(qū)內(nèi)的該第一柵極層之間不形成金屬硅化物的表面區(qū)域，并遮蓋該存儲單元區(qū)內(nèi)的該第一柵極層與該第二柵極層之間不形成金屬硅化物的區(qū)域。繼續(xù)，進行自動對準金屬硅化物制程，以于該遮蔽層區(qū)域以外的該第一柵極層頂部以及該源/漏極區(qū)的表面上形成一金屬硅化物層。后續(xù)，形成一蝕刻停止層于完成上述步驟的該半導(dǎo)體基底的整個表面上。然后，形成一第一介電層，是覆蓋該蝕刻停止層的整個表面，再形成一能量感應(yīng)層于該第一介電層表面上，其中該能量感應(yīng)層包含有一電容器圖案開口。后來，去除該電容器圖案開口內(nèi)的該第一介電層、該蝕刻停止層、該遮蔽層與該淺溝槽隔離結(jié)構(gòu)，直至暴露該淺溝槽隔離結(jié)構(gòu)的一部分側(cè)壁及其相鄰的半導(dǎo)體基底表面，則該淺溝槽隔離結(jié)構(gòu)的暴露側(cè)壁以及該半導(dǎo)體基底的暴露表面是用作為一電容器下電極板。最后，依序沉積一介電層以及一導(dǎo)電層于完成上述步驟的該半導(dǎo)體基底的整個表面上，則順應(yīng)性沉積于該電容器下電極板表面上的該介電層以及該導(dǎo)電層是分別作為一電容介電層以及一電容器上電極板。


圖1顯示現(xiàn)有1T-RAM的電容器的剖面示意圖。
圖2A至圖2E的剖面示意圖顯示本發(fā)明第一實施例的單一晶體管型隨機存取存儲器的制造方法。
圖3A至圖3E的剖面示意圖顯示本發(fā)明第二實施例的單一晶體管型隨機存取存儲器的制造方法。
圖4A至圖4E的剖面示意圖顯示本發(fā)明第三實施例的單一晶體管型隨機存取存儲器的制造方法。
圖5A至圖5E的剖面示意圖顯示本發(fā)明第四實施例的單一晶體管型隨機存取存儲器的制造方法。
符號說明半導(dǎo)體硅基底～10；存儲單元區(qū)～I；邏輯電路區(qū)～II；N井區(qū)～12；N/P井區(qū)～14；淺溝槽隔離結(jié)構(gòu)～16；第一導(dǎo)電層～18；下電極～18；介電層～20；上電極～22a；柵極層～22b。
半導(dǎo)體基底～30；存儲單元區(qū)～I；邏輯電路區(qū)～II；淺溝槽32I、32II淺溝槽隔離結(jié)構(gòu)～34；N井區(qū)～36；N/P井區(qū)～38；柵極絕緣層～40a、40b；柵極層～42a、42a”、42b、42b”；間隙壁～44；源/漏極區(qū)～46；遮蔽層～48；金屬硅化物層～50；蝕刻停止層～52；第一介電層～54；能量感應(yīng)層～56；電容器圖案開口～57；電容器區(qū)域～58；介電層～60；導(dǎo)電層～62；第二介電層～64；第三介電層～66；接觸插塞～68；層間介電層～70；第一內(nèi)聯(lián)機層～72；平坦涂層～74。
具體實施例方式
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖示，作詳細說明如下第一實施例請參閱圖2A至圖2E，其剖面示意圖顯示本發(fā)明第一實施例的單一晶體管型隨機存取存儲器的制造方法。
首先進行組件標(biāo)準邏輯制程。如圖2A所示，提供一半導(dǎo)體基底30，例如一半導(dǎo)體硅基底，較佳的是P型的單晶硅基底。此半導(dǎo)體基底30可大致區(qū)分為一存儲單元區(qū)(1T-RAM cell area)I以及一邏輯電路區(qū)(logic circuitarea)II。接著，利用一硬掩膜層(未繪示)搭配光阻的圖案轉(zhuǎn)移技術(shù)以及適當(dāng)?shù)奈g刻方法，于半導(dǎo)體基底30中形成多個淺溝槽32，用以定義組件有源區(qū)(active area，AA)。而后，于淺溝槽32填入一絕緣材質(zhì)，其材質(zhì)例如是利用LPCVD或PECVD沉積的介電層，并藉由化學(xué)機械研磨制程將半導(dǎo)體基底30表面上多余的絕緣材質(zhì)磨除，則可于每一個淺溝槽32中形成一淺溝槽隔離結(jié)構(gòu)34。其中，第一淺溝槽隔離結(jié)構(gòu)34I位于存儲單元區(qū)I內(nèi)，用以定義存儲單元區(qū)I內(nèi)的組件有源區(qū)；而第二淺溝隔離結(jié)構(gòu)34II位于存儲單元區(qū)I以及邏輯電路區(qū)II的交界處，用以定義存儲單元區(qū)I以及邏輯電路區(qū)II之間的組件有源區(qū)。
繼續(xù)，將上述硬掩膜層移除之后，于基底30表面上形成一層犧牲氧化層(未繪示)，再進行井區(qū)的微影與離子植入制程，以于存儲單元區(qū)I中形成一N/P井區(qū)36，并于邏輯電路區(qū)II中形成一N/P井區(qū)38，而后對組件有源區(qū)進行調(diào)整起始電壓的離子植入制程，再移除犧牲氧化層。將犧牲氧化層移除后，于半導(dǎo)體基底30表面上進行介電材質(zhì)沉積、導(dǎo)電材質(zhì)沉積、微影以及干蝕刻等制程，可于存儲單元區(qū)I中定義形成多個柵極層42a以與柵極絕緣層40a，并可于邏輯電路區(qū)II中定義形成多個柵極層42b以與柵極絕緣層40b，其中柵極層42a”以及42b”是分別形成于淺溝槽隔離結(jié)構(gòu)34II、34I的表面上。柵極層42a、42b的較佳者是選用多晶硅材質(zhì)，而柵極絕緣層40a、40b的較佳者是選用二氧化硅材質(zhì)。爾后，依序進行下列步驟利用柵極層42a、42b作為掩膜進行N/P型的輕摻雜制程、于柵極層42a、42b的側(cè)壁上形成一間隙壁44、利用柵極層42a、42b以及間隙壁44進行N/P型的重摻雜制程，則可于半導(dǎo)體基底30內(nèi)形成一源/漏極區(qū)46。
接著，為了提供作為一金屬硅化物遮蔽(silicide-blocking)區(qū)，進行一光阻保護氧化(resist protection oxide，RPO)制程，藉由形成一遮蔽層48以遮蔽兩相鄰的柵極層42b”與柵極層42a之間不形成金屬硅化物的區(qū)域，并遮蓋兩相鄰的柵極層42a與柵極層42a”之間不形成金屬硅化物的區(qū)域。然后，進行自動對準金屬硅化物制程(self-aligned silicidation，簡稱salicide)，以于金屬硅化物遮蔽區(qū)以外的柵極層42a、42a”、42b的頂部以及源/漏極區(qū)46的表面上形成一金屬硅化物層50。繼續(xù)，于上述的半導(dǎo)體基底30的整個表面上沉積一蝕刻停止層52，較佳者是利用LPCVD或PECVD方法沉積的氮化硅材質(zhì)。而后，于上述的蝕刻停止層52整個表面上沉積一第一介電層54，較佳者是利用LPCVD或PECVD沉積的氧化硅材質(zhì)。
接續(xù)，于淺溝槽隔離結(jié)構(gòu)34內(nèi)定義一電容器區(qū)域。如圖2B所示，于第一介電層54表面上形成一能量感應(yīng)層56，其較佳者為一光阻層或其它阻劑層。再利用微影與蝕刻技術(shù)去除能量感應(yīng)層56的電容器圖案開口57的區(qū)域(包括部分的第一介電層54、蝕刻停止層52、遮蔽層48與淺溝槽隔離結(jié)構(gòu)34)，直至暴露淺溝槽32的一部分側(cè)壁及其相鄰的N/P井區(qū)36的表面硅材質(zhì)，則暴露的硅摻雜材質(zhì)區(qū)域是定義成為一電容器區(qū)域58。特別是，暴露于電容器區(qū)域58中的硅摻雜材質(zhì)區(qū)是用作為一電容器下電極板。
后續(xù)，進行電容介電層以及電容器上電極板的制程。如圖2C所示，將上述的能量感應(yīng)層56去除之后，于半導(dǎo)體基板30的整個表面上依序沉積一介電層60、一導(dǎo)電層62以及一第二介電層64。如此一來，位于電容器區(qū)域58內(nèi)的介電層60是用作為一電容介電層，而位于電容器區(qū)域58內(nèi)的導(dǎo)電層62是用作為一電容器上電極板。介電層60的較佳者為一高介電常數(shù)材料層、一低溫介電材料層(于500℃～600℃以下制程的低溫材料)、一NO層或一氧化硅層。導(dǎo)電層62較佳者為采用TiN、TaN、Ru、Pt、Ir等等材質(zhì)，至于第二介電層64較佳者是利用LPCVD或PECVD沉積的氧化硅材質(zhì)。
跟著，如圖2D所示，進行化學(xué)機械研磨(chemical mechanicalpolishing，CMP)制程以去除部分的第二介電層64、導(dǎo)電層62、介電層60以及第一介電層54，以達到表面平坦化效果。然后，于此平坦表面上沉積一第三介電層66。第三介電層66較佳者是利用LPCVD或PECVD沉積的氧化硅材質(zhì)。
隨后進行后段制程(Back-End-Of-Line，BEOL)，包含有接觸插塞以及內(nèi)聯(lián)機制程。如圖2E所示，利用微影、蝕刻、金屬沉積以及CMP等制程，可形成多個接觸插塞68，其乃貫通第三介電層66、第二介電層64以及第一介電層54進而分別連接至柵極層42b、42b”、42a”的頂部以及兩相鄰柵極層42a之間的源/漏極區(qū)46頂部。而后，于第三介電層66的表面上提供一層間介電層70，并于層間介電層70中形成多個第一內(nèi)聯(lián)機層72，且每一個第一內(nèi)聯(lián)機層72是電連接下方的接觸插塞68。然此后段內(nèi)聯(lián)機制程非關(guān)本發(fā)明，在此不多贅述接觸插塞68、層間介電層70以及第一內(nèi)聯(lián)機層72的制程與材質(zhì)限制。
依據(jù)上述的單一晶體管型隨機存取存儲器的制造方法及其電容器結(jié)構(gòu)，本發(fā)明第一實施例具有以下優(yōu)點1.本發(fā)明將一具有高介電常數(shù)(high-k)材料制程整合至1T-RAM技術(shù)的電容器制程中，如Ta2O5、Al2O3、HfO2、TiO2、SrTiO3、BaSrTiO3、ZrO2材質(zhì)的介電常數(shù)遠大于傳統(tǒng)使用的氧化是材質(zhì)，因此可以有效提高電容介電層的介電常數(shù)，進而增加電容器的電容量。
2.本發(fā)明是先完成柵極絕緣層40a、40b的制作，再進行電容介電層60的沉積制程，因此電容介電層60的品質(zhì)不會受到柵極絕緣層40a、40b制程附帶的熱預(yù)算(thermal budget)效應(yīng)的影響。
3.本發(fā)明使用具有高介電常數(shù)的材質(zhì)制作電容介電層，其階梯覆蓋能力(step coverage)遠勝于傳統(tǒng)使用的氧化硅材質(zhì)，因此沉積于淺溝槽32側(cè)壁上的介電層60不會發(fā)生厚度不均勻且過厚的缺點，故可消除電流遺漏的疑慮，進而可確保電容介電層60的電性品質(zhì)。
4.本發(fā)明所定義的電容器區(qū)域58，是淺溝槽隔離結(jié)構(gòu)34的一暴露側(cè)壁，并利用暴露側(cè)壁的硅摻雜材質(zhì)用作為電容器下電極板，則此起伏輪廓可提高電容的有效面積，進而提高電容量，且易于應(yīng)用在存儲單元尺寸縮小的單元數(shù)組技術(shù)上。
5.上述的制作方法簡單，僅需額外增加一道光罩定義電容器區(qū)域58，可適用于大量生產(chǎn)的技術(shù)上。
第二實施例請參閱圖3A至圖3E，其剖面示意圖顯示本發(fā)明第二實施例的單一晶體管型隨機存取存儲器的制造方法。
如圖3A所示，首先進行組件標(biāo)準邏輯制程如同第一實施例所述以及圖2A所示，包含有淺溝槽隔離結(jié)構(gòu)34、柵極層42a、柵極絕緣層40a、間隙壁44、源/漏極區(qū)46、遮蔽層48、金屬硅化物層50、蝕刻停止層52以及第一介電層54等制作，在此不多贅述。然后，如圖3B所示，于淺溝槽隔離結(jié)構(gòu)34內(nèi)定義一電容器區(qū)域，如同第一實施例所述以及圖2B所示，包含有能量感應(yīng)層56、電容器區(qū)域58等制作，在此不多贅述。
后續(xù)，進行電容介電層以及電容器上電極板的制程。如圖3C所示，將上述的能量感應(yīng)層56去除之后，于半導(dǎo)體基板30的整個表面上依序沉積一介電層60、一導(dǎo)電層62以及一平坦涂層74。如此一來，位于電容器區(qū)域58內(nèi)的介電層60是用作為一電容介電層，而位于電容器區(qū)域58內(nèi)的導(dǎo)電層62是用作為一電容器上電極板。介電層60較佳者為采用一高介電常數(shù)材料層、一低溫介電材料層(于500℃～600℃以下制程的低溫材料)、一NO層或一氧化硅層，導(dǎo)電層62較佳者為采用TiN、TaN、Ru、Pt、Ir等等材質(zhì)，至于平坦涂層74較佳者是利用光阻(photoresist，PR)或底部抗反射涂層(bottomanti-reflective coating，BARC)等材質(zhì)。
跟著，如圖3D所示，進行回蝕刻制程，去除部分的平坦涂層74以及部分的導(dǎo)電層62、介電層60以及第一介電層54。然后，于此表面上沉積一第二介電層64，并對第二介電層64進行CMP制程以達到表面平坦化效果。第二介電層64較佳者是利用LPCVD或PECVD沉積的氧化硅材質(zhì)。隨后，如圖3E所示，進行后段制程(Back-End-Of-Line，BEOL)，包含有接觸插塞以及內(nèi)聯(lián)機制程，如同第一實施例所述以及圖2E所示，包含有接觸插塞68、層間介電層70以及第一內(nèi)聯(lián)機層72等制作，在此不多贅述。
依據(jù)上述的單一晶體管型隨機存取存儲器的制造方法及其電容器結(jié)構(gòu)，本發(fā)明第二實施例具有相同于第一實施例所述的優(yōu)點，在此不多贅述。
第三實施例請參閱圖4A至圖4E，其剖面示意圖顯示本發(fā)明第三實施例的單一晶體管型隨機存取存儲器的制造方法。
如圖4A所示，首先進行組件標(biāo)準邏輯制程如同第一實施例所述以及圖2A所示，包含有淺溝槽隔離結(jié)構(gòu)34、柵極層42a、柵極絕緣層40a、間隙壁44、源/漏極區(qū)46、遮蔽層48、金屬硅化物層50、蝕刻停止層52以及第一介電層54等制作，在此不多贅述。主要不同之處在于，第三實施例是額外進行一道CMP制程，以使第一介電層54的表面達到平坦化效果。然后，如圖4B所示，于淺溝槽隔離結(jié)構(gòu)34內(nèi)定義一電容器區(qū)域，如同第一實施例所述以及圖2B所示，包含有能量感應(yīng)層56、電容器區(qū)域58等制作，在此不多贅述。
后續(xù)，進行電容介電層以及電容器上電極板的制程。如圖4C所示，將上述的能量感應(yīng)層56去除之后，于半導(dǎo)體基板30的整個表面上依序沉積一介電層60以及一導(dǎo)電層62。如此一來，位于電容器區(qū)域58內(nèi)的介電層60是用作為一電容介電層，而位于電容器區(qū)域58內(nèi)的導(dǎo)電層62是用作為一電容器上電極板。介電層60較佳者為采用一高介電常數(shù)材料層、一低溫介電材料層(于500℃～600℃以下制程的低溫材料)、一NO層或一氧化硅層，導(dǎo)電層62較佳者為采用TiN、TaN、Ru、Pt、Ir等等材質(zhì)。
跟著，如圖4D所示，進行研磨或回蝕刻制程，去除部分的導(dǎo)電層62、介電層60以及第一介電層54，以達到表面平坦化效果。或者，可以搭配一平坦涂層(例如PR或BRAC材質(zhì))進行研磨或回蝕刻制程，去除所有的平坦涂層以及部分的導(dǎo)電層62、介電層60以及第一介電層54，以達到表面平坦化效果。然后，于此平坦表面上沉積一第二介電層64，并對第二介電層64進行CMP制程以達到表面平坦化效果。第二介電層64較佳者是利用LPCVD或PECVD沉積的氧化硅材質(zhì)。
隨后，如圖4E所示，進行后段制程(Back-End-Of-Line，BEOL)，包含有接觸插塞以及內(nèi)聯(lián)機制程，如同第一實施例所述以及圖2E所示，包含有接觸插塞68、層間介電層70以及第一內(nèi)聯(lián)機層72等制作，在此不多贅述。
依據(jù)上述的單一晶體管型隨機存取存儲器的制造方法及其電容器結(jié)構(gòu)，本發(fā)明第三實施例具有相同于第一實施例所述的優(yōu)點，在此不多贅述。
第四實施例請參閱圖5A至圖5E，其剖面示意圖顯示本發(fā)明第四實施例的單一晶體管型隨機存取存儲器的制造方法。
如圖5A所示，首先進行組件標(biāo)準邏輯制程如同第一實施例所述以及圖2A所示，包含有淺溝槽隔離結(jié)構(gòu)34、柵極層42a、柵極絕緣層40a、間隙壁44、源/漏極區(qū)46、遮蔽層48、金屬硅化物層50、蝕刻停止層52以及第一介電層54等制作，在此不多贅述。
然后，如圖5B所示，于淺溝槽隔離結(jié)構(gòu)34上方的N/P井區(qū)36的表面定義一電容器區(qū)域58。于第一介電層54表面上形成一能量感應(yīng)層56，再利用微影與蝕刻技術(shù)去除能量感應(yīng)層56的電容器圖案開口57的區(qū)域(包括部分的第一介電層54、蝕刻停止層52以及遮蔽層48)，直至暴露淺溝槽隔離結(jié)構(gòu)34的表面及其相鄰的N/P井區(qū)36的表面硅材質(zhì)，則暴露的硅摻雜材質(zhì)區(qū)域是定義成為一電容器區(qū)域58。特別是，暴露于電容器區(qū)域58中的硅摻雜材質(zhì)區(qū)是用作為一電容器下電極板。
后續(xù)，如圖5C所示，進行電容介電層以及電容器上電極板的制程，包含有介電層60、導(dǎo)電層62以及第二介電層64的制作，如同第一實施例所述，在此不多贅述。如此一來，位于電容器區(qū)域58內(nèi)的介電層60是用作為一電容介電層，而位于電容器區(qū)域58內(nèi)的導(dǎo)電層62是用作為一電容器上電極板。
跟著，如圖5D所示，包含有化學(xué)機械研磨制程以及第三介電層66的制作，如同第一實施例所述，在此不多贅述。
最后，如圖5E所示，進行后段制程(Back-End-Of-Line，BEOL)的接觸插塞以及內(nèi)聯(lián)機制程，包含有接觸插塞68、層間介電層70以及第一內(nèi)聯(lián)機層72等制作，如同第一實施例所述，在此不多贅述。
依據(jù)上述可知，本發(fā)明第四實施例的特征為，于淺溝槽隔離結(jié)構(gòu)34附近的N/P井區(qū)36的表面上制作平面電容器，仍可達成第一實施例所述的優(yōu)點，在此不多贅述。此外，第四實施例的制作方法亦可依據(jù)第二、第三實施例的方式加以改進。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準。
權(quán)利要求
1.一種單一晶體管型隨機存取存儲器的制造方法，包括有下列步驟提供一半導(dǎo)體基底，其包含有一存儲單元區(qū)以及一邏輯電路區(qū)；于該半導(dǎo)體基底中形成多個淺溝槽隔離結(jié)構(gòu)，用以定義該存儲單元區(qū)以及該邏輯電路區(qū)的有源區(qū)域，其中該第一淺溝槽隔離結(jié)構(gòu)位于該存儲單元區(qū)內(nèi)，且該第二淺溝隔離結(jié)構(gòu)位于該存儲單元區(qū)以及該邏輯電路區(qū)的交界處；于該半導(dǎo)體基底的表面上形成多個柵極層以與柵極絕緣層，其中該存儲單元區(qū)內(nèi)包含有多個第一柵極層以及至少一個第二柵極層，該邏輯電路區(qū)內(nèi)包含有至少一個第一柵極層以及至少一個第二柵極層，且該存儲單元區(qū)內(nèi)的該第二柵極層是形成于該第一淺溝槽隔離結(jié)構(gòu)的表面上，且該邏輯電路區(qū)內(nèi)的該第二柵極層是形成于該第二淺溝槽隔離結(jié)構(gòu)的表面上；于該存儲單元區(qū)內(nèi)的該第一柵極層周圍的該半導(dǎo)體基底內(nèi)形成一源/漏極區(qū)，并于該邏輯電路區(qū)內(nèi)的該第一柵極層周圍的該半導(dǎo)體基底內(nèi)形成一源/漏極區(qū)；形成一光阻保護氧化層，是遮蔽該邏輯電路區(qū)內(nèi)的該第二柵極層而與該存儲單元區(qū)內(nèi)的該第一柵極層之間不形成金屬硅化物的表面區(qū)域，并遮蓋該存儲單元區(qū)內(nèi)的該第一柵極層與該第二柵極層之間不形成金屬硅化物的區(qū)域；進行自動對準金屬硅化物制程，以于該光阻保護氧化層區(qū)域以外的該第一柵極層頂部以及該源/漏極區(qū)的表面上形成一金屬硅化物層；形成一蝕刻停止層于完成上述步驟的該半導(dǎo)體基底的整個表面上；形成一第一氧化硅層，是覆蓋該蝕刻停止層的整個表面；形成一光阻層于該第一氧化硅層表面上，其中該光阻層包含有一電容器圖案開口；去除該電容器圖案開口內(nèi)的該第一氧化硅層、該蝕刻停止層、該光阻保護氧化層與該淺溝槽隔離結(jié)構(gòu)，直至暴露該淺溝槽隔離結(jié)構(gòu)的一部分側(cè)壁及其相鄰的半導(dǎo)體基底表面，則該淺溝槽隔離結(jié)構(gòu)的暴露側(cè)壁以及該半導(dǎo)體基底的暴露表面是用作為一電容器下電極板；以及依序沉積一高介電常數(shù)的介電層以及一導(dǎo)電層于完成上述步驟的該半導(dǎo)體基底的整個表面上，則順應(yīng)性沉積于該電容器下電極板表面上的該高介電常數(shù)的介電層以及該導(dǎo)電層是分別作為一電容介電層以及一電容器上電極板。
2.根據(jù)權(quán)利要求1所述的單一晶體管型隨機存取存儲器的制造方法，其中該高介電常數(shù)的介電層是采用Ta2O5、Al2O3、HfO2、TiO2、SrTiO3、BaSrTiO3、ZrO2或其它高介電常數(shù)的介電材料。
3.根據(jù)權(quán)利要求1所述的單一晶體管型隨機存取存儲器的制造方法，其中該導(dǎo)電層是采用TiN、TaN、Ru、Pt、Ir或其它金屬材質(zhì)。
4.根據(jù)權(quán)利要求1所述的單一晶體管型隨機存取存儲器的制造方法，其中于完成該淺溝隔離結(jié)構(gòu)之后以及進行該柵極層制作之前，另包括有一步驟進行井區(qū)的微影與離子植入制程，以于該半導(dǎo)體基底的該存儲單元區(qū)中形成一第一井區(qū)，并于該半導(dǎo)體基底的該邏輯電路區(qū)中形成一第二井區(qū)。
5.根據(jù)權(quán)利要求1所述的單一晶體管型隨機存取存儲器的制造方法，其中該源/漏極區(qū)的制作方法包括有下列步驟利用該第一柵極層作為掩膜進行一輕摻雜制程；于該第一柵極層的側(cè)壁上形成一間隙壁；利用該第一柵極層該間隙壁進行一重摻雜制程，以于該半導(dǎo)體基底內(nèi)形成該源/漏極區(qū)。
6.根據(jù)權(quán)利要求1所述的單一晶體管型隨機存取存儲器的制造方法，另包括下列步驟沉積一第二氧化硅層于該導(dǎo)電層表面上；進行化學(xué)機械研磨制程，以去除部分的該第二氧化硅層、該導(dǎo)電層、該高介電常數(shù)的介電層以及該第一氧化硅層，以達到表面平坦化效果；于上述平坦表面上沉積一第三氧化硅層；形成多個接觸插塞，其乃貫通該第三氧化硅層以及該第一氧化硅層，且分別連接至該存儲單元區(qū)內(nèi)的兩相鄰第一柵極之間的源/漏極區(qū)表面、該存儲單元區(qū)內(nèi)的該第二柵極頂部、該邏輯電路區(qū)內(nèi)的該第一、第二柵極頂部；形成一層間介電層于該第三氧化硅層表面上；以及于該層間介電層中形成多個第一內(nèi)聯(lián)機層，且每一該第一內(nèi)聯(lián)機層是電連接下方的該接觸插塞。
7.根據(jù)權(quán)利要求1所述的單一晶體管型隨機存取存儲器的制造方法，另包括下列步驟形成一平坦涂層于該導(dǎo)電層表面上；進行研磨或回蝕刻制程，去除所有的該平坦涂層，并去除部分的該導(dǎo)電層、該高介電常數(shù)的介電層以及該第一氧化硅層，以達到表面平坦化效果；于完成上述步驟的表面上沉積一第二氧化硅層；進行化學(xué)機械研磨制程，以使該第二氧化硅層達到表面平坦化效果；形成多個接觸插塞，其乃貫通該第二氧化硅層以及該第一氧化硅層，且分別連接至該存儲單元區(qū)內(nèi)的兩相鄰第一柵極之間的源/漏極區(qū)表面、該存儲單元區(qū)內(nèi)的該第二柵極頂部、該邏輯電路區(qū)內(nèi)的該第一、第二柵極頂部；形成一層間介電層于該第二氧化硅層表面上；以及于該層間介電層中形成多個第一內(nèi)聯(lián)機層，且每一該第一內(nèi)聯(lián)機層是電連接下方的該接觸插塞。
8.根據(jù)權(quán)利要求1所述的單一晶體管型隨機存取存儲器的制造方法，其中于形成該第一氧化硅層之后與形成該光阻層之前，另包含有一步驟進行化學(xué)機械研磨制程，以使該第一氧化硅層達到表面平坦化效果。
9.根據(jù)權(quán)利要求8所述的單一晶體管型隨機存取存儲器的制造方法，另包括下列步驟進行化學(xué)機械研磨制程，以去除部分的該導(dǎo)電層、該高介電常數(shù)的介電層以及該第一氧化硅層，以達到表面平坦化效果；于完成上述步驟的整個表面上沉積一第二氧化硅層；進行化學(xué)機械研磨制程，以使該第二氧化硅層達到表面平坦化效果；形成多個接觸插塞，其乃貫通該第二氧化硅層以及該第一氧化硅層，且分別連接至該存儲單元區(qū)內(nèi)的兩相鄰第一柵極之間的源/漏極區(qū)表面、該存儲單元區(qū)內(nèi)的該第二柵極頂部、該邏輯電路區(qū)內(nèi)的該第一、第二柵極頂部；形成一層間介電層于該第二氧化硅層表面上；以及于該層間介電層中形成多個第一內(nèi)聯(lián)機層，且每一該第一內(nèi)聯(lián)機層是電連接下方的該接觸插塞。
10.根據(jù)權(quán)利要求8所述的單一晶體管型隨機存取存儲器的制造方法，另包括下列步驟形成一平坦涂層于該導(dǎo)電層表面上；進行研磨或回蝕刻制程，去除所有的該平坦涂層，并去除部分的該導(dǎo)電層、該高介電常數(shù)的介電層以及該第一氧化硅層，以達到表面平坦化效果；于完成上述步驟的表面上沉積一第二氧化硅層；進行化學(xué)機械研磨制程，以使該第二氧化硅層達到表面平坦化效果；形成多個接觸插塞，其乃貫通該第二氧化硅層以及該第一氧化硅層，且分別連接至該存儲單元區(qū)內(nèi)的兩相鄰第一柵極之間的源/漏極區(qū)表面、該存儲單元區(qū)內(nèi)的該第二柵極頂部、該邏輯電路區(qū)內(nèi)的該第一、第二柵極頂部；形成一層間介電層于該第二氧化硅層表面上；以及于該層間介電層中形成多個第一內(nèi)聯(lián)機層，且每一該第一內(nèi)聯(lián)機層是電連接下方的該接觸插塞。
全文摘要
一種與邏輯制程兼容的單一晶體管型隨機存取存儲器(1T－RAM)的制造方法，其是在一半導(dǎo)體基底的存儲單元區(qū)以及邏輯電路區(qū)中完成柵極層、源/漏極區(qū)、遮蔽層、金屬硅化物、蝕刻停止層以及第一介電層之后，于一淺溝槽隔離結(jié)構(gòu)中定義一電容器區(qū)域，則該淺溝槽隔離結(jié)構(gòu)的暴露側(cè)壁以及該半導(dǎo)體基底的暴露表面是用作為一電容器下電極板。而后依序沉積一介電層以及一導(dǎo)電層于該電容器下電極板表面上，分別用以作為一電容介電層以及一電容器上電極板。
文檔編號H01L21/8242GK1606150SQ20041008062
公開日2005年4月13日 申請日期2004年9月29日 優(yōu)先權(quán)日2003年10月8日
發(fā)明者蔣敏雄 申請人:臺灣積體電路制造股份有限公司