專利名稱：高遷移率異質(zhì)結(jié)互補(bǔ)場效應(yīng)晶體管及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子器件及系統(tǒng)。特別涉及場效應(yīng)器件及制備這種結(jié)構(gòu)的方法，該器件具有基本上與源/漏和器件本體之間的冶金結(jié)重合的異質(zhì)結(jié)源/漏。
背景技術(shù)：
今天的集成電路包括大量的器件。較小器件的關(guān)鍵是增強(qiáng)性能和提高可靠性。隨著MOS(金屬氧化物半導(dǎo)體場效應(yīng)器件，在常規(guī)的絕緣柵場效應(yīng)器件中為具有歷史性內(nèi)涵意義的名稱)器件不斷按比例縮小，技術(shù)變得越來越復(fù)雜，并且需要新的方法來保持從一代器件到下一代器件預(yù)期的性能提高。
在半導(dǎo)體工業(yè)中，硅MOS縮放變成主要的挑戰(zhàn)。隨著器件尺寸縮減到納米范圍以下，常規(guī)的技術(shù)開始不能減少某些不希望的物理效應(yīng)。例如，抗穿通或暈圈注入用于降低短溝道效應(yīng)。然而，由于溫度增強(qiáng)了擴(kuò)散，難以獲得突變的摻雜輪廓，并且這些重?fù)诫s的溝道或袋注入?yún)^(qū)不僅增加了結(jié)電容和帶與帶之間的隧穿，而且降低了溝道中的載流子遷移率。
帶隙技術(shù)，即將與Si不同能帶的新材料引入到Si內(nèi)在器件設(shè)計(jì)中提供了重要的附加自由度。這些新材料之中，SiGe合金是其中一個(gè)突出成員。通過分子束外延(MBE)或各種化學(xué)汽相淀積(CVD)生長高質(zhì)量的壓縮應(yīng)變SiGe材料將帶隙技術(shù)的概念引入到成熟的硅技術(shù)中。
降低短溝道效應(yīng)的新方式是在源/本體結(jié)具有內(nèi)建能量勢壘。由于異質(zhì)結(jié)勢壘的高度不取決于施加的偏置，它可以阻止漏引入的勢壘降低(DIBL)。由SiGe異質(zhì)結(jié)提供的帶偏置主要在價(jià)帶中，并且非常適合于使用這種效應(yīng)用于PEFT。(在下文中，術(shù)語PFET和PMOS以及術(shù)語NFET和NMOS可以互換使用。)異質(zhì)結(jié)MOSFET(HJMOSFET)已公開在例如Q.Quyang等人的US.專利6,319,799 B1“High Mobility Heterojunction Transistorand Method”，和Q.Quyang等人的仿真研究“A Novel Si/SiGeHeterjunction pMOSFET with Reduced Short-Channe Effects andEnhanced Drive Current”，IEEE Transactions on Electron Devices，V.47，1943頁(2000)中。后一參考文件顯示SiGe/Si異質(zhì)結(jié)和摻雜劑冶金結(jié)以相對高的精度相互重合，或者在SiGe區(qū)內(nèi)包含p摻雜劑，以便源和體之間的價(jià)帶偏置。只有在這種精度時(shí)異質(zhì)結(jié)才可以有效地用于降低截止?fàn)顟B(tài)漏電和短溝道效應(yīng)。到目前為止，沒有方法可以得到異質(zhì)結(jié)和冶金結(jié)之間需要的重合，并且沒有公開具有這種重合的橫向器件結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明介紹了異質(zhì)結(jié)源/漏MOSFET器件，其中PMOS為埋置的SiGe溝道器件，而NMOS為表面硅溝道器件。根據(jù)本發(fā)明的一個(gè)方面，器件的異質(zhì)結(jié)和冶金結(jié)在非常小的公差內(nèi)重合。本發(fā)明的另一方面涉及包括通過外延淀積形成異質(zhì)結(jié)源/漏的方法?？梢栽诮^緣體上硅(SOI)或體Si技術(shù)中實(shí)現(xiàn)新的異質(zhì)結(jié)源/漏MOSFET器件。由于Si和SiGe之間的晶格常數(shù)失配，SiGe外延源/漏將壓縮應(yīng)變，由于這種材料中的高空穴遷移率造成PMOS中的空穴電流主要限制到埋置的壓縮應(yīng)變的SiGe溝道，這種PMOS器件可以具有與NMOS器件可能類似的載流能力。高質(zhì)量的PMOS為構(gòu)建處理器提供了優(yōu)良的CMOS電路能力。
根據(jù)以上列出的目標(biāo)，本發(fā)明介紹了具有SiGe異質(zhì)結(jié)源/漏的Si基MOSFET器件，其中異質(zhì)結(jié)和源/漏與Si本體的冶金結(jié)以最小的公差重合。
本發(fā)明的另一目的是教授了一種用于任何場效應(yīng)器件處理在異質(zhì)結(jié)和冶金結(jié)結(jié)構(gòu)中具有最小公差的異質(zhì)結(jié)源和漏的方法。
本發(fā)明的另一目的是教授了處理器，包括含有這種場效應(yīng)器件的芯片，器件在異質(zhì)結(jié)和冶金結(jié)結(jié)構(gòu)中具有最小的公差的異質(zhì)結(jié)源和漏。


從下面附帶的詳細(xì)介紹和附圖中，本發(fā)明的這些和其它特點(diǎn)將變得很顯然，其中圖1示意性地示出了Si基異質(zhì)結(jié)源/漏場器件的示例性實(shí)施例；圖2示意性地示出了在互補(bǔ)結(jié)構(gòu)中Si基異質(zhì)結(jié)源/漏場器件的示例性實(shí)施例；圖3示出了制備異質(zhì)結(jié)源/漏場器件的示例性實(shí)施例中的處理步驟；圖4示出了制備異質(zhì)結(jié)源/漏場器件的備選示例性實(shí)施例中的處理步驟；以及圖5示出了含有異質(zhì)結(jié)源/漏場器件的芯片的處理器的符號圖。
具體實(shí)施例方式
圖1示意性地示出了Si基異質(zhì)結(jié)源/漏場器件的示例性實(shí)施例。每個(gè)實(shí)施例含有與器件的本體40形成異質(zhì)結(jié)的場效應(yīng)器件(FET)的源10和漏10特征。對于每個(gè)FET，器件具有(至少一個(gè))柵極52?，F(xiàn)有技術(shù)狀態(tài)中的導(dǎo)電柵極52由覆蓋層51保護(hù)，在Si基技術(shù)中通常為氧化物和SiN。柵極52通過柵極介質(zhì)53與器件的其余部分電隔離。FET的共同性質(zhì)是容性耦合在柵極絕緣體53之間的柵極52控制了源10和漏10之間的器件電流。絕緣區(qū)54用于隔離器件。通常通過由SiO2制成的淺溝槽54進(jìn)行隔離，如圖所示。
圖1中所示結(jié)構(gòu)的材料屬于Si基材料的寬范疇中。在微電子技術(shù)中，小型化中進(jìn)展最好的材料是硅(Si)。Si基材料為具有與Si相同的基本技術(shù)含量的多種合金。對于微電子器件一種這種重要的Si基材是硅-鍺(Si-Ge)合金。SiGe具有比Si的晶格常數(shù)，并隨Ge濃度增加而增加。因此，當(dāng)SiGe外延生長或淀積在Si上時(shí)，它處于壓縮應(yīng)變。SiGe的帶隙小于Si的。Ge含量越高，SiGe的帶隙越小。對于Si-SiGe異質(zhì)結(jié)構(gòu)，帶隙差異幾乎完全提供在價(jià)帶中。在導(dǎo)帶中，帶不連貫性的幾乎可以忽略不計(jì)，在與器件本體為異質(zhì)結(jié)關(guān)系而具有源和漏的FET中，具有器件小型化的優(yōu)點(diǎn)。同樣，具有由應(yīng)變的SiGe材料組成的溝道對于載流子遷移率，特別是空穴遷移率具有突出優(yōu)點(diǎn)。這些優(yōu)點(diǎn)的原因及具有內(nèi)容可以在以下公開出版物中找到Q.Quyang等人的“A Novel Si/SiGe Heterjunction pMOSFET with ReducedShort-Channe Effects and Enhanced Drive Current”，IEEETransactions on Electron Devices，V.47，1943頁(2000)。同樣具有SiGe異質(zhì)結(jié)源/漏以及SiGe溝道的PMOS公開在Q.Quyang等人的US.專利6,319,799 B1“High Mobility Heterojunction Transistor andMethod”中，這里作為參考引入。
在圖1所示的代表性實(shí)施例中，器件具有基本上由Si組成的晶體本體40。SiGe層20外延地設(shè)置在本體40上。術(shù)語“外延地”、“外延”、“epi”等表達(dá)了它們的習(xí)慣用法意味著單晶晶格結(jié)構(gòu)支撐界面。通常單晶材料形成了平臺，在其上具有通過本領(lǐng)域中已知的幾種技術(shù)中的一種淀積的具有匹配的晶體特性的另一單晶材料。這樣的技術(shù)例如為分子束外延(MBE)或各種化學(xué)汽相淀積(CVD)。由于SiGe層20和Si本體40之間的晶格常數(shù)關(guān)系，SiGe層20處于壓力應(yīng)變。這種應(yīng)變顯著增強(qiáng)了空穴遷移率。在SiGe層20的頂部，外延地設(shè)置Si層30。該Si層30例如可以作為一種或幾種目的，例如1)用于電子型器件電流的溝道；2)允許生長高質(zhì)量的柵極介質(zhì)53，通常為SiO2，可以是與SiN的混合物；或者3)作為保護(hù)層以使SiGe層20的污染物最小。
晶體Si本體40和SiGe源和漏10之間毗連的表面與Si本體為外延關(guān)系，形成了異質(zhì)結(jié)界面11。術(shù)語異質(zhì)結(jié)意味著兩個(gè)不相類似的材料接觸并且在界面11處能帶突然不連續(xù)。在器件中存在另一重要界面，稱做冶金結(jié)。如圖1的實(shí)施例中虛線65所示，其中本體40和源和漏10之間的導(dǎo)電類型改變。本體40和源和漏之間具有相反的導(dǎo)電類型。如果源/漏10為p型，那么本體為n型，反之亦然，如果源/漏10為n型，那么本體為p型。兩種類型的摻雜劑，p型，例如硼(B)，n型，例如磷(P)或砷(As)，相互平衡的位置就是本體40和源/漏10之間的冶金結(jié)65的位置。為了具體化異質(zhì)結(jié)源/漏的可能的優(yōu)點(diǎn)，優(yōu)選異質(zhì)結(jié)11基本上與冶金結(jié)重合。由此，本發(fā)明的一個(gè)方之面提供了制備圖1的代表性FET器件實(shí)施例的方法，異質(zhì)結(jié)11和冶金結(jié)65以小于約10nm的公差重合，并且優(yōu)選小于約5nm。雖然在圖1A、1B和1C中冶金結(jié)顯示在異質(zhì)結(jié)11的本體40一側(cè)上，但是實(shí)際上它同樣可以在異質(zhì)結(jié)11的源/漏10一側(cè)。關(guān)鍵在于兩者以最小的公差重合。
在顯示的所有代表性實(shí)施例中，源和漏10以及SiGe外延溝道層20中的Ge濃度在15％到50％的范圍內(nèi)，優(yōu)選在約20％到40％之間。源/漏10中的SiGe厚度位于給定的Ge濃度的臨界厚度之下。定義臨界厚度從而超過它時(shí)，SiGe將應(yīng)力釋放，并且將形成缺陷和位錯(cuò)。SiGe外延溝道層20的厚度在約5nm和15nm之間。外延Si層30的厚度通常在約5nm和15nm之間。圖1A示出了本體為體Si的一個(gè)實(shí)施例。這種類型的器件為目前微電子器件中最常見的器件。圖1B和1C示出了當(dāng)Si本體40設(shè)置在絕緣材料55的頂部上時(shí)異質(zhì)結(jié)源/漏FET器件的代表性實(shí)施例。這種類型的技術(shù)通常稱做絕緣體上硅(SOI)技術(shù)。絕緣體材料55通常并優(yōu)選SiO2。圖1B示出了本體40具有足夠的體積以容納可移動(dòng)電荷的SOI實(shí)施例。這種SOI器件稱做部分耗盡的器件。圖1C示出了本體40的體積不足以容納可移動(dòng)電荷的SOI實(shí)施例。這種SOI器件稱做全耗盡的器件。對于圖1B和1C中示出了器件，在源和漏10下面存在至少薄的本體層。該本體材料作為籽材料，在其上生長了外延的SiGe源和漏10。在備選的實(shí)施例中，對于極薄的全耗盡SOI器件，可以橫向地生長源和漏10，從橫向的籽晶開始，此時(shí)源和漏10將一直穿透到絕緣層55。
圖1A示出了Si帽蓋層15位于SiGe源和漏10頂上的代表性實(shí)施例的附加結(jié)構(gòu)。這種Si帽蓋層15的目的主要是有助于與源和漏10較好的電接觸。Si帽蓋層15的厚度可以較寬松(relax)，通常在約2nm和約3nm之間。該Si帽蓋層15通常外延地形成在SiGe源和漏10上，之后立即進(jìn)行SiGe的外延生長。雖然Si帽蓋層15僅圖示在圖1A中，但是本領(lǐng)域中的技術(shù)人員應(yīng)該理解，它同樣可以是其它代表性實(shí)施例的一部分。
由于圖1C中的全耗盡SOI器件具有淺輪廓，因此有利的是在這種結(jié)構(gòu)中具有所謂的隆起的源/漏10，以減少源/漏串聯(lián)電阻。FET器件具有良好限定的表面平面，由虛線60示出。該頂表面平面基本上穿過柵極介質(zhì)53和硅層30之間的界面。對于圖1C的全耗盡SOI FET，源10和漏10隆起在頂表面平面之上，得到了需要的優(yōu)點(diǎn)。
在圖1所示的代表性實(shí)施例中，Si本體40可以具有n型導(dǎo)電性，即器件為PFET，在這些器件中，價(jià)帶中異質(zhì)結(jié)不連續(xù)的結(jié)果，器件空穴流主要限定在SiGe層20中。由于異質(zhì)結(jié)11優(yōu)選位于本體40和源/漏10之間，但是如果在器件電流的路徑中形成了阻擋將很不利，對于SiGe層20優(yōu)選基本上等于源10和漏10中SiGe的Ge濃度。由于基本上等于Ge濃度，空穴可以沒有阻礙地在源10和漏10與SiGe層20之間穿過。
可選地，Si本體40可以具有p型導(dǎo)電性，即器件為NFET。對于這些器件，導(dǎo)帶中缺少異質(zhì)結(jié)不連續(xù)的結(jié)果，器件電子流主要限定在Si層30中。
圖2示意性地示出了在互補(bǔ)結(jié)構(gòu)中Si基異質(zhì)結(jié)源/漏場器件的示例性實(shí)施例。圖2A示出了互補(bǔ)結(jié)構(gòu)中的兩個(gè)異質(zhì)結(jié)源/漏場器件(CMOS)，即p型MOS和n型MOS。可以得到如下的CMOS兩種類型的器件具有相同特性—即，PMOS和NMOS都具有異質(zhì)結(jié)源/漏，一個(gè)器件具有n型導(dǎo)電性的Si本體40，而第二個(gè)器件具有p型導(dǎo)電性的Si本體40’。在一個(gè)實(shí)施例中，PMOS和NMOS具有異質(zhì)結(jié)和冶金結(jié)，以小于約10nm的公差重合，優(yōu)選小于約5nm?？蛇x地，可以得到如下的CMOS結(jié)構(gòu)PMOS和NMOS都具有SiGe異質(zhì)結(jié)源/漏，但是僅PMOS器件具有大致的重合，異質(zhì)結(jié)和冶金結(jié)之間的公差小于約10nm，優(yōu)選小于約5nm的公差。
圖2B示出了僅PMOS器件具有異質(zhì)結(jié)和冶金結(jié)之間在公差小于約10nm，優(yōu)選小于約5nm之內(nèi)大致重合的異質(zhì)結(jié)源/漏10。然而此時(shí)，NMOS器件在源70和漏70中沒有SiGe，盡管它具有SiGe層20和Si層30。從NMOS器件中省略源/漏10具有一些益處。例如，由通常約500-600℃的外延SiGe生長溫度冷卻之后，壓縮應(yīng)變的外延SiGe源/漏將在柵極邊緣附近的硅本體中產(chǎn)生一些壓縮應(yīng)力。這使得柵極邊緣附近的SiGe更加壓縮應(yīng)變。這種額外的壓縮應(yīng)變實(shí)際上對PMOS很有利，導(dǎo)致p溝道中更高的空穴遷移率。然而，與體硅相比，NMOS的Si的n溝道中的壓縮應(yīng)變降低了電子遷移率。對于更短的柵極長度，效應(yīng)變得更明顯。因此，由于具有異質(zhì)結(jié)源/漏10的PMOS器件的強(qiáng)度，在NMOS具有SiGe層20和Si層30的常規(guī)的源和漏70的圖2B中，CMOS的該代表性實(shí)施例具有優(yōu)異的性能。在另一代表性實(shí)施例中，PMOS器件具有異質(zhì)結(jié)源/漏10，和按公差小于約10nm并優(yōu)選小于約5nm而基本上重合的異質(zhì)結(jié)和冶金結(jié)，可以與任何常規(guī)的NMOS器件成對形成CMOS結(jié)構(gòu)。
具有異質(zhì)結(jié)源/漏和基本上重合的異質(zhì)結(jié)和冶金結(jié)的PFET器件的一個(gè)優(yōu)點(diǎn)是除了由n型Si本體40和p型SiGe源/漏10之間的p/n結(jié)而固有的電勢之外，在應(yīng)變的SiGe/Si界面11處的帶偏置提供了對于空穴的勢壘，它不隨漏極偏壓改變，由此對于PFET可以顯著地降低漏引入的勢壘下降和截止?fàn)顟B(tài)泄露電流。
通過根據(jù)晶面和晶向定向器件可以進(jìn)一步增強(qiáng)由空穴遷移率增加獲得的PFET的優(yōu)點(diǎn)。由于空穴遷移率已知在(110)表面上通常較高，并且電子遷移率已知在(100)表面上通常較高，因此CMOS具有混合的晶向結(jié)構(gòu)，由此PFET位于(110)表面上，NFET位于(100)表面上。一般來說，有利的是將PMOS和NMOS器件取向在它們的表面平面60上(圖1C)，該表面平面實(shí)質(zhì)上位于主晶向(100)、(110)以及(111)的任一個(gè)中。此外，在典型的(100)晶面表面上，溝道可以設(shè)置得電流沿<100>和/或<110>方向，對于空穴和電子都具有較高的載流子遷移率。局部應(yīng)力與溝道方向和晶向相關(guān)。
具有應(yīng)變的SiGe源/漏的PFET和NFET的優(yōu)點(diǎn)有很多，現(xiàn)在列舉如下。由于與Si相比SiGe中的B和P的溶解度較高，因此由源/漏導(dǎo)致的那部分器件串聯(lián)電阻降低。接下來，由于SiGe的帶隙較小，因此接觸電阻可以更小。而且，在SOI實(shí)施例中，由于SiGe內(nèi)較窄帶隙的勢壘高度下降，由于漏附近的碰撞電離產(chǎn)生的熱載流子會(huì)擴(kuò)散穿過勢壘進(jìn)入源內(nèi)，因此浮體效應(yīng)降低。該效應(yīng)會(huì)發(fā)生在PFET和NFET中。同樣，源/漏擊穿(BVds)可以顯著改善。對于超薄全耗盡的SOI，可以使用圖1C的隆起的SiGe源/漏。可以保持SiGe中的應(yīng)變，只要它的厚度在臨界厚度之下。
本發(fā)明的一個(gè)方面提供了通過外延淀積源/漏材料制備用于FET的異質(zhì)結(jié)源/漏。例如通過分子束外延(MBE)或多種類型的化學(xué)汽相淀積(CVD)，這種外延淀積可以獲得需要的材料純度、晶體質(zhì)量以及控制。
通過外延淀積制備源/漏的方法不限于Si、SiGe材料系，而是可以應(yīng)用于多種器件，例如III-V半導(dǎo)體族。由此，通過外延淀積與第二材料形成異質(zhì)結(jié)的第一材料通常形成了源和漏，第二材料構(gòu)成了FET器件的本體。如果有利，例如對于圖1的SiGe源/漏PMOS，可以進(jìn)一步包括在源和漏之間提供溝道的制造步驟，由此溝道實(shí)質(zhì)上由第一材料，即源/漏的材料組成?？蛇x地，或者與第一材料溝道結(jié)合，可以進(jìn)行在源和漏之間提供溝道的步驟，源/漏實(shí)質(zhì)上由第二材料，即與器件本體的相同。而且，在MBE和/或CVD中提供的精確控制允許摻雜源和漏，由此本體提供有一種導(dǎo)電類型，源和漏提供有相反的導(dǎo)電類型，形成了本體與源和漏之間的冶金結(jié)，而且具有小公差重合的異質(zhì)結(jié)和冶金結(jié)，在現(xiàn)有的FET的技術(shù)中，小公差需要小于約10nm，優(yōu)選小于約5nm。
圖3和4示出了異質(zhì)結(jié)源/漏場器件的示例性實(shí)施例中的工藝步驟。SiGe異質(zhì)結(jié)源/漏場器件的CMOS工藝可以依照現(xiàn)有技術(shù)中公知的CMOS工藝中許多成熟的步驟。僅討論對于異質(zhì)結(jié)源/漏場器件獨(dú)特的那些步驟并顯示在圖3和4中。圖3和4示出了未全耗盡的SOI器件的示例性實(shí)施例的工藝步驟，如同在圖1B上。然而，在其它的示例性實(shí)施例中，例如體器件，或者全耗盡的SOI器件，異質(zhì)結(jié)源/漏場器件特定的步驟是相同的。
圖3A示出了在設(shè)置在絕緣材料55上的Si本體40中進(jìn)行淺溝槽54隔離之后的制備，已淀積了SiGe外延層20和Si外延層30?？梢赃x擇隔離和外延生長的順序以適合特殊需要的工藝順序。可以在制備淺溝槽隔離54之前或之后生長外延層20和30。
圖3B示出了進(jìn)行了本領(lǐng)域中公知的幾個(gè)工藝步驟之后的工藝。CMOS阱注入和閾值調(diào)節(jié)注入已經(jīng)進(jìn)行，結(jié)果Si本體成為兩種導(dǎo)電類型，即n和p型40和40’。已經(jīng)生長了柵介質(zhì)53，典型地為氧化物。淀積并構(gòu)圖柵52，并形成柵覆蓋/隔離層51。圖3C表示源/漏區(qū)已經(jīng)被凹進(jìn)，以得到用于隨后淀積SiGe材料的空間。這樣的凹進(jìn)/蝕刻可以采用現(xiàn)有技術(shù)已知的技術(shù)來進(jìn)行，如反應(yīng)離子蝕刻，和/或各種濕刻。
圖3D表示向凹陷的源/漏區(qū)中原位p摻雜SiGe合金的選擇性外延。p摻雜的外延進(jìn)入到PMOS和NMOS中，在兩個(gè)器件中產(chǎn)生相同的源/漏10。SiGe合金的原位摻雜淀積使得可以充分控制摻雜剖面，從而異質(zhì)結(jié)和冶金結(jié)之間基本上重合。在示例的實(shí)施方式中，這種源和漏的選擇性外延可以通過采用SiH4、Si2H4或GeH4前體在大約400-650℃的溫度范圍內(nèi)、優(yōu)選大約550℃的超高真空化學(xué)氣相淀積(UHV-CVD)來進(jìn)行。為了控制冶金結(jié)的位置，可以在外延期間采用添加的B2H5對膜原位硼摻雜。
該圖也代表性地示出了在SiGe源和漏10的頂部產(chǎn)生外延Si帽蓋層15的帽蓋形成步驟。Si帽蓋層1的外延在源和漏的SiGe外延之后。這樣的Si帽蓋層便于接觸到器件。Si帽蓋層的厚度可以較寬松，典型地在2nm和30nm之間。盡管淀積這種Si帽蓋層15步驟僅顯示在圖3D中，本領(lǐng)域中的技術(shù)人員應(yīng)該理解，這同樣僅為其它代表性實(shí)施例的制造順序的一部分。
圖3E示出了在這種優(yōu)選實(shí)施例中的最終步驟。在掩蔽PMOS 57時(shí)，例如用磷或砷的n型物質(zhì)注入NMOS源/漏區(qū)58。注入劑量高足以超越p摻雜劑并將NMOS的SiGe源/漏轉(zhuǎn)變成n型10’材料，將Si帽蓋層轉(zhuǎn)變成重?fù)诫s的n摻雜15’。通常用快速熱退火激活該注入58，能較精確地控制冶金結(jié)位置。在示例性實(shí)施例中，快速熱退火調(diào)節(jié)可以約1050-1100℃，小于10秒鐘。或者，可以使用激光退火或快速退火以獲得更短的退火時(shí)間。
可以改變外延淀積和源/漏摻雜步驟。如果需要代替p摻雜的SiGe外延，那么對于PMOS和NMOS器件，需要進(jìn)行未摻雜的SiGe外延和注入并激活源/漏。對于一些情況，甚至可以使用外延淀積。對于本領(lǐng)域中的普通技術(shù)人員，顯然可以進(jìn)一步改變這些步驟。
圖4示出了制備異質(zhì)結(jié)源/漏場器件的備選示例性實(shí)施例中的處理步驟。由于以上所述SiGe異質(zhì)結(jié)源/漏場器件的主要收益者是PFET器件，可以和NFET一起省略異質(zhì)結(jié)，以便避免由SiGe源/漏產(chǎn)生的應(yīng)變，如上參考圖2B介紹的。圖4A示出了工藝的中間階段，所有的步驟都在實(shí)施圖3所示的凹進(jìn)源/漏之前，SiGe外延層20和Si外延層30存在于NMOS。然而僅對PMOS進(jìn)行源/漏凹進(jìn)和SiGe源/漏外延步驟。這導(dǎo)致圖4A所示的情況，PMOS具有SiGe外延源/漏10，NMOS沒有源和漏。圖4B中所示的下一步驟類似于圖3E中的一個(gè)。PMOS被掩蔽57，注入NFET的源/漏58。本實(shí)施例與圖3E的實(shí)施例之間的差異為注入58僅進(jìn)入Si本體40’內(nèi)，得到常見的源/漏70，Si本體40’沒有形成異質(zhì)結(jié)。
圖5示出了含有異質(zhì)結(jié)源/漏場器件的芯片的處理器的符號圖。這種處理器900具有至少一個(gè)芯片901，含有至少一個(gè)場效應(yīng)器件100，具有SiGe異質(zhì)結(jié)源/漏和按小于約10nm并且優(yōu)選約5nm公差重合的異質(zhì)結(jié)和冶金結(jié)。處理器900可以是受益于SiGe異質(zhì)結(jié)源/漏器件的任何處理器。這些器件形成了一個(gè)或多個(gè)芯片901上處理器的一部分。在代表性實(shí)施例中，用SOI技術(shù)制備這些SiGe異質(zhì)結(jié)源/漏場器件100。用SiGe異質(zhì)結(jié)源/漏場器件制備的處理的代表性實(shí)施例為數(shù)字處理器，通常位于計(jì)算機(jī)的中央處理器群中；混合的數(shù)字/模擬處理器，顯著受益于p型SiGe異質(zhì)結(jié)源/漏場效應(yīng)器件中載流子的高遷移率；以及一般來說任何通信處理器，例如連接存儲(chǔ)器到處理器的模塊、縮放刻模機(jī)、雷達(dá)系統(tǒng)、高性能的可視電話、游戲模塊等。
根據(jù)以上教授，可以對本發(fā)明做出許多修改和變形，并且對本領(lǐng)域中的技術(shù)人員來說是顯而易見的。本發(fā)明的范圍由權(quán)利要求書限定。
權(quán)利要求
1.一種場效應(yīng)器件，包括一種導(dǎo)電類型的晶體Si本體；外延地設(shè)置在所述Si本體上的SiGe層；外延地設(shè)置在所述SiGe層上的Si層；以及源和漏，包括與Si本體成外延關(guān)系的SiGe，并通過SiGe層和Si層相互連接，源和漏具有與Si本體相反的導(dǎo)電類型，每個(gè)與Si本體形成了異質(zhì)結(jié)和冶金結(jié)，其中異質(zhì)結(jié)和冶金結(jié)以小于約10nm的公差重合。
2.根據(jù)權(quán)利要求1的器件，其中公差小于約5nm。
3.根據(jù)權(quán)利要求1的器件，其中Si本體設(shè)置在絕緣層的頂部上。
4.根據(jù)權(quán)利要求3的器件，其中絕緣層是SiO2。
5.根據(jù)權(quán)利要求1的器件，其中Si本體導(dǎo)電類型為n型，并且其中空穴器件電流主要限制在SiGe層中。
6.根據(jù)權(quán)利要求5的器件，其中空穴器件電流<100>或<110>晶向中的一個(gè)取向。
7.根據(jù)權(quán)利要求1的器件，其中Si本體導(dǎo)電類型為p型，并且其中電子器件電流主要限制在Si層中。
8.根據(jù)權(quán)利要求1的器件，其中SiGe層和源和漏中的SiGe壓縮應(yīng)變。
9.根據(jù)權(quán)利要求1的器件，其中SiGe層厚度在約5nm和15nm之間。
10.根據(jù)權(quán)利要求1的器件，其中SiGe層具有基本上等于源和漏中的SiGe中Ge濃度的Ge濃度。
11.根據(jù)權(quán)利要求10的器件，其中SiGe層中的Ge濃度在約15％和50％之間。
12.根據(jù)權(quán)利要求1的器件，其中器件具有頂部表面平面，并且其中源和漏隆起在頂部表面平面之上。
13.根據(jù)權(quán)利要求1的器件，其中器件具有實(shí)質(zhì)上位于(100)、(110)或(111)晶面之一中的頂部表面平面。
14.根據(jù)權(quán)利要求1的器件，其中源和漏進(jìn)一步包括設(shè)置在應(yīng)變的SiGe頂部上的外延Si帽蓋層，其中Si帽蓋層位于約2nm和30nm厚度之間。
15.根據(jù)權(quán)利要求1的器件，其中Si本體導(dǎo)電類型為n型，器件以互補(bǔ)電路結(jié)構(gòu)與場效應(yīng)器件連接，該場效應(yīng)器件包括p型導(dǎo)電類型的晶體Si本體；外延地設(shè)置在p型Si本體上的SiGe層；外延地設(shè)置在所述SiGe層上的Si層；以及n型導(dǎo)電類型的源和漏，包括與Si本體成外延關(guān)系的SiGe，并通過SiGe層和Si層相互連接，源和漏各自與Si本體形成了異質(zhì)結(jié)和冶金結(jié)，其中異質(zhì)結(jié)和冶金結(jié)以小于約10nm的公差重合。
16.根據(jù)權(quán)利要求1的器件，其中Si本體導(dǎo)電類型為n型，器件以互補(bǔ)電路結(jié)構(gòu)與場效應(yīng)器件連接，該場效應(yīng)器件包括p型導(dǎo)電類型的晶體Si本體；外延地設(shè)置在p型Si本體上的SiGe層；外延地設(shè)置在所述SiGe層上的Si層；以及n型導(dǎo)電類型的源和漏，包括與p型Si本體成外延關(guān)系的SiGe，并通過SiGe層和Si層相互連接。
17.根據(jù)權(quán)利要求1的器件，其中Si本體導(dǎo)電類型為n型，器件以互補(bǔ)電路結(jié)構(gòu)與場效應(yīng)器件連接，該場效應(yīng)器件包括p型導(dǎo)電類型的晶體Si本體；外延地設(shè)置在p型Si本體上的SiGe層；外延地設(shè)置在所述SiGe層上的Si層；以及通過SiGe層和Si層相互連接的n型導(dǎo)電類型的源和漏。
18.根據(jù)權(quán)利要求1的器件，其中Si本體導(dǎo)電類型為n型，所述器件以互補(bǔ)電路結(jié)構(gòu)與NMOS器件連接。
19.一種PMOS場效應(yīng)器件包括n型導(dǎo)電類型的晶體Si本體；外延地設(shè)置在n型Si本體上的SiGe層；外延地設(shè)置在所述SiGe層上的Si層；以及p型導(dǎo)電類型的源和漏，包括與n型Si本體成外延關(guān)系的SiGe，并通過SiGe層和Si層相互連接，源和漏各自與n型Si本體形成了異質(zhì)結(jié)和冶金結(jié)，其中異質(zhì)結(jié)和冶金結(jié)以小于約10nm的公差重合。
20.根據(jù)權(quán)利要求19的器件，其中公差小于約5nm。
21.根據(jù)權(quán)利要求19的器件，其中Si本體設(shè)置在絕緣層的頂上。
22.根據(jù)權(quán)利要求21的器件，其中絕緣層是SiO2。
23.根據(jù)權(quán)利要求19的器件，其中SiGe層厚度在約5nm和15nm之間。
24.根據(jù)權(quán)利要求19的器件，其中SiGe層中的Ge濃度在約15％和50％之間。
25.根據(jù)權(quán)利要求24的器件，其中SiGe層的Ge濃度基本上等于源和漏中的SiGe中Ge濃度。
26.一種制備場效應(yīng)器件的方法，包括以下步驟通過第一材料的外延淀積制備源和漏，其中該第一材料與第二材料形成異質(zhì)結(jié)，并且其中第二材料構(gòu)成了器件的本體。
27.根據(jù)權(quán)利要求26的方法，還包括以下步驟提供源和漏之間的溝道，其中溝道基本上由第一材料組成。
28.根據(jù)權(quán)利要求26的方法，還包括以下步驟提供源和漏之間的溝道，其中溝道基本上由第二材料組成。
29.根據(jù)權(quán)利要求26的方法，還包括以下步驟提供具有一種導(dǎo)電類型的本體，并提供具有相反導(dǎo)電類型的源和漏，形成了本體與源和漏之間的冶金結(jié)，并且其中異質(zhì)結(jié)和冶金結(jié)以小于約10nm的公差重合。
30.根據(jù)權(quán)利要求29的方法，其中本體導(dǎo)電類型為選自n型或p型中的一種。
31.根據(jù)權(quán)利要求27的方法，其中第一材料選為SiGe，第二材料選為Si。
32.根據(jù)權(quán)利要求31的方法，其中本體選擇為絕緣體上的Si層。
33.根據(jù)權(quán)利要求31的方法，其中在外延淀積中，將SiGe選擇為未摻雜狀態(tài)或p摻雜狀態(tài)中的一種。
34.根據(jù)權(quán)利要求31的方法，其中在外延淀積中，將SiGe選擇為具有約15％和50％之間的Ge濃度。
35.根據(jù)權(quán)利要求31的方法，其中SiGe溝道選擇為厚度在約5nm和15nm之間。
36.根據(jù)權(quán)利要求26的方法，還包括用具有約2nm和30nm之間厚度的第二材料的外延層對第一材料形成帽蓋的步驟。
37.根據(jù)權(quán)利要求26的方法，其中器件具有頂部表面平面，并且源和漏制作成高于頂部表面平面。
38.一種處理器，包括至少一個(gè)芯片，其中該芯片包括至少一個(gè)場效應(yīng)器件，并且其中至少一個(gè)場效應(yīng)器件包括一種導(dǎo)電類型的晶體Si本體；外延地設(shè)置在所述Si本體上的SiGe層；外延地設(shè)置在所述SiGe層上的Si層；以及源和漏，包括與Si本體成外延關(guān)系的SiGe，并通過SiGe層和Si層相互連接，源和漏具有與Si本體相反的導(dǎo)電極性，每個(gè)與Si本體形成了異質(zhì)結(jié)和冶金結(jié)，其中異質(zhì)結(jié)和冶金結(jié)以小于約10nm的公差重合。
全文摘要
公開了一種高性能場效應(yīng)器件的結(jié)構(gòu)和制備方法。該MOS結(jié)構(gòu)包括一種導(dǎo)電類型的晶體Si本體，外延地生長在Si本體上作為空穴的埋置溝道的應(yīng)變的SiGe層，外延地生長在SiGe層作為用于電子的表面溝道的Si層，源和漏，包括外延淀積并具有與Si本體相反的導(dǎo)電極性的應(yīng)變的SiGe。SiGe源和漏與Si本體形成了異質(zhì)結(jié)和冶金結(jié)，其中異質(zhì)結(jié)和冶金結(jié)以小于約10nm，優(yōu)選小于約5nm的公差重合。異質(zhì)結(jié)源/漏為減少短溝道效應(yīng)的手段。由于增加了壓縮應(yīng)變的SiGe溝道，這些結(jié)構(gòu)對PMOS特別有利。代表性的實(shí)施例包括塊材和SOI上的CMOS結(jié)構(gòu)。
文檔編號H01L21/336GK1612353SQ200410087009
公開日2005年5月4日 申請日期2004年10月22日 優(yōu)先權(quán)日2003年10月31日
發(fā)明者歐陽齊慶, 陳向東 申請人:國際商業(yè)機(jī)器公司