專利名稱：非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器中的金屬互連層，其用于諸如NANDEEPROM或AND EEPROM的塊型存儲單元晶體管的諸如鋁(Al)互連、鎢(W)互連或銅(Cu)互連的金屬互連的構(gòu)圖和布局。
背景技術(shù)：
圖1至9示出了通過本發(fā)明相關(guān)技術(shù)的方法制造的NAND EEPROM。圖1示意性地示出了存儲單元陣列區(qū)的放大了的空間圖案(aerial pattern)圖。圖2至4是分別沿著圖1的線I-I、II-II和III-III截取的示意剖面圖。另外，圖5示出了存儲單元陣列區(qū)1的總空間圖案的圖。圖6是寬的源極線SL2形成的存儲單元陣列區(qū)1的詳細(xì)的空間圖案的圖。圖7至9是分別沿著圖6的線IV-IV、V-V和VI-VI截取的示意剖面圖。
如圖1所示，非易失性半導(dǎo)體存儲器包括數(shù)據(jù)傳輸線BL、與數(shù)據(jù)傳輸線BL正交設(shè)置的數(shù)據(jù)選擇線WL、沿著數(shù)據(jù)傳輸線BL延伸的器件區(qū)10和器件隔離區(qū)12、選擇柵極線SSL和SGL、源極線觸點(diǎn)CS、數(shù)據(jù)傳輸線觸點(diǎn)CB、通孔觸點(diǎn)16、第一源極線SL0和第二源極線SL2。如圖1所示，圓形的或橢圓形的源極線觸點(diǎn)CS和數(shù)據(jù)傳輸線觸點(diǎn)CB排列成與數(shù)據(jù)傳輸線BL正交。以2至3F的極接近間隔沿著線III-III排列觸點(diǎn)，其中F表示由器件區(qū)10和器件隔離區(qū)12的寬度而定的最小制造尺寸。另一方面，以比沿著線III-III的間隔更長的間隔沿著線I-I排列數(shù)據(jù)傳輸線觸點(diǎn)CB和源極線觸點(diǎn)CS，其中線I-I與線III-III正交，例如在NAND快閃存儲器的情況下為40至100F。注意，x表示每條第二源極線SL2的寬度，u表示圖1中第二源極線SL2之間的間隔。
如圖2所示，沿著非易失性半導(dǎo)體存儲器的線I-I截取的剖面示出了p阱區(qū)或半導(dǎo)體襯底26、擴(kuò)散層18、存儲單元晶體管20、選擇柵晶體管SGS和SGD、阻擋絕緣體膜22、數(shù)據(jù)傳輸線觸點(diǎn)CB、源極線觸點(diǎn)CS、第一源極線SL0、數(shù)據(jù)傳輸線延伸區(qū)14、通孔觸點(diǎn)16、數(shù)據(jù)傳輸線BL和層間絕緣體膜23和24。而且，如圖3和4所示，沿著非易失性半導(dǎo)體存儲器的線II-II和III-III截取的剖面，分別示出了p阱區(qū)或半導(dǎo)體襯底26、擴(kuò)散層18、阻擋絕緣體膜22、數(shù)據(jù)傳輸線觸點(diǎn)CB、源極線觸點(diǎn)CS、第一源極線SL0、數(shù)據(jù)傳輸線延伸區(qū)14、第一通孔觸點(diǎn)16、數(shù)據(jù)傳輸線BL、源極并聯(lián)線(source shunt line)SH1、阱并聯(lián)線(well shunt line)SH2、第二通孔觸點(diǎn)17、第二源極線SL2以及層間絕緣體膜23和27。注意，y表示半導(dǎo)體襯底26表面與第二源極線SL2之間的距離，x表示圖4中的第二源極線SL2的寬度。
數(shù)據(jù)傳輸線觸點(diǎn)CB和第一通孔觸點(diǎn)16填充有重?fù)诫s磷(P)等的多晶硅或諸如W的金屬，且數(shù)據(jù)傳輸線延伸區(qū)14和第一源極線SL0填充有諸如W的金屬。因此，沿著數(shù)據(jù)傳輸線BL比7F長的數(shù)據(jù)傳輸線延伸區(qū)14被認(rèn)為是互連層?？蛇x地，線性的、較長的細(xì)金屬圖案自然可用于互連層，且以下的描述還可應(yīng)用到如下結(jié)構(gòu)，即省略了第一通孔觸點(diǎn)16和數(shù)據(jù)傳輸線延伸區(qū)14，并通過將數(shù)據(jù)傳輸線BL認(rèn)作互連來直接形成觸點(diǎn)。數(shù)據(jù)傳輸線BL、第二通孔觸點(diǎn)17和第二源極線SL2由諸如Al、Cu等金屬制成。
以2至3F的極接近間隔與線III-III正交排列數(shù)據(jù)傳輸線BL，其中F表示例如形成具有約530條數(shù)據(jù)傳輸線BL的單存儲單元陣列塊(single memory cellarray block)的最小制造尺寸。假設(shè)串行排列的16位存儲單元晶體管形成單NAND存儲單元部件，例如，單NAND存儲單元塊包括沿著線II-II平行布置的530個(gè)NAND存儲單元部件。另外，將源極并聯(lián)線SH1和阱并聯(lián)線SH2設(shè)置在存儲單元陣列塊(例如，大約每隔530條數(shù)據(jù)傳輸線BL)之間，其中源極并聯(lián)線SH1連接到用于半導(dǎo)體襯底26的觸點(diǎn)SB和用于源極線SL的觸點(diǎn)，且阱并聯(lián)線SH2連接到用于阱的觸點(diǎn)。注意到，源極線SL0沿著線II-II形成，其用作數(shù)據(jù)傳輸線BL之間的源極線SL的接地互連。另外，如在沿著線II-II截取的剖面中所示，源極線SL2用作用于沿著與線II-II正交的線I-I延伸的源極線的接地互連。源極線SL2和源極線SL0允許形成由源極線形成的柵格狀的接地互連。例如，在源極并聯(lián)線SH1的上方，將作為源極線SL2的約15至20F寬的互連設(shè)置為沿著線I-I延伸，以便不會與存儲單元陣列的區(qū)域交迭。另外，假設(shè)設(shè)置在位線側(cè)選擇柵晶體管SGD和源極線側(cè)選擇柵晶體管SGS之間的串行排列的16位存儲單元晶體管形成單NAND存儲單元部件，則沿著線I-I設(shè)置約2048塊；因此，考慮到為了實(shí)現(xiàn)例如約2048塊，將源極線SL2制作為足夠長的互連。
相關(guān)技術(shù)的第一個(gè)問題是由于存儲單元陣列之間的間隙減小而引起的互連電阻增加和由于小型化而引起的互連寬度減小。如同在相關(guān)技術(shù)中，當(dāng)源極線SL2線性地設(shè)置在存儲單元陣列之間時(shí)，存儲單元陣列之間的間隙減小指的是在其間可提供的源極互連寬度減小。另外，當(dāng)需要進(jìn)一步小型化時(shí)，互連的小型化就會引起存儲單元陣列之間的間隙減小；然而，由于互連寬度在任意情況下都會減小，所以不能夠防止互連電阻增加。
如圖5所示，存儲單元陣列區(qū)的總體的空間圖案配置有半導(dǎo)體芯片6、由虛線表示的存儲單元陣列區(qū)1、源極線SL2、數(shù)據(jù)選擇線控制電路2、讀出放大器或數(shù)據(jù)鎖存器4、源極線并聯(lián)晶體管3和電源互連墊5。具體的如圖5所示，當(dāng)電源互連墊5區(qū)僅設(shè)置在半導(dǎo)體芯片6的一面上時(shí)，當(dāng)芯片面積減小時(shí)厚的電源互連不能設(shè)置在外圍上。這是因?yàn)閿?shù)據(jù)選擇線控制電路2和讀出放大器或數(shù)據(jù)鎖存器4鄰近存儲單元陣列區(qū)1形成。特別地，在通過將正電位加到其中形成了存儲單元陣列區(qū)1中的p阱區(qū)26來擦除數(shù)據(jù)的非易失性半導(dǎo)體存儲器的情況下，連接到存儲單元晶體管的第二源極線SL2必須保持在比p阱區(qū)26電壓高的正電壓，以便防止自源極線SL2的漏電流增大。因此，如圖5所示，在存儲單元陣列區(qū)1的外圍上需要源極線并聯(lián)晶體管3，以便使源極線SL2和在地電位的電源互連墊5開始導(dǎo)電或斷電。對于互連面積和芯片面積減小，希望源極線并聯(lián)晶體管3僅設(shè)置在存儲單元陣列的一側(cè)，以便能夠減小源極線并聯(lián)晶體管3和電源互連墊5之間的厚的互連面積。在這種情況下，在設(shè)置于圖5的上部分中的存儲單元陣列區(qū)1中，由于源極線SL2是幾乎等于半導(dǎo)體芯片6一邊長度的長互連，所以出現(xiàn)諸如由于互連電阻引起的壓降和依賴位置存儲單元晶體管工作改變的嚴(yán)重問題。例如，這種壓降會導(dǎo)致當(dāng)在寫檢驗(yàn)操作期間讀取時(shí)源極線電壓增加，引起寫閾值電壓的明顯增加(例如，參見日本專利申請?zhí)亻_No.平11-260076)。更具體地，在該位置中設(shè)置存儲單元陣列會導(dǎo)致使用需要精確的閾值控制的多閾值不能在存儲單元晶體管中充分編程。
第二個(gè)問題是，當(dāng)每條源極線SL2的寬度增加以便減小互連電阻而用于解決第一個(gè)問題時(shí)，源極線SL2會部分覆蓋存儲單元陣列區(qū)1中的NAND串(strings)，。圖6至9對應(yīng)圖1至4，示出了每條源極線SL2的寬度在源極線SL2部分覆蓋NAND串處變寬的情況。特別地，圖9示出了在圖4中對應(yīng)的剖面中的源極線SL2覆蓋NAND串的區(qū)域的剖面。注意到，省略了基于圖6至9中的與圖1至4中示出的那些大致相同的相關(guān)技術(shù)的組件的描述。存在的區(qū)別在于每條第二源極線SL2的寬度延伸到存儲單元陣列區(qū)1以便更寬，且SiN膜7用作最上面的鈍化膜。
根據(jù)相關(guān)技術(shù)，如圖1和圖4所示，如果y表示在存儲單元晶體管中的源極線SL2和隧道絕緣體膜44(參見放大的圖10和11)之間的距離，x表示每條源極線SL2的寬度，u表示其之間的距離，將每條源極線SL2的寬度(x)和其之間的間距(u)制作得更寬，以便滿足y＜x/2和y＜u/2，并減小源極線SL2的電阻。在源極線SL2形成后通常形成諸如氮化硅膜(SiN膜)7的鈍化膜，且在形成期間產(chǎn)生的氫擴(kuò)散到存儲單元晶體管中。當(dāng)源極線SL2沒有覆蓋存儲單元陣列區(qū)1時(shí)，擴(kuò)散的氫容易到達(dá)選擇柵晶體管SGD或SGS的隧穿絕緣體膜44或柵絕緣體膜，并接著被隧穿絕緣體膜44或柵絕緣體膜俘獲，從而恢復(fù)了隧穿絕緣體膜44或柵絕緣體膜的部分缺陷。另外，由于隧穿絕緣體膜44或柵絕緣體膜和半導(dǎo)體襯底26之間的界面也接觸了擴(kuò)散的氫，所以終止了界面態(tài)，降低了nMOS晶體管的閾值，且降低了亞閾值系數(shù)。另一方面，當(dāng)源極線SL2與存儲單元陣列區(qū)1交迭時(shí)，由Ti、TiN等制成的源極線SL2的阻擋金屬層俘獲了擴(kuò)散的氫，且不會到達(dá)隧穿絕緣體膜44或柵絕緣體膜。更具體地，如同形成諸如SiN膜7的鈍化膜并接著進(jìn)行熱處理的情況一樣，在氫的各向同性擴(kuò)散的情況下，當(dāng)滿足y＜x/2時(shí)，當(dāng)氫擴(kuò)散長度在y和x/2之間時(shí)，擴(kuò)散的氫會到達(dá)在不形成源極線SL2的區(qū)域中的隧穿絕緣體膜44或柵絕緣體膜；反之，擴(kuò)散的氫則不會到達(dá)源極線SL2的中心處的隧穿絕緣體膜44。因此，很顯然在隧穿絕緣體膜44中的氫密度分布與位置有關(guān)。結(jié)果，存在的問題是其上形成有源極線SL2和其上沒有形成源極線SL2的存儲單元晶體管的NAND串的可靠性存在差異。另外，當(dāng)使用各向異性蝕刻(RIE)來處理源極線SL2時(shí)，在NAND串之上形成源極線SL2的概率大不相同。結(jié)果，因?yàn)橛捎谖g刻離子而損傷了蝕刻區(qū)，所以在存儲單元晶體管可靠性方面也出現(xiàn)了差異的問題。
而且，在圖6至9的情況下，與連接到?jīng)]被源極線SL2覆蓋的NAND串的數(shù)據(jù)傳輸線BL相比，相對于源極線SL2，對于NAND串的數(shù)量乘以NAND塊的數(shù)量，極大地增加了連接到由源極線SL2覆蓋的NAND串的數(shù)據(jù)傳輸線BL的電容量。這將導(dǎo)致數(shù)據(jù)傳輸線中的電容量的值改變，從而引起在讀取時(shí)數(shù)據(jù)傳輸線中的RC時(shí)間常數(shù)的不同，其中R表示數(shù)據(jù)傳輸線的寄生電阻的值，C表示數(shù)據(jù)傳輸線的寄生電容的值。因此，需要用于讀取的較大的時(shí)間余量。
相關(guān)技術(shù)的金屬互連線性地設(shè)置在存儲單元陣列之間，其中金屬互連在沒有覆蓋存儲單元陣列的前提下以最小制造尺寸形成。然而，存在的問題是，隨著小型化的增加由于金屬互連以及存儲單元陣列之間間隔的微型化而引起金屬互連電阻增加。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面的非易失性半導(dǎo)體存儲器，包括(a)存儲單元部件，包括平行的數(shù)據(jù)選擇線、與數(shù)據(jù)選擇線相交并彼此平行排列的數(shù)據(jù)傳輸線以及設(shè)置在數(shù)據(jù)傳輸線與數(shù)據(jù)選擇線的交叉點(diǎn)處的電可重寫存儲單元晶體管；(b)其中沿著數(shù)據(jù)選擇線設(shè)置存儲單元部件的存儲單元陣列塊；(c)第一源極線，連接到存儲單元部件的一端，并沿著數(shù)據(jù)選擇線排列；以及(d)第二源極線，電連接到第一源極線并沿著數(shù)據(jù)選擇線設(shè)置。
本發(fā)明的另一方面的非易失性半導(dǎo)體存儲器，包括(a)存儲單元部件，包括平行的數(shù)據(jù)選擇線、與數(shù)據(jù)選擇線相交并彼此平行排列的數(shù)據(jù)傳輸線以及設(shè)置在數(shù)據(jù)傳輸線與數(shù)據(jù)選擇線的交叉點(diǎn)處的電可重寫存儲單元晶體管；(b)其中沿著數(shù)據(jù)選擇線設(shè)置存儲單元部件的存儲單元陣列塊；(c)第一源極線，連接到存儲單元部件的一端，并沿著數(shù)據(jù)選擇線排列；以及(d)第二源極線，電連接到第一源極線并沿著數(shù)據(jù)選擇線設(shè)置，其中(e)在第一源極線之上提供沿著第一源極線和數(shù)據(jù)選擇線設(shè)置的第二源極線。
本發(fā)明的再一方面的非易失性半導(dǎo)體存儲器，包括(a)存儲單元部件，包括平行的數(shù)據(jù)選擇線、與數(shù)據(jù)選擇線相交并佊此平行排列的數(shù)據(jù)傳輸線以及設(shè)置在數(shù)據(jù)傳輸線與數(shù)據(jù)選擇線的交叉點(diǎn)處的電可重寫存儲單元晶體管；(b)其中沿著數(shù)據(jù)選擇線設(shè)置存儲單元部件的存儲單元陣列塊；(c)第一源極線，連接到存儲單元晶體管的一端，并沿著數(shù)據(jù)選擇線排列；以及(d)第二源極線，電連接到第一源極線并沿著數(shù)據(jù)選擇設(shè)置，其中(e)在存儲單元晶體管之上提供沿著第一源極線和數(shù)據(jù)選擇線設(shè)置的第二源極線。


圖1是本發(fā)明相關(guān)技術(shù)的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖；圖2是沿著圖1的線I-I截取的示意性剖面圖；圖3是沿著圖1的線II-II截取的示意性剖面圖；圖4是沿著圖1的線III-III截取的示意性剖面圖；圖5是相關(guān)技術(shù)的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)的總體的空間圖案的圖；圖6是當(dāng)源極線制作得更寬時(shí)，相關(guān)技術(shù)的非易失性半導(dǎo)體存儲器中的存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖；圖7是沿著圖6的線IV-IV截取的示意性剖面圖；圖8是沿著圖6的線V-V截取的示意性剖面圖；圖9是沿著圖6的線VI-VI截取的示意性剖面圖；圖10是用于本發(fā)明的非易失性半導(dǎo)體存儲器的浮置柵存儲單元晶體管的示意性剖面圖；圖11是用于本發(fā)明的非易失性半導(dǎo)體存儲器的MONOS存儲單元晶體管的示意性剖面圖；圖12是用于本發(fā)明的非易失性半導(dǎo)體存儲器的NAND存儲單元部件的電路圖；圖13是用于本發(fā)明的非易失性半導(dǎo)體存儲器的NAND存儲單元部件的空間圖案的圖；圖14是根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖；圖15是沿著圖14的線I-I截取的示意性剖面圖；圖16是沿著圖14的線II-II截取的示意性剖面圖；圖17是沿著圖14的線III-III截取的示意性剖面圖；圖18是根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)的總的空間圖案的圖；
圖19是用于描述根據(jù)本發(fā)明第一實(shí)施例的第一改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的詳細(xì)的源極線圖案的空間圖案的圖；圖20是用于描述根據(jù)本發(fā)明第一實(shí)施例的第二改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的詳細(xì)的源極線圖案的空間圖案的圖；圖21是用于描述根據(jù)本發(fā)明第一實(shí)施例的第三改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的詳細(xì)的源極線圖案的空間圖案的圖；圖22是用于描述根據(jù)本發(fā)明第一實(shí)施例的第四改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的詳細(xì)的源極線圖案的空間圖案的圖；圖23是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖24是沿著圖23的線I-I截取的示意性剖面圖；圖25是沿著圖23的線II-II截取的示意性剖面圖；圖26是沿著圖23的線III-III截取的示意性剖面圖；圖27是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖28是沿著圖27的線I-I截取的示意性剖面圖；圖29是沿著圖27的線II-II截取的示意性剖面圖；圖30是沿著圖27的線III-III截取的示意性剖面圖；圖31是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖32是沿著圖31的線I-I截取的示意性剖面圖；圖33是沿著圖31的線II-II截取的示意性剖面圖；圖34是沿著圖31的線III-III截取的示意性剖面圖；圖35是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖36是沿著圖35的線I-I截取的示意性剖面圖；圖37是沿著圖35的線II-II截取的示意性剖面圖；圖38是沿著圖35的線III-III截取的示意性剖面圖；圖39是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；
圖40是沿著圖39的線I-I截取的示意性剖面圖；圖41是沿著圖39的線II-II截取的示意性剖面圖；圖42是沿著圖39的線III-III截取的示意性剖面圖；圖43是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖44是沿著圖43的線I-I截取的示意性剖面圖；圖45是沿著圖43的線II-II截取的示意性剖面圖；圖46是沿著圖43的線III-III截取的示意性剖面圖；圖47是存儲單元陣列區(qū)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖48是沿著圖47的線I-I截取的示意性剖面圖；圖49是沿著圖47的線II-II截取的示意性剖面圖；圖50是沿著圖47的線III-III截取的示意性剖面圖；圖51是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖52是沿著圖51的線I-I截取的示意性剖面圖；圖53是沿著圖51的線II-II截取的示意性剖面圖；圖54是沿著圖51的線III-III截取的示意性剖面圖；圖55是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖56是沿著圖55的線I-I截取的示意性剖面圖；圖57是沿著圖55的線II-II截取的示意性剖面圖；圖58是沿著圖55的線III-III截取的示意性剖面圖；圖59是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖60是沿著圖59的線I-I截取的示意性剖面圖；圖61是沿著圖59的線II-II截取的示意性剖面圖；圖62是沿著圖59的線III-III截取的示意性剖面圖；圖63是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；
圖64是沿著圖63的線I-I截取的示意性剖面圖；圖65是沿著圖63的線II-II截取的示意性剖面圖；圖66是沿著圖63的線III-III截取的示意性剖面圖；圖67是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖68是沿著圖67的線I-I截取的示意性剖面圖；圖69是沿著圖67的線II-II截取的示意性剖面圖；圖70是沿著圖67的線III-III截取的示意性剖面圖；圖71是存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖，用于描述根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法的步驟；圖72是沿著圖71的線I-I截取的示意性剖面圖；圖73是沿著圖71的線II-II截取的示意性剖面圖；圖74是沿著圖71的線III-III截取的示意性剖面圖；圖75是根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元晶體管區(qū)的詳細(xì)的空間圖案的圖；圖76是沿著圖75的線I-I截取的示意性剖面圖；圖77是沿著圖75的線II-II截取的示意性剖面圖；圖78是沿著圖75的線III-III截取的示意性剖面圖；圖79是存儲單元陣列區(qū)的空間圖案的圖，用于描述根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器中的存儲單元陣列區(qū)上的詳細(xì)的源極線圖案；圖80是根據(jù)本發(fā)明第三實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元晶體管區(qū)的詳細(xì)的空間圖案的圖；圖81是沿著圖80的線I-I截取的示意性剖面圖；圖82是沿著圖80的線II-II截取的示意性剖面圖；圖83是沿著圖80的線III-III截取的示意性剖面圖；圖84是根據(jù)本發(fā)明第三實(shí)施例的改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖；圖85是沿著圖84的線I-I截取的示意性剖面圖；圖86是沿著圖84的線II-II截取的示意性剖面圖；圖87是沿著圖84的線III-III截取的示意性剖面圖；
圖88是根據(jù)本發(fā)明第四實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)的詳細(xì)的空間圖案的圖；圖89是沿著圖88的線I-I截取的示意性剖面圖；圖90是沿著圖88的線II-II截取的示意性剖面圖；圖91是沿著圖88的線III-III截取的示意性剖面圖；圖92是用于描述根據(jù)本發(fā)明第四實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的詳細(xì)的源極線圖案的空間圖案的圖；圖93是本發(fā)明第五實(shí)施例的非易失性半導(dǎo)體存儲器的虛接地AND存儲單元陣列的電路圖；圖94是本發(fā)明第五實(shí)施例的非易失性半導(dǎo)體存儲器的虛接地AND存儲單元陣列的空間圖案的圖；圖95是本發(fā)明第六實(shí)施例的非易失性半導(dǎo)體存儲器的AND存儲單元陣列的電路圖；圖96是本發(fā)明第六實(shí)施例的非易失性半導(dǎo)體存儲器的AND存儲單元陣列的空間圖案的圖。
具體實(shí)施例方式
參考附圖，將描述本發(fā)明的各個(gè)實(shí)施例。要注意的是，在整個(gè)附圖中，相同或相似的參考數(shù)字應(yīng)用到相同或相似的部件和元件上，并省略或簡化了相同或相似的部件和元件的描述。
通常且如在電路塊的表示中，將意識到，各個(gè)附圖與一個(gè)圖到另一個(gè)或在給定附圖的內(nèi)部不成比例，且特別地為了便于看懂附圖，電路圖是任意畫的。
在以下描述中，為了提供本發(fā)明的全面理解，提出了許多特定的細(xì)節(jié)，諸如具體的信號值等。然而，對于本領(lǐng)域技術(shù)人員顯而易見的是，沒有這種特定細(xì)節(jié)也可以實(shí)踐本發(fā)明。換句話說，為了不用不必要的細(xì)節(jié)遮掩本發(fā)明，在方框圖示中已示出公知的電路。
參考附圖，以下描述了本發(fā)明的實(shí)施例。在以下附圖中，將相同或相似的參考數(shù)字應(yīng)用到同樣的或相似的部件上。以下示出的實(shí)施例舉例說明了用于實(shí)現(xiàn)根據(jù)本發(fā)明的技術(shù)思想的裝置和方法，但并不將根據(jù)本發(fā)明的技術(shù)思想限定于以下給出的那些。可以對根據(jù)本發(fā)明的這些技術(shù)思想進(jìn)行落入權(quán)利要求內(nèi)的各種修改。
本發(fā)明的實(shí)施例提供了一種非易失性半導(dǎo)體存儲器，其均衡了來自外部的擴(kuò)散氫對單存儲單元晶體管和布局的影響，以便防止在數(shù)據(jù)傳輸線中寄生電容值的變化不同。這通過設(shè)計(jì)向其提供地電位或低電平電位Vss的源極電極互連的圖案和布局來實(shí)現(xiàn)，以便以階梯狀(ladder shape)連接常規(guī)的線性互連來改善金屬互連電阻以及以相同的間隔設(shè)置那些互連。
參考附圖，以下將描述本發(fā)明的第一至第六實(shí)施例。在以下附圖中，將相同或相似的參考數(shù)字應(yīng)用到同樣的或相似的部件上。注意到，附圖表示示意性的實(shí)例，因此，厚度和空間尺寸之間的關(guān)系、各層厚度的比例等與實(shí)際中的不同。因此，具體的厚度和尺寸必須在考慮以下的描述的情況下確定。另外，附圖自然包括彼此不同的比率和尺寸關(guān)系。
以下給出的第一至第六實(shí)施例舉例說明了用于實(shí)現(xiàn)根據(jù)本發(fā)明的技術(shù)思想的裝置和方法，并不將根據(jù)本發(fā)明的技術(shù)思想限定于以下出現(xiàn)的諸如材料、形狀、結(jié)構(gòu)和組件的布置的那些?？梢詫Ω鶕?jù)本發(fā)明的那些技術(shù)思想進(jìn)行落入權(quán)利要求內(nèi)的各種修改。
參考圖10至18，描述其為典型的非易失性存儲器的NAND EEPROM的第一實(shí)施例。圖12和13分別示出了存儲單元晶體管的等效電路圖及其空間圖；且圖10和11為其剖面圖。在等效電路圖中，雖然選擇柵晶體管SGD和SGS具有不同于存儲單元晶體管M0至M15的結(jié)構(gòu)，但如同存儲單元晶體管M0至M15的結(jié)構(gòu)，每個(gè)選擇柵晶體管SGD和SGS都具有電荷存儲層49。
如圖13所示，若干存儲單元晶體管M0至M15經(jīng)由源極線觸點(diǎn)CS和數(shù)據(jù)傳輸線觸點(diǎn)CB之間的選擇柵晶體管SGS和SGD串聯(lián)連接。存儲單元晶體管M0至M15可以是具有如圖10所示的浮置柵40的類型，或具有如圖11所示的具有電荷存儲層49的絕緣體膜的類型。如圖10所示，具有浮置柵40的存儲單元晶體管，包括擴(kuò)散層18或在p阱區(qū)或半導(dǎo)體襯底26中形成的源區(qū)和漏區(qū)、在p阱區(qū)或半導(dǎo)體襯底26上形成的隧穿絕緣體膜44、浮置柵40、多晶硅間(inter-polysilicon)絕緣體膜42、控制柵電極46、掩膜絕緣體膜48和層間絕緣體膜24。
另一方面，如圖11所示，具有電荷存儲層49的絕緣體膜的存儲單元晶體管，包括擴(kuò)散層18或在p阱區(qū)或半導(dǎo)體襯底26中形成的源區(qū)和漏區(qū)、在p阱區(qū)或半導(dǎo)體襯底26上形成的隧穿絕緣體膜44、電荷存儲層49、塊絕緣體膜52、控制柵電極46、掩膜絕緣體膜48和層間絕緣體膜24。
在圖11中，使用氮化硅膜、氮氧化硅膜或氧化鋁膜作為電荷存儲層49。在這種情況下，根據(jù)更存儲的數(shù)據(jù)，存儲單元晶體管具有向其穿過源或漏擴(kuò)散層18或p阱區(qū)或半導(dǎo)體襯底26注入或噴出電荷或者自其注入或噴出電荷的電荷存儲層49。另外，具有根據(jù)第一實(shí)施例的非易失性半導(dǎo)體存儲器的NAND結(jié)構(gòu)，形成若干存儲單元晶體管M0至M15且能夠重寫數(shù)據(jù)。
如圖12所示，非易失性存儲單元晶體管串聯(lián)連接，且存儲單元晶體管M0的源極或漏極電極54的一端經(jīng)由數(shù)據(jù)傳輸線觸點(diǎn)CB電連接到選擇柵晶體管SGD和數(shù)據(jù)傳輸線BL。另一方面，存儲單元晶體管M15的源極或漏極電極54的一端經(jīng)由源極線觸點(diǎn)CS電連接到選擇柵晶體管SGS和共用源極線SL。此外，每個(gè)晶體管形成在相同的p阱區(qū)26上。另外，存儲單元晶體管控制電極連接到分別稱為WL0至WL15的數(shù)據(jù)選擇線。而且，為了從包括沿著數(shù)據(jù)傳輸線BL排列的若干NAND存儲單元部件的NAND存儲單元塊來選擇單個(gè)NAND存儲單元部件51，以便將選擇的那一個(gè)連接到數(shù)據(jù)傳輸線BL，而將選擇柵晶體管SGD的控制電極連接到塊選擇柵極線SSL。另外，選擇柵晶體管SGS的控制電極連接到塊選擇柵極線GSL，形成所謂的NAND存儲單元塊。在這種情況下，為了建立高密度的結(jié)構(gòu)，存儲單元塊應(yīng)具有至少一個(gè)塊選擇柵極線SSL和一個(gè)塊選擇柵極線GSL，其沿著數(shù)據(jù)選擇線WL0至WL15形成。另外，應(yīng)提供連接到數(shù)據(jù)傳輸線和數(shù)據(jù)選擇線的多個(gè)存儲單元晶體管，更具體地，希望2n(n表示正整數(shù))用于譯碼地址。
而且，圖12中示出的每個(gè)NAND存儲單元部件51在沿著數(shù)據(jù)傳輸線BL和數(shù)據(jù)選擇線WL0至WL15的矩陣中彼此鄰接形成。更具體地，如圖13所示，水平地形成相同的存儲單元陣列并共用SSL、WL0至WL15、GSL和SL。另外，如圖13中所示垂直地形成相同的存儲單元陣列，并經(jīng)由數(shù)據(jù)傳輸線(BL)連接到在上區(qū)域上形成的存儲單元陣列。具有這種布局，在相鄰的存儲單元晶體管之間連接的每條數(shù)據(jù)傳輸線BL和數(shù)據(jù)傳輸線延伸區(qū)14的各個(gè)互連必須連接到用于存儲單元晶體管的相應(yīng)選擇柵晶體管SGD的n型漏擴(kuò)散層，以便獨(dú)立段(individual pieces)數(shù)據(jù)能夠存儲在相應(yīng)的存儲單元晶體管中。在日本專利申請?zhí)亻_No.2002-150783中詳細(xì)描述的NAND結(jié)構(gòu)可以使用在數(shù)據(jù)傳輸線BL下面的結(jié)構(gòu)，且這里省略了其描述。
圖14至18示出了本發(fā)明的第一實(shí)施例的詳圖。圖14至18示出了示范性NAND EEPROM，其是根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器。圖14示意性地示出了存儲單元陣列區(qū)的放大了的空間圖案的圖。圖15至17分別是沿著圖14的線I-I、II-II和III-III截取的示意性剖面圖。圖18示出了存儲單元陣列區(qū)的總體的空間圖案的圖。
如圖14所示，根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器，包括數(shù)據(jù)傳輸線BL、與數(shù)據(jù)傳輸線BL正交設(shè)置的數(shù)據(jù)選擇線WL、位線側(cè)選擇柵極線SSL、源極線側(cè)選擇柵極線SGL、若干存儲單元部件51、沿著數(shù)據(jù)傳輸線BL延伸的器件區(qū)10和器件隔離區(qū)12、選擇柵晶體管SGD和SGS、源極線觸點(diǎn)CS、數(shù)據(jù)傳輸線觸點(diǎn)CB、通孔觸點(diǎn)16、數(shù)據(jù)傳輸線延伸區(qū)14、第一源極線SL0和第二源極線SL2。
如圖14所示，將圓形的或橢圓形的源極線觸點(diǎn)CS和數(shù)據(jù)傳輸線觸點(diǎn)CB排列成與數(shù)據(jù)傳輸線BL正交。以2至3F的極近間隔沿著線III-III排列觸點(diǎn)，其中F表示由器件區(qū)10和器件隔離區(qū)12的寬度而定的最小制造尺寸。另一方面，以比沿著線III-III的間隔更長的間隔沿著線I-I排列觸點(diǎn)，其中線I-I與線III-III正交，例如在NAND快閃存儲器的情況下為40至100F。注意，x表示每條第二源極線SL2的寬度，u表示圖14中其之間的間隔。
如圖15所示，沿著根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的線I-I的剖面，包括p阱區(qū)或半導(dǎo)體襯底26、擴(kuò)散層18、存儲單元晶體管20、選擇柵晶體管SGS和SGD、阻擋絕緣體膜22、數(shù)據(jù)傳輸線觸點(diǎn)CB、源極線觸點(diǎn)CS、源極線SL0、數(shù)據(jù)傳輸線延伸區(qū)14、通孔觸點(diǎn)16、數(shù)據(jù)傳輸線BL、源極線SL2和層間絕緣體膜23和24。另一方面，如圖16和17所示，分別沿著根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的線II-II和III-III的剖面，包括p阱區(qū)或半導(dǎo)體襯底26、擴(kuò)散層18和19、阻擋絕緣體膜22、數(shù)據(jù)傳輸線觸點(diǎn)CB、源極線觸點(diǎn)CS、第一源極線SL0、數(shù)據(jù)傳輸線延伸區(qū)14、第一通孔觸點(diǎn)16、數(shù)據(jù)傳輸線BL、源極并聯(lián)線SH1、阱并聯(lián)線SH2、第二通孔觸點(diǎn)17、第二源極線SL2和層間絕緣體膜23和27。如圖15所示，存儲單元晶體管20覆蓋有諸如氮化硅膜、氮氧化硅膜或氧化鋁膜的阻擋絕緣體膜22，其用作防止數(shù)據(jù)傳輸線觸點(diǎn)CB和源極線觸點(diǎn)CS侵入器件隔離溝槽的蝕刻終止層。注意，y表示半導(dǎo)體襯底26表面和每條第二源極線SL2之間的間距，z表示圖15中的每條第二源極線元件1(SL2EL1)的寬度。
如圖18所示，存儲單元陣列區(qū)1上的總的空間圖案配置有半導(dǎo)體芯片6、由虛線表示的存儲單元陣列區(qū)1、設(shè)置在存儲單元陣列區(qū)1內(nèi)的若干存儲單元陣列塊53、若干第一源極線SL0、第二源極線SL2、以柵格的形式將第二源極線彼此連接的源極線2元件1(以下詳細(xì)論述的SL2EL1)、數(shù)據(jù)選擇線控制電路2、讀出放大器或數(shù)據(jù)鎖存器4、源極線并聯(lián)晶體管3和電源互連墊5。電源線連接到電源互連墊5。更具體地，如圖18所示，源極線SL2包括沿著數(shù)據(jù)選擇線WL在源極線SL0的上區(qū)域上的源極線2元件1(SL2EL1)，并全部設(shè)置成柵格狀。另外，沿著每個(gè)存儲單元陣列塊53中的數(shù)據(jù)選擇線WL排列若干存儲單元部件51，如同圖14中的描述一樣。
數(shù)據(jù)傳輸線觸點(diǎn)CB和通孔觸點(diǎn)16填充有重?fù)诫s磷(P)等的多晶硅或諸如W的金屬，且數(shù)據(jù)傳輸線延伸區(qū)14和源極線SL0填充有諸如W的金屬。這里，沿著數(shù)據(jù)傳輸線BL比7F長的數(shù)據(jù)傳輸線延伸區(qū)14被認(rèn)為是互連層?？蛇x地，線性的、較長的細(xì)金屬圖案是可獲得的，且以下的描述也可用于如下結(jié)構(gòu)，即省略了通孔觸點(diǎn)16和數(shù)據(jù)傳輸線延伸區(qū)14，并通過將數(shù)據(jù)傳輸線BL作為互連來直接形成觸點(diǎn)。數(shù)據(jù)傳輸線BL、通孔觸點(diǎn)17和源極線SL2由諸如Al、Cu等金屬制成。
以2至3F的極近間隔與線III-III正交排列數(shù)據(jù)傳輸線BL，其中F表示例如形成具有約530條數(shù)據(jù)傳輸線BL的單存儲單元陣列的最小制造尺寸。另外，將連接到半導(dǎo)體襯底26觸點(diǎn)和源極線SL觸點(diǎn)的阱并聯(lián)線SH2和源極并聯(lián)線SH1設(shè)置在存儲單元陣列(例如，每隔約530條數(shù)據(jù)傳輸線BL)之間。注意到，源極線SL0沿著線II-II形成，其為數(shù)據(jù)傳輸線BL之間的源極線SL接地互連。另外，如在沿著線II-II截取的剖面中所示，源極線SL2沿著與線II-II正交的線I-I形成源極線接地互連。源極線SL2、SL2E1和源極線SL0形成柵格狀的源極線接地互連。在源極并聯(lián)線SH1的上方，將源極線SL2設(shè)置為與線III-III正交的方向，以便每個(gè)具有約15至20F寬度的互連不會與存儲單元陣列交迭。另外，假設(shè)設(shè)置在位線側(cè)選擇柵晶體管SGD和源極線側(cè)選擇柵晶體管SGS之間的串行排列的16位存儲單元晶體管形成單個(gè)塊，則沿著線I-I設(shè)置約2048塊。因此，例如為了實(shí)現(xiàn)約2048塊，將源極線SL2制作為足夠長的互連。
與相關(guān)技術(shù)相同，源極線SL2設(shè)置在與線III-III正交的方向上的存儲單元陣列之間。另外，在第一實(shí)施例中，沿著線III-III設(shè)置源極線SL2。此后，沿著線III-III設(shè)置的源極線SL2稱作“源極線SL2元件1(SL2EL1)”。另外，以沿著線I-I的NAND串間隔的整數(shù)倍的某間隔設(shè)置沿著線III-III延伸形成的源極線SL2元件1，其僅設(shè)置在位線側(cè)選擇柵晶體管SGD和源極線側(cè)選擇柵晶體管SGS上或在位線側(cè)選擇柵晶體管SGD之間的區(qū)域中以及還有沿著線III-III的源極線側(cè)選擇柵晶體管SGS之間的區(qū)域中，以便源極線SL2不會覆蓋存儲單元陣列。對于沿著線III-III減小的電阻，希望源極線2元件1設(shè)置在位線側(cè)選擇柵晶體管SGD之間和源極線側(cè)選擇柵晶體管SGS之間的整個(gè)區(qū)域中。這種布置能有與NAND串的源極線2元件1(SL2E1)大致相同的覆蓋率且與源極線2元件1(SL2E1)的形成有大致相同的影響?？蛇x地，通過以沿著線I-I的NAND串間隔的整數(shù)倍的某間隔設(shè)置源極線2元件1來獲得下面的特征?？蛇x地，源極線2元件1僅形成在源極線側(cè)選擇柵晶體管SGS之間的區(qū)域或位線側(cè)選擇柵晶體管SGD之間的區(qū)域中。與相關(guān)技術(shù)不同是，形成源極線2元件1(SL2E1)使得延伸到存儲單元陣列中。
在該實(shí)施例中，源極線SL2決不會覆蓋存儲單元陣列。這防止從存儲單元晶體管上方擴(kuò)散的氫受到源極線SL2的阻擋，以便在整個(gè)存儲單元晶體管中提供相同的可靠性。而且，由于源極互連2也以柵格連接，所以能夠減小互連電阻。
另外，由于源極線SL2可以設(shè)置在位線側(cè)選擇柵晶體管SGD和源極線側(cè)選擇柵晶體管SGS上，所以即使沿著線III-III的源極線SL0和源極線SL2的互連寬度相同，也能夠?qū)⒃礃O線SL2的互連電阻值減小，使其比相關(guān)技術(shù)中的源極線SL2的互連電阻值低小于0.5倍。而且，對于源極線SL2使用諸如Al或Cu的低電阻互連材料且對于源極線SL0使用諸如W、TiN或WSi或阻擋金屬的高熔點(diǎn)金屬，能夠進(jìn)一步減少源極線之間的電阻，其中高熔點(diǎn)金屬是電阻率為源極線SL2的至少兩倍的互連材料。另外，不必形成厚的源極線SL0以便獲得沿著線III-III的低電阻，與相關(guān)技術(shù)相同，其試圖獲得只有源極線SL0的低電阻。因此，沒有必要在存儲單元晶體管之上形成源極線SL0，如圖14和16所示，可以只通過在選擇柵極線SGL之上形成源極線SL0來控制源極線電壓的增加。因此，由于擴(kuò)散氫的阻塞引起的存儲單元晶體管的特性的變化，能夠減小到小于由于源極線SL0圖案的相關(guān)技術(shù)的變化。另外，也能夠防止由于源極線SL0的電位而引起的存儲單元晶體管的電位改變的問題。更具體地，在通過給其中形成存儲單元晶體管的阱區(qū)施加正電位來擦除數(shù)據(jù)的非易失性半導(dǎo)體存儲器中，連接到存儲單元晶體管的源極線必須保持在比阱區(qū)的電壓高的正電壓，以防止從源極線流動漏電流。
結(jié)果，如圖18所示，需要源極線并聯(lián)晶體管3使源極線SL2和在地電位的電源互連墊5開始導(dǎo)電或斷電。在這種情況下，如圖18所示，當(dāng)源極線并聯(lián)晶體管3例如設(shè)置在各個(gè)晶體管單元陣列的端部時(shí)，希望是沿著線III-III、具有較高電導(dǎo)的源極線SL2，因?yàn)樵礃O線電位有較小的增加，其中源極線并聯(lián)晶體管3的數(shù)量小于如圖18所示垂直排列的源極線SL2的數(shù)量。利用本實(shí)施例，沿著線III-III的互連電導(dǎo)可以比相關(guān)技術(shù)增加由添加的源極線2元件1(SL2E1)的數(shù)量的值乘以添加的元件的數(shù)量的值，與相關(guān)技術(shù)相同，能夠獲得寄生電阻的值的減小效應(yīng)比僅在各個(gè)存儲單元陣列的端部沿著線III-III添加互連的情況更高。
而且，由于源極線2元件1(SL2E1)形成為柵格狀，所以沿著線I-I和III-III的兩條線存在互連的剖面。因此，即使使用諸如層間摻雜氟的硅絕緣體膜(SiOF)、SiC、HSQ或MSQ的具有差的粘接性的材料，用于互連之間或以下的絕緣體，也增加了剖面區(qū)的表面面積，改善了粘接性。對于互連基底(foundation)，這防止了諸如層間摻雜氟的硅絕緣體膜(SiOF)、SiC、HSQ或MSQ的具有差的粘合性的材料剝離的問題。
另外，如圖15所示，希望要形成的各個(gè)源極線2元件1(SL2E1)的寬度z滿足z/2＜y；其中y表示每個(gè)源極線SL2與存儲單元晶體管的隧穿絕緣體膜和半導(dǎo)體襯底26之間的界面之間的距離；且希望z落入0.1μm與2μm之間的范圍內(nèi)。通常，在形成源極線SL2之后形成諸如氮化硅膜的鈍化膜，在形成時(shí)產(chǎn)生的氫也擴(kuò)散到存儲單元晶體管中。當(dāng)源極線SL2不覆蓋存儲單元陣列區(qū)時(shí)，擴(kuò)散的氫就會容易到達(dá)柵絕緣體膜且接著被俘獲到該絕緣體膜中，以便恢復(fù)絕緣體膜的部分缺陷。另外，通過擴(kuò)散的氫到達(dá)絕緣體膜和界面態(tài)的襯底終端之間的界面，則會獲得nMOS晶體管的閾值減小和亞閾值系數(shù)的減小。在與進(jìn)行熱處理的情況相同形成鈍化膜后各向同性擴(kuò)散氫的情況下，當(dāng)滿足z/2＜y時(shí)，自鈍化膜的氫擴(kuò)散長度大于y，且因此擴(kuò)散的氫到達(dá)源極線2元件1(SL2E1)下面的晶體管柵絕緣體膜。這能夠消除選擇柵晶體管SGD和SGS的柵絕緣體膜內(nèi)的氫密度分布的位置的依賴性，并且形成更可靠的半導(dǎo)體存儲器。
而且，如圖14中顯而易見的，源極線SL2均勻地覆蓋選擇柵極線SSL之間的區(qū)域或選擇柵極線SGL之間的區(qū)域。因此，所有的數(shù)據(jù)傳輸線BL都保特與在選擇柵極線SSL之間的區(qū)域或選擇柵極線SGL之間的區(qū)域中的源極線SL2幾乎恒定的層間寄生電容。結(jié)果，降低數(shù)據(jù)傳輸線BL的寄生電容中的變化，其減少了在讀取時(shí)數(shù)據(jù)傳輸線的CR時(shí)間常數(shù)的變化。因此，可以進(jìn)一步降低在較快的半導(dǎo)體存儲器中減小的讀取時(shí)間余量。另外，能夠保持少量的電荷對數(shù)據(jù)傳輸線充電/放電，其在具有低功耗的高速讀出操作中減少。而且，就存儲單元陣列區(qū)中的數(shù)據(jù)傳輸線BL而言，由于源極線SL2僅形成在選擇柵極線SSL之間的區(qū)域或選擇柵極線SGL之間區(qū)域上，所以源極線SL2和數(shù)據(jù)傳輸線BL的電容耦合減小。結(jié)果，數(shù)據(jù)傳輸線的電容量可以降低到幾乎等于相關(guān)技術(shù)中的數(shù)據(jù)傳輸線的電容量。
(第一實(shí)施例的制造方法)參考圖23至74，描述了根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的示范性的制造方法。
首先，在具有0.3至2μm深度的第一導(dǎo)電的半導(dǎo)體襯底或阱區(qū)26上形成由硅絕緣體膜或氮化硅膜制成的器件隔離區(qū)12，例如具有0.1至0.4μm的深度。器件隔離區(qū)12的深度經(jīng)由器件隔離區(qū)12能與鄰近的第二導(dǎo)電器件區(qū)10隔離。在附圖中，當(dāng)?shù)谝粚?dǎo)電半導(dǎo)體區(qū)是p型時(shí)，第二導(dǎo)電區(qū)是n型；第一導(dǎo)電區(qū)可選地可以是n型，第二導(dǎo)電區(qū)可以是p型。具有這種結(jié)構(gòu)，形成的器件隔離區(qū)12具有與沿著線I-I在后要形成的數(shù)據(jù)傳輸線觸點(diǎn)CB相同的間距，且將與半導(dǎo)體襯底26相反導(dǎo)電類型的雜質(zhì)摻雜到半導(dǎo)體表面例如0.05至0.3μm的深度。這能連接半導(dǎo)體表面上的通過器件隔離區(qū)12隔離的擴(kuò)散層(n型區(qū))和各個(gè)互連，并且能夠電隔離半導(dǎo)體表面上的多個(gè)n型區(qū)18。另外，這種接觸孔(contact aperture)形成工藝的問題是，在0.13μm或更小的設(shè)計(jì)規(guī)則中，使用相移掩膜用KrF或ArF曝光設(shè)備制作圖案；因此，希望觸點(diǎn)的間距為0.13μm？2F＝0.26μm或更小。諸如重?fù)诫s鱗(P)等的多晶硅或諸如硅化鎢的金屬的導(dǎo)電膜淀積到500至1000nm厚，通過光刻工藝進(jìn)行數(shù)據(jù)傳輸線BL的構(gòu)圖，且接著對得到的表面進(jìn)行各向異性蝕刻。
接下來，諸如氮化硅膜、氧化硅膜或氧化鋁膜的阻擋絕緣體膜22淀積到10至1000nm厚。在這種情況下，當(dāng)形成源極線觸點(diǎn)CS和數(shù)據(jù)傳輸線觸點(diǎn)CB時(shí)，由于缺乏蝕刻控制而引起的過多蝕刻會導(dǎo)致源極線觸點(diǎn)CS和數(shù)據(jù)傳輸線觸點(diǎn)CB侵入器件隔離區(qū)12，并產(chǎn)生了不能提供在p阱區(qū)26和源極線觸點(diǎn)CS之間以及p阱區(qū)26和數(shù)據(jù)傳輸線觸點(diǎn)CB之間擊穿電壓值的問題。另一方面，當(dāng)形成源極線觸點(diǎn)CS和數(shù)據(jù)傳輸線觸點(diǎn)CB時(shí)，蝕刻不充分則會產(chǎn)生n型區(qū)18和數(shù)據(jù)傳輸線觸點(diǎn)CB之間的接觸電阻增加的問題。因此，當(dāng)形成那些數(shù)據(jù)傳輸線觸點(diǎn)時(shí)，具有充分選擇性的蝕刻、諸如阻擋絕緣體膜22的蝕刻速度低于層間絕緣體膜23的蝕刻速度，且接著蝕刻阻擋絕緣體膜22降低了蝕刻觸點(diǎn)時(shí)層間絕緣體膜23的膜厚改變的影響?？蛇x地，在阻擋絕緣體膜22淀積前，可以通過氧化或淀積在半導(dǎo)體襯底26表面上形成具有1到50nm厚的硅絕緣體膜。而且，在得到的表面上，接著將由硅絕緣體膜、氮化硅膜、諸如BPSG或PSG的硅烷玻璃(silicade glass)構(gòu)成的層間絕緣體膜23或諸如HSQ、MSQ或SiLK的層間膜淀積大約10至1000nm厚(圖23至26)。阻擋絕緣體膜22的材料需要具有相對于層間絕緣體膜23的足夠的蝕刻選擇性。阻擋絕緣體膜22的厚度需要大約10至1000nm；以便阻擋絕緣體膜22的該厚度、蝕刻選擇性和層間絕緣體膜23的厚度提供足夠的制造余量來獲得許多蝕刻選擇性。
接下來，利用光刻對數(shù)據(jù)傳輸線觸點(diǎn)CB和源極線觸點(diǎn)CS進(jìn)行構(gòu)圖，且利用各向異性蝕刻對層間絕緣體膜23進(jìn)行構(gòu)圖(圖27至30)。為了提供大量制造余量，該蝕刻條件需要相對于光刻膠58和阻擋絕緣體膜22的足夠的選擇性。
接下來，在移除光刻膠58后，對阻擋絕緣膜22進(jìn)行各向異性蝕刻(圖31至34)。在該情況下，希望該蝕刻條件是相對于半導(dǎo)體襯底26和層間絕緣體膜23具有足夠選擇性，以便省略作為后處理進(jìn)行的用于阻擋絕緣體膜22剝離的濕法處理，防止相對于第一層間絕緣體膜23的過多蝕刻，并保持前錐形的形狀和小的接觸直徑。
在構(gòu)圖后，源極線觸點(diǎn)CS和數(shù)據(jù)傳輸線觸點(diǎn)CB填充有重?fù)诫s磷或砷的多晶硅(第二觸點(diǎn)填充材料70，與互連層的材料不同)，且使用諸如化學(xué)干法蝕刻(CDE)的各向異性蝕刻或各向同性蝕刻用于回刻(etch back)重?fù)诫s磷或砷的多晶硅(第二觸點(diǎn)填充材料70)(圖35至38)。如果每個(gè)源極線觸點(diǎn)CS和每個(gè)數(shù)據(jù)傳輸線觸點(diǎn)CB的縱橫比增加，阻擋金屬64和填充金屬材料(第二觸點(diǎn)填充材料70)的覆蓋率則傾向于不夠，且結(jié)果會出現(xiàn)填充金屬材料的淀積誤差，和/或增加半導(dǎo)體襯底26(或下層互連)和觸點(diǎn)之間的漏電流。
在根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器中，由于源極線觸點(diǎn)和數(shù)據(jù)傳輸線觸點(diǎn)CB填充有諸如多晶硅的半導(dǎo)體材料，所以在高縱橫比的數(shù)據(jù)傳輸線觸點(diǎn)CB部分中阻擋金屬是沒有必要的。這防止了由于阻擋金屬的不足的覆蓋率而引起的漏電流的增加。另外，由于預(yù)填充了數(shù)據(jù)傳輸線觸點(diǎn)CB的下部，所以影響互連層和數(shù)據(jù)傳輸線觸點(diǎn)CB的上部區(qū)域中的填充容量的實(shí)際縱橫比是低的，且改善了阻擋金屬或有關(guān)金屬的填充特性。另外，由于諸如多晶硅的半導(dǎo)體材料填充在數(shù)據(jù)傳輸線觸點(diǎn)CB中，所以在數(shù)據(jù)傳輸線觸點(diǎn)CB的下部中沒有n型雜質(zhì)離子注入的條件下，會形成具有極淺結(jié)深的數(shù)據(jù)傳輸線觸點(diǎn)CB。這改善了其中形成數(shù)據(jù)傳輸線觸點(diǎn)CB的n型擴(kuò)散層18之間的穿通擊穿電壓。而且，如果多晶硅、SiGe、非晶硅或SiGe用作第二觸點(diǎn)填充材料70，則可以利用CVD方法填充Si或SiGe，以便提供比填充金屬的情形更好的覆蓋率。這甚至允許高縱橫比的結(jié)構(gòu)穩(wěn)定填充。另外，如果摻雜雜質(zhì)的多晶硅或SiGe用作第二觸點(diǎn)填充材料70，在沒有用于再擴(kuò)散的離子注入的條件下，通過雜質(zhì)擴(kuò)散到半導(dǎo)體襯底26則能夠獲得穩(wěn)定的接觸電阻。而且，由于阻擋金屬對于觸點(diǎn)下部的填充沒有必要，所以即使具有最小化的觸點(diǎn)，也能夠獲得具有n型區(qū)的穩(wěn)定的接觸電阻。
接下來，利用光刻對襯底觸點(diǎn)SB進(jìn)行構(gòu)圖，且利用各向異性蝕刻對層間絕緣體膜23進(jìn)行構(gòu)圖，形成襯底觸點(diǎn)SB的開口38(圖39至42)。此時(shí)，由于重要的是用光刻膠填充和保護(hù)以前形成的數(shù)據(jù)傳輸線觸點(diǎn)CB和源極線觸點(diǎn)CS的內(nèi)部。為了提供大量制造余量，該蝕刻條件需要相對于光刻膠58和阻擋絕緣體膜22具有足夠的選擇性。
接下來，在移除光刻膠58后，對阻擋絕緣體膜22進(jìn)行各向異性蝕刻(圖43至46)。在該情況下，希望蝕刻條件是相對于半導(dǎo)體襯底26、層間絕緣體膜23和預(yù)填充第二填充材料70的足夠的選擇性，其能省略作為后處理進(jìn)行的用于阻擋絕緣體膜22剝離的濕法處理，防止相對于層間絕緣體膜23的過多蝕刻，并保持前錐形的形狀和小的接觸直徑。
此后，可以通過例如劑量在1×1013cm-2和1×1016離子/cm2之間的諸如磷或砷雜質(zhì)的離子注入來降低接觸部分中的n型區(qū)的電阻率。
接下來，利用光刻對源極線SL0和數(shù)據(jù)傳輸線延伸區(qū)14進(jìn)行構(gòu)圖，且利用各向異性蝕刻對層間絕緣體膜23進(jìn)行構(gòu)圖(圖47至圖50)。
蝕刻和形成要用源極線SL0和數(shù)據(jù)傳輸線延伸區(qū)14填充的溝槽；并接著移除光刻膠58。其后，使用濺射或化學(xué)氣相淀積(CVD)技術(shù)，在觸點(diǎn)和互連層中淀積諸如Ti、Ta、TaN或TiN的阻擋金屬64達(dá)1到100nm厚；且然后淀積諸如鎢、鋁或銅的互連金屬材料69達(dá)10到1000nm厚，填充在觸點(diǎn)和互連層中。注意到，在圖23至50示出的步驟中，在用于源極線SL0或數(shù)據(jù)傳輸線延伸區(qū)14的互連溝槽形成后，以任意順序形成用于數(shù)據(jù)傳輸線BL中的觸點(diǎn)的開口和用于源極線SL中的觸點(diǎn)的開口。然而，當(dāng)觸點(diǎn)直徑小時(shí)，難以用高分辨率的光刻在不平坦的基底上構(gòu)圖；因此，希望使用首先將數(shù)據(jù)傳輸線觸點(diǎn)CB開口的方法，且更希望以與本發(fā)明的第一實(shí)施例描述的順序?qū)⒂|點(diǎn)開口。然后，使用化學(xué)機(jī)械拋光(CMP)來平整化淀積的互連金屬材料69(圖51至54)。就阻擋金屬64而言，還希望是CVD技術(shù)，因?yàn)槟軌蛟诰哂休^高縱橫比的接觸孔中均勻淀積。
隨后，淀積由硅絕緣體膜、諸如BPSG或PSG的硅烷玻璃制成的層間絕緣體膜23或諸如HSQ、MSQ或SiLK的層間膜約10至1000nm深。
接下來，利用光刻對第一通孔觸點(diǎn)16進(jìn)行構(gòu)圖，且利用各向異性蝕刻對層間絕緣體膜23進(jìn)行構(gòu)圖(圖55至58)。為了提供大量制造余量，該蝕刻條件需要相對于光刻膠58和填充在底層觸點(diǎn)中的層間金屬材料69或阻擋金屬64具有足夠的選擇性。
接下來，在移除光刻膠58后，利用濺射或CVD技術(shù)在第一通孔觸點(diǎn)16中淀積諸如Ti、Ta、TaN或TiN的阻擋金屬64達(dá)1至100nm厚，然后淀積諸如W、Al或Cu的金屬材料10至1000nm厚，填充在通孔觸點(diǎn)16中。其后，使用化學(xué)機(jī)械拋光(CMP)來回刻和平整化該器件的整個(gè)表面(圖59至62)。
隨后，淀積Al或AlCu至大約10至1000nm厚。
另外，沿著線I-I通過各向異性蝕刻將Al或AlCu處理成條狀，形成數(shù)據(jù)傳輸線BL和源極并聯(lián)線SH1。
隨后，在得到的表面上，接著淀積由硅絕緣體膜、氮化硅膜、諸如BPSG或PSG的硅烷玻璃或諸如HSQ、MSQ或SiLK的層間膜制成的層間絕緣體膜23大約10至1000nm厚(圖63至66)。
接下來，利用光刻對第二通孔觸點(diǎn)17進(jìn)行構(gòu)圖，且利用各向異性蝕刻對層間絕緣體膜23進(jìn)行構(gòu)圖(圖67至70)。該蝕刻條件需要相對于光刻膠58和被填充在底層觸點(diǎn)的金屬材料或阻擋金屬64的足夠的選擇性，以提供許多制造余量。
接下來，在移除光刻膠58后，利用濺射或CVD技術(shù)在第二通孔觸點(diǎn)17中和層間絕緣體膜23上淀積諸如Ti、Ta、TaN或TiN的阻擋金屬64達(dá)1至100nm厚，然后淀積諸如W、Al或Cu的金屬材料10至1000nm厚，填充在第二通孔觸點(diǎn)17中，也作為源極線SL2互連材料(圖71至74)。如在第一通孔觸點(diǎn)16和數(shù)據(jù)傳輸線BL的制造方法中描述的，利用濺射或CVD技術(shù)在觸點(diǎn)中淀積諸如Ti、Ta、TaN或TiN的阻擋金屬64達(dá)1至100nm厚，然后淀積諸如W、Al或Cu的金屬材料10至1000nm厚，填充在第二通孔觸點(diǎn)17中并利用CMP回刻該器件的整個(gè)表面，且淀積Al或AlCu至10至1000nm厚?？蛇x地，在本發(fā)明的第一實(shí)施例中，同時(shí)淀積第二通孔觸點(diǎn)17和第二源極線SL導(dǎo)電材料以簡化處理步驟。
最后，通過利用光刻和各向異性蝕刻處理具有約10至1000nm厚的淀積的Al或AlCu，可以獲得根據(jù)本發(fā)明的第一實(shí)施例的非易失性半導(dǎo)體存儲器的形狀(圖71至74)。
雖然以下省略了詳細(xì)的描述，但利用等離子體淀積技術(shù)在源極線SL2上形成大約0.05至2.0μm厚的諸如氮化硅膜或聚酰亞胺的鈍化膜，能夠減少諸如暴露于α粒子射線、紫外光射線或外部大氣的外部應(yīng)力的影響。可以利用六氯乙硅烷(HCD)形成氮化硅膜。
具有根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器，當(dāng)對源極線SL2進(jìn)行構(gòu)圖時(shí)，直接連接在沿著具有用于那些源極線SL2的附加線的線I-I延伸的單元陣列之間的源極線SL2，將源極線SL2的互連電阻減小為小于相關(guān)技術(shù)實(shí)例中的互連電阻，該附加線具有約1μm的厚度且沿著線III-III延伸。另外，由于將彼此連接源極線SL2的附加線設(shè)置在位線側(cè)選擇柵晶體管SGD和源極線側(cè)選擇柵晶體管SGS上，所以不會覆蓋存儲單元陣列區(qū)1。因此，當(dāng)氫自上層區(qū)擴(kuò)散時(shí)，由于到達(dá)單元的氫的分布均勻，所以能夠控制單元可靠性的異常分布(abnormal distribution)。
(第一實(shí)施例改進(jìn)了的實(shí)例)圖19至22根據(jù)本發(fā)明第一實(shí)施例的第一至第四改進(jìn)的實(shí)例，分別示意性地示出了在非易失性半導(dǎo)體存儲器中的存儲單元陣列區(qū)的平面的空間圖案的圖。
在本發(fā)明第一實(shí)施例的第一至第四改進(jìn)的實(shí)例中，如圖19至22所示，源極線2元件2(SL2EL2)以柵格的形式附加地設(shè)置在源極線2元件1(SL2EL1)之間。如圖19至22所示，柵格間距和設(shè)置在SL2E1之間的SL2E2間距在第一至第四改進(jìn)的實(shí)例中是不同的。例如，圖19示出了SL2E2，其每一個(gè)在柵格中與SL2E1基本上交替設(shè)置。另一方面，圖20示出了SL2E2，每一個(gè)在傾斜的方向上串聯(lián)排列。另外，圖21示出了SL2E2，每一個(gè)在傾斜且相交的方向上系統(tǒng)地排列。而且，在圖22中，每個(gè)SL2E2形成為寬的區(qū)域，其被設(shè)置為指定間距并用于填充在SL2E1之間的區(qū)域。
由于源極線2元件2(SL2EL2)形成為柵格狀，所以在沿著數(shù)據(jù)傳輸線BL延伸到的線I-I截取和沿著數(shù)據(jù)選擇線WL延伸到的線III-III截取的兩個(gè)剖面結(jié)構(gòu)中可以得到每個(gè)源極線SL2的剖面。結(jié)果，即使當(dāng)使用具有差的粘接性材料諸如摻雜氟的層間硅絕緣體膜(SiOF)、SiC、HSQ或MSQ作為互連之間或以下的絕緣體時(shí)，也增加了剖面區(qū)的表面面積，從而改善了粘接性。因此，基本防止了對于互連基底的具有差的粘接性的材料諸如摻雜氟的層間硅絕緣體膜(SiOF)、SiC、HSQ或MSQ剝離的問題。
另外，希望滿足r/2＜y的關(guān)系；其中r表示每個(gè)源極線2元件2(SL2E2)的寬度，y表示存儲單元晶體管的源極線SL2和隧穿絕緣體膜44之間的距離。更具體地，希望r在0.1μm與2μm之間的范圍內(nèi)。
通常，在形成源極線SL2之后形成諸如氮化硅膜的鈍化膜，在形成時(shí)產(chǎn)生的氫也擴(kuò)散到存儲單元晶體管中。當(dāng)源極線SL2沒有覆蓋存儲單元陣列區(qū)1時(shí)，擴(kuò)散的氫容易到達(dá)隧穿絕緣體膜(柵絕緣體膜)44，且被俘粘到隧穿絕緣體膜44中，結(jié)果使隧穿絕緣體膜44的一部分缺陷部分恢復(fù)。另外，當(dāng)氫擴(kuò)散到達(dá)隧穿絕緣體膜44和半導(dǎo)體襯底26之間的界面時(shí)，即界面態(tài)的終止時(shí)，能夠獲得每個(gè)nMOS晶體管的閾值降低和亞閾值系數(shù)降低。在氫各向同性擴(kuò)散的情況下，如同在鈍化膜形成后進(jìn)行熱處理的情況，當(dāng)滿足r/2＜y時(shí)，自鈍化膜的氫擴(kuò)散長度大于y。因此，擴(kuò)散的氫可到達(dá)源極線2元件2(SL2E2)下面的晶體管柵絕緣體膜。這能消除位線側(cè)選擇柵晶體管SGD和源極線側(cè)選擇柵晶體管SGS的柵絕緣體膜內(nèi)的氫密度分布的位置的依賴性，且改善了半導(dǎo)體存儲器的可靠性。
另外，在根據(jù)本發(fā)明第一實(shí)施例的第一至第四改進(jìn)的實(shí)例的非易失性半導(dǎo)體存儲器中，由于沿著線I-I還形成低電阻的源極線2元件2(SL2EL2)，所以也進(jìn)一步減小了沿著線I-I的電阻。
而且，在本發(fā)明第一實(shí)施例的第一至第四改進(jìn)的實(shí)例中，與源極線SL2覆蓋數(shù)據(jù)傳輸線BL的整個(gè)表面的情況相比，以柵格狀在數(shù)據(jù)傳輸線BL上的源極線2元件2(SL2EL2)的布置能減小在數(shù)據(jù)傳輸線BL上形成的源極線SL2的比率在一半以上。結(jié)果，減少了源極線SL2和數(shù)據(jù)傳輸線BL的耦合電容，且每條數(shù)據(jù)傳輸線BL的電容能夠減小到小于在數(shù)據(jù)傳輸線BL的整個(gè)表面上形成源極線SL2的情況。這控制了對數(shù)據(jù)傳輸線BL充電/放電的電荷的數(shù)量到相對小、減小充電/放電時(shí)間以及具有低功耗的高速讀出操作。另外，在本發(fā)明第一實(shí)施例的第一至第四改進(jìn)的實(shí)例中，由源極線SL2覆蓋的所有垂直延伸的數(shù)據(jù)傳輸線BL的各個(gè)比率相同。與圖6中示出的相關(guān)技術(shù)相比，這減小了數(shù)據(jù)傳輸線BL的電容的變化。結(jié)果，相應(yīng)于數(shù)據(jù)傳輸線BL的電容減小的變化可控制在讀取時(shí)數(shù)據(jù)傳輸線的CR時(shí)間常數(shù)的變化。這進(jìn)一步減小了在讀取時(shí)的時(shí)間余量，并獲得了更快的非易失性半導(dǎo)體存儲器。
圖75示意性地示出了根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的放大了的空間圖案。圖76至78分別是沿著圖75的線I-I、II-II和III-III截取的示意性剖面圖。在下文中，相同的參考數(shù)字應(yīng)用到與第一實(shí)施例相同的部件上，且省略了其描述。根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器自然允許由于源極電極而引起電源電極的各種布置，其以源極線SL2、SL2E1和SL2E2的布置為基礎(chǔ)。結(jié)果，采用與圖19至22中示出的相同的源極電極布置，提供了與第一實(shí)施例的第一至第四改進(jìn)的實(shí)例中描述的效果相同。
與根據(jù)圖14至18中示出的第一實(shí)施例的非易失性半導(dǎo)體存儲器有如下不同之處，其中為了進(jìn)一步減小源極線SL2互連電阻，將附加的源極線互連區(qū)SL2A設(shè)置在存儲單元陣列區(qū)1上。由于源極線SL2的電位沿著線I-I傳輸，所以甚至當(dāng)為了減小電阻附加的互連用于沿著線III-III(與線I-I正交)的連接時(shí)，也不能獲得源極線SL2的電阻的足夠減小的效果。因此，在根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器中，如圖75所示，附加的互連形成為階梯形的源極線附加的互連區(qū)SL2A，以便減小沿著線I-I流動的電流的互連電阻。另外，圖79示出了在NAND存儲單元晶體管串中的源極線SL2元件(EL)圖案的具體結(jié)構(gòu)。圖79示出了由虛線表示的單個(gè)NAND塊中的源極線2元件2(SL2E2)圖案。圖79示出了包括32條數(shù)據(jù)選擇線WL、一條選擇柵極線SSL和一條選擇柵極線SGL的示范性NAND塊；其中存儲單元晶體管形成在各個(gè)器件區(qū)與存儲單元數(shù)據(jù)選擇線WL的交叉點(diǎn)處。
與根據(jù)本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器相比，根據(jù)本發(fā)明第二實(shí)施例的非易失性存儲器，其特征在于源極線2元件2(SL2E2)以階梯形形成在單個(gè)NAND塊內(nèi)。更具體地，包含于圖79中示出的寬度范圍中的數(shù)據(jù)選擇線WL的數(shù)量(圖中為16)幾乎等于在圖79中示出的寬度b和c的范圍中包含的數(shù)據(jù)選擇線WL的總數(shù)量(在圖中8+8＝16)，且在單個(gè)NAND串之上形成的源極線SL2的每個(gè)覆蓋率幾乎相等。以這種方式，對于包含于所有數(shù)據(jù)傳輸線BL中的所有NAND串，形成于各個(gè)NAND串之上的源極線SL2的所有覆蓋率幾乎相等。另外，在根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器中，通過排列具有單元間距的源極線SL2布局圖案，在選擇柵極線SSL和選擇柵極線SGL之間的區(qū)域(單個(gè)塊)以及源極線SL2之間的全部區(qū)域，源極線SL2的覆蓋區(qū)的面積與每個(gè)單個(gè)單元的面積的比可以幾乎相等。結(jié)果，通過排列具有單元間距的源極線SL2布局，即使當(dāng)氫從上層擴(kuò)散時(shí)，但由于被源極線SL2的阻擋金屬64等俘獲而導(dǎo)致不會到達(dá)柵絕緣體膜的底層，也能控制源極線SL2的覆蓋面積與每個(gè)單個(gè)單元的面積的比的均一性，在一定程度上，優(yōu)于本發(fā)明第一實(shí)施例的第一至第四改進(jìn)的實(shí)例。而且，由于在每個(gè)NAND串的上部區(qū)中形成的源極線SL2的覆蓋率幾乎相等，所以沿著源極線2元件2(SL2E2)塊的周期性間隔能夠比本發(fā)明第一實(shí)施例的第一至第四改進(jìn)的實(shí)例的間隔短。結(jié)果，由于還可以提供沿著數(shù)據(jù)傳輸線BL的周期性間隔，所以能減小數(shù)據(jù)傳輸線BL中的寄生電容的值的變化。
注意到，圖79示出了在寬度a內(nèi)和在寬(b+c)內(nèi)包括16條存儲單元數(shù)據(jù)選擇線WL的結(jié)構(gòu)；可選地，數(shù)據(jù)選擇線WL的數(shù)量可以是NAND串的數(shù)量的因數(shù)。例如，如果NAND串的數(shù)量為32，則數(shù)據(jù)選擇線WL的數(shù)量可用的是16、8、4或2。然而，為了制造具有厚膜的源極線SL2，每條源極線SL2的最小制造線寬通常是每個(gè)存儲單元晶體管的最小制造線寬的四倍以上。因此，就數(shù)據(jù)選擇線WL的數(shù)量而言，希望是2、4、8或16中之一，且希望線寬大于0.1μm。另外，雖然對于沿著數(shù)據(jù)選擇線WL延伸的每條源極線2元件2(SL2E2)的寬度d不必相同，但希望在0.1μm與2μm之間以使氫足以擴(kuò)散到其下的存儲單元晶體管中。
由于該制造方法與本發(fā)明第一實(shí)施例中描述的圖23至74中示出的制造方法幾乎相同，所以省略了其描述。在形成第二通孔觸點(diǎn)17后，使用濺射或CVD技術(shù)在第二通孔觸點(diǎn)17和層間絕緣膜23中淀積諸如Ti、Ta、TaN或TiN的阻擋金屬64達(dá)1到100nm厚。然后，淀積諸如W、Al或Cu的金屬材料10到1000nn厚，填充在第二通孔觸點(diǎn)17中作為源極線SL2互連材料。通過利用光刻進(jìn)行構(gòu)圖所需的階梯形，能夠容易獲得根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器中的源極線SL2布局(圖75至79)。
圖80示意性地示出了根據(jù)本發(fā)明第三實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)1上的放大的空間圖案。圖81至83分別是沿著圖80的線I-I、II-II和III-III截取的示意性剖面圖。
與圖75至79中示出的根據(jù)本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器不同之處在于為了進(jìn)一步減小互連電阻以及以階梯形連接源極線附加互連區(qū)SL2A，將附加互連設(shè)置成柵格狀。另外，由于通過排列具有存儲單元晶體管的間距的附加互連，還可以提供沿著數(shù)據(jù)傳輸線BL的周期性間隔，所以在鈍化工藝時(shí)擴(kuò)散的氫均勻地影響了存儲單元晶體管，且會減小數(shù)據(jù)傳輸線BL中寄生電容的值的變化。根據(jù)本發(fā)明第三實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法與根據(jù)圖23至74中描述的本發(fā)明第一實(shí)施例的非易失性半導(dǎo)體存儲器的制造方法基本相同。通過將第二源極線SL2光刻圖案布置為如圖80所示的柵格狀，能夠容易地獲得本發(fā)明第三實(shí)施例的形狀。由于根據(jù)本發(fā)明第三實(shí)施例的非易失性半導(dǎo)體存儲器的效果與第一實(shí)施例的第一至第三改進(jìn)實(shí)例的相同，所以省略了其描述。
圖84示意性地示出了根據(jù)本發(fā)明第三實(shí)施例的改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的放大的空間圖案。圖85至87分別是沿著圖84的線I-I、II-II和III-III截取的示意性剖面圖。
雖然在圖80至83中示出的第三實(shí)施例中描述的源極線附加的互連區(qū)SL2A以存儲單元晶體管的間距被排列為柵格狀，但改進(jìn)的實(shí)例，特征在于存在每隔整數(shù)倍的存儲單元晶體管間距，諸如柵格狀的四個(gè)存儲單元晶體管(2？2)被連接的源極線SL2的圖案。除了通過使用寬的互連可以提供光刻余量外，該效果與以存儲單元晶體管間距排列的情況相同。在該改進(jìn)的實(shí)例中，連接源極線SL2用于每四個(gè)單元；可選地，只要附加的互連可以周期地連接成柵格狀，它們就可以連接任意數(shù)量的存儲單元晶體管的單元，諸如6個(gè)單元或8個(gè)單元。該制造方法與以上描述的第一或第三實(shí)施例中的相同，且通過將源極線SL2光刻圖案布置為如圖84中所示的柵格狀，就可以容易地提供本發(fā)明第三實(shí)施例的改進(jìn)實(shí)例的形狀。由于根據(jù)本發(fā)明第三實(shí)施例的改進(jìn)實(shí)例的非易失性半導(dǎo)體存儲器的效果與第一實(shí)施例的第一至第四改進(jìn)實(shí)例的相同，所以省略了其描述。
圖88示意性地示出了根據(jù)本發(fā)明第四實(shí)施例的非易失性半導(dǎo)體存儲器的存儲單元陣列區(qū)上的放大的空間圖案。圖89至91分別是沿著圖88的線I-I、II-II和III-III截取的示意性剖面圖。
與圖75至79和圖80至83中示出的本發(fā)明第二和第三實(shí)施例有如下不同之處其中每條源極線附加的互連線SL2A以“對角線”連接，而沒有以階梯狀或梯狀連接。這里，“對角線”指的是與每條數(shù)據(jù)傳輸線和每條數(shù)據(jù)選擇線的方向?qū)菍?zhǔn)的元件，且可以是線性的對角線?？蛇x地，精細(xì)的結(jié)構(gòu)可包括精細(xì)的階梯形。
根據(jù)本發(fā)明第四實(shí)施例的非易失性半導(dǎo)體存儲器，在SL2E2互連寬度和圖案間距與第二實(shí)施例相同的情況下，可以具有源極線2元件2(SL2E2)的縮短的周邊長度和總延伸長度。結(jié)果，通過以本發(fā)明的第四實(shí)施例的“對角線”連接互連，垂直元件的電阻可以減小到最小。另外，在制造源極線SL2時(shí)對互連邊緣的損傷能夠減小到小于根據(jù)第二實(shí)施例的非易失性半導(dǎo)體存儲器的情況中的損傷，從而提高了可靠性。
圖92示出了在NAND存儲單元串中的源極線SL2元件的具體的圖案圖。圖92示出了在單個(gè)NAND塊中每個(gè)由虛線表示的源極線2元件2(SL2E2)圖案。圖92示出了包括32條數(shù)據(jù)選擇線WL、一條選擇柵極線SSL和一條選擇柵極線SGL的示范性NAND塊；其中存儲單元晶體管形成在各自的器件區(qū)和存儲單元數(shù)據(jù)選擇線WL之間的交叉點(diǎn)處。與根據(jù)圖75至79中示出的本發(fā)明第二實(shí)施例的非易失性半導(dǎo)體存儲器不同，源極線SL2元件2(SL2E2)對角地形成在單個(gè)NAND塊內(nèi)。更具體地，包含于圖92中示出的寬度a的范圍中的數(shù)據(jù)選擇線WL的數(shù)量(圖中為14)幾乎等于圖92中示出的寬度b和c的范圍中包含的數(shù)據(jù)選擇線WL的總數(shù)量(在圖中12+2＝14)，使在單個(gè)NAND串之上形成的源極線SL2的覆蓋率幾乎相等。
以這種方式，在包含于所有數(shù)據(jù)傳輸線BL中的所有NAND串中，形成于每個(gè)NAND串之上的源極線SL2的覆蓋率幾乎相等。注意到，圖92示出了包括具有寬度a和寬度(b+c)的14條存儲單元數(shù)據(jù)選擇線WL的結(jié)構(gòu)；可選地，其任意數(shù)量都是可用的，直至該寬度幾乎等于寬度(b+c)。然而，為了制造厚的源極線SL2，每條源極線SL2的最小制造線寬通常是每個(gè)存儲單元晶體管的最小制造線寬的四倍以上。因此，希望存儲單元數(shù)據(jù)選擇線WL的數(shù)目為2或更多，且其線寬在0.1μm與2μm之間。另外，雖然對于沿著數(shù)據(jù)選擇線WL延伸的每條源極線2元件2(SL2E2)的寬度d不必相同，但希望寬度在0.1μm與2μm之間以使氫足以擴(kuò)散到其下的存儲單元晶體管中。而且，對于掩膜數(shù)據(jù)處理，希望對角線的角度為45度。
另外，具有根據(jù)本發(fā)明第四實(shí)施例的非易失性半導(dǎo)體存儲器，與第二和第三實(shí)施例中示出的情況相同，設(shè)計(jì)源極線附加的互連區(qū)SL2A覆蓋每個(gè)單個(gè)單元的比率，以便在單個(gè)塊中是相同的。由于其效果與本發(fā)明第二實(shí)施例的相同，所以省略了其描述。另外，由于制造方法與第一實(shí)施例相同，所以省略了其描述。
(虛接地AND類型)圖93和94示出了根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體存儲器。在本發(fā)明的第五實(shí)施例中，使用虛接地存儲單元部件83來代替第一至第四實(shí)施例的NAND存儲單元部件51。在第一至第四實(shí)施例中，相同的參考數(shù)字應(yīng)用到相同的部件上，且省略了其描述。
圖93和94分別是虛接地存儲單元部件的示意電路圖和示意空間圖案。在圖93中，虛接地存儲單元部件83包括連接在本地?cái)?shù)據(jù)線82a和82b之間的第一存儲單元部件80以及連接在本地?cái)?shù)據(jù)線82b和82c之間的第二存儲單元部件81。平行地連接具有圖10和11中示出的基本結(jié)構(gòu)的非易失性存儲單元晶體管M0a至M15a的電流端子，且其一端經(jīng)由塊選擇晶體管S1a連接到數(shù)據(jù)傳輸線BL1a。另外，其另一端經(jīng)由塊選擇晶體管S2連接到鄰近的數(shù)據(jù)傳輸線BL2。非易失性存儲單元晶體管M0a至M15a的控制電極分別連接到數(shù)據(jù)選擇線WL0至WL15。而且，為了從沿著數(shù)據(jù)傳輸線BL排列的若干存儲單元塊中選擇單個(gè)存儲單元塊并將選擇的塊連接到數(shù)據(jù)傳輸線BL，將該塊選擇晶體管S1b的控制電極連接到塊選擇柵極線SSL。另外，塊選擇線晶體管S2的控制電極連接到塊選擇柵極線GSL。而且，將各個(gè)非易失性存儲單元晶體管M0a至M15a在數(shù)據(jù)選擇線WL0至WL10的延伸方向上鄰接非易失性存儲單元晶體管M0b至M15b形成，且兩個(gè)單元連接到本地?cái)?shù)據(jù)傳輸線82b。結(jié)果，形成了所謂的虛接地存儲單元部件83(由虛線表示)。在第五實(shí)施例中，使用與存儲單元晶體管的數(shù)據(jù)選擇線WL0至WL15相同的層中的互連形成塊選擇柵極線SSL和GSL。另外，希望建立其中單個(gè)虛接地存儲單元部件83具有至少一條平行于數(shù)據(jù)選擇線形成的塊選擇線的高密度結(jié)構(gòu)。雖然在第五實(shí)施例中，給出了16(＝24)個(gè)存儲單元晶體管連接虛接地存儲單元部件83的例子，但多個(gè)存儲單元晶體管應(yīng)連接到數(shù)據(jù)傳輸線BL和數(shù)據(jù)選擇線WL，且更具體地，希望是2n(n是正整數(shù))用于譯碼地址。為了簡化單元結(jié)構(gòu)，圖93僅示出了在柵極控制線90WL0至90WL15下面的結(jié)構(gòu)。
塊選擇線90SSL和90GSL分別連接到選擇柵極線SSL和選擇柵極線GSL，且在與EEPROM控制線WL0至WL15相同的層中形成。如圖93和94所示，塊選擇晶體管S1是由用作源漏區(qū)的n型擴(kuò)散層85和85d以及用作柵極電極的塊選擇線90SSL制成的MOSFET；且塊選擇晶體管S2是由用作源漏區(qū)的n型擴(kuò)散層85和85s以及用作柵極電極的塊選擇線90GSL制成的MOSFET。
在本發(fā)明的第五實(shí)施例中，由于使用了虛接地存儲單元晶體管，所以串聯(lián)連接的存儲單元部件的電阻可以是小的且不變，其對于穩(wěn)定多值結(jié)構(gòu)的閾值是優(yōu)選的。而且，數(shù)據(jù)位可以存儲在與電流流動方向一致的單晶體管中的兩個(gè)n型擴(kuò)散層的各個(gè)附近區(qū)域中，并可以從中讀出。希望建立高密度的結(jié)構(gòu)。而且，在第五實(shí)施例中，除第一至第四實(shí)施例的特征外，由于存儲單元晶體管平行連接，所以可以使用大量的單元電流，且可以以高速度讀出數(shù)據(jù)。
雖然在本發(fā)明的第一至第四實(shí)施例中，描述了使用NAND存儲單元部件作為存儲單元陣列區(qū)的基本結(jié)構(gòu)的非易失性半導(dǎo)體存儲器，但是可以使用相同的電源和電極布局用于非易失性半導(dǎo)體存儲器，其使用由選擇柵極隔離的虛接地存儲單元部件作為存儲單元陣列區(qū)的基本結(jié)構(gòu)，并獲得了相同的效果。
(AND型)圖95和96示出了根據(jù)本發(fā)明第五實(shí)施例的非易失性半導(dǎo)體存儲器的改進(jìn)的實(shí)例。圖95示出了示范性AND存儲單元部件的示意性電路圖，且圖96示出了圖95中的示范性AND存儲單元部件100的示意性空間圖案的圖。AND存儲單元部件的基本結(jié)構(gòu)與第五實(shí)施例中描述的虛接地AND結(jié)構(gòu)基本相同。換句話說，如從圖93與95或圖94與96的比較發(fā)現(xiàn)的，僅通過使用虛接地存儲單元部件83中的存儲單元部件80或81來構(gòu)建AND存儲單元部件100，該虛接地存儲單元部件83由第一存儲單元部件80和第二存儲單元部件81組成。由于AND存儲單元部件100的電路結(jié)構(gòu)和空間圖案結(jié)構(gòu)與虛接地存儲單元部件中的基本相同，所以省略了其描述。
在本發(fā)明第一至第四實(shí)施例中，已描述了使用NAND存儲單元部件作為存儲單元陣列區(qū)的基本結(jié)構(gòu)的非易失性半導(dǎo)體存儲器?？梢允褂孟嗤碾娫春碗姌O布局用于非易失性半導(dǎo)體存儲器，其使用由選擇柵極隔離的AND存儲單元部件作為存儲單元陣列區(qū)的基本結(jié)構(gòu)，并獲得了相同的效果。
如上所述，根據(jù)本發(fā)明第一至第五實(shí)施例描述了本發(fā)明；然而，不應(yīng)該認(rèn)為形成本說明書和附圖部分的描述指的是限定于本發(fā)明。對于本領(lǐng)域技術(shù)人員來說，各種可選實(shí)施例、工作的實(shí)例和操作技術(shù)將從該說明書變得顯而易見。以這種方式，本發(fā)明自然包括其中沒有描述的各種實(shí)施例。
例如，形成器件隔離膜或絕緣體膜的方法可以使用將氧離子摻雜到淀積的硅中或氧化該淀積的硅，不同于將硅轉(zhuǎn)換成硅絕緣體膜或氮化硅膜的方法。另外，TiO2、Al2O3、鉭絕緣體膜、鈦酸鍶、鈦酸鋇、鈦酸鉛鋯、ZrSiO膜、HfSiO膜、HfSiON膜或它們的疊層可以用于多晶硅間絕緣體膜42。而且，側(cè)壁絕緣體膜和掩膜絕緣體膜是耐氧化的絕緣體膜，諸如Al2O3膜、ZrSiO膜、HfSiO膜、ZrSiON膜、HfSiON膜、SiN膜、SiON膜或它們的疊層。雖然在本實(shí)施例中將p硅襯底作為半導(dǎo)體26，但代替地使用n硅襯底、SOI襯底的絕緣體上硅(SOI)硅層或諸如混合SiGe的晶體或混合SiGeC的晶體的含硅的單晶半導(dǎo)體襯底。而且，雖然以上描述了在p型半導(dǎo)體襯底26之上形成nMOSFET，但可以代替的是在n型半導(dǎo)體襯底上形成pMOSFET。在該情況下，在以上實(shí)施例中的n型區(qū)可以用p型區(qū)代替和用n型區(qū)代替p型區(qū)，且摻雜的雜質(zhì)As、P和Sb可以用In或B代替。而且，硅半導(dǎo)體、混合SiGe的晶體、混合SiGeC的晶體或它們的疊層可以用作柵極電極。另外，諸如TiSi、NiSi、CoSi、TaSi、WSi或MoSi的硅化物或多晶硅硅化物、或諸如Ti、Al、Cu、TiN或W的金屬用作控制柵極的金屬材料。而且，在實(shí)施例中示出了新的源極線SL2布局；然而，相同的布局可以用于存儲單元陣列中的阱并聯(lián)互連。在該情況下，使在形成存儲單元晶體管的p阱區(qū)的電位進(jìn)一步穩(wěn)定。結(jié)果，控制讀取或?qū)懭霐?shù)據(jù)時(shí)由于數(shù)據(jù)傳輸線升高而引起的阱中電位改變，并且計(jì)時(shí)余量可以減少，直至阱電位變穩(wěn)定。這使讀取和寫入操作甚至更快。
另外，只要不脫離本發(fā)明的概要，就可以以各種方式改進(jìn)和實(shí)現(xiàn)本發(fā)明的實(shí)施例。因此，本發(fā)明的技術(shù)范圍僅由根據(jù)上述的描述和適當(dāng)?shù)暮蟾綑?quán)利要求的發(fā)明的具體特征確定。
雖然依照前述的實(shí)施例描述了本發(fā)明，但應(yīng)當(dāng)理解為，構(gòu)成本部分說明書的描述和附圖并不用于限定本發(fā)明。對于本領(lǐng)域技術(shù)人員來說，本說明書使各種可選實(shí)施例、工作實(shí)例和操作技術(shù)更清楚。因此，僅由從上述解釋的適當(dāng)公開的權(quán)利要求書限定本發(fā)明的技術(shù)范圍。
在得到本說明書的教導(dǎo)后，在不脫離其范圍的前提下，對于本領(lǐng)域技術(shù)人員可以進(jìn)行各種修改。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器，包括存儲單元部件，包括平行的數(shù)據(jù)選擇線、與數(shù)據(jù)選擇線相交并彼此平行排列的數(shù)據(jù)傳輸線以及設(shè)置在數(shù)據(jù)傳輸線與數(shù)據(jù)選擇線的交叉點(diǎn)處的電可重寫存儲單元晶體管；存儲單元陣列塊，其中沿著數(shù)據(jù)選擇線設(shè)置存儲單元部件；第一源極線，連接到存儲單元部件的一端，并沿著數(shù)據(jù)選擇線排列；以及第二源極線，電連接到第一源極線并沿著數(shù)據(jù)選擇線設(shè)置。
2.如權(quán)利要求1的非易失性半導(dǎo)體存儲器，還包括電源互連；以及設(shè)置在電源互連和第二源極線之間的第一晶體管。
3.如權(quán)利要求2的非易失性半導(dǎo)體存儲器，其中該電源互連連接到僅在芯片一側(cè)上提供的電源互連墊。
4.如權(quán)利要求1的非易失性半導(dǎo)體存儲器，其中第一源極線是W或WSi，且第二源極線是鋁或銅。
5.如權(quán)利要求1的非易失性半導(dǎo)體存儲器，其中以存儲單元部件的間隔的整數(shù)倍的間隔提供第二源極線。
6.如權(quán)利要求1的非易失性半導(dǎo)體存儲器，其中z表示每條第二源極線的寬度，且y表示從該半導(dǎo)體襯底到第二源極線的高度；寬度z滿足關(guān)系z/2＜y。
7.一種非易失性半導(dǎo)體存儲器，包括存儲單元部件，包括平行的數(shù)據(jù)選擇線、與數(shù)據(jù)選擇線相交并彼此平行排列的數(shù)據(jù)傳輸線以及設(shè)置在數(shù)據(jù)傳輸線與數(shù)據(jù)選擇線的交叉點(diǎn)處的電可重寫存儲單元晶體管；存儲單元陣列塊，其中沿著數(shù)據(jù)選擇線設(shè)置存儲單元部件；第一源極線，連接到存儲單元晶體管的一端，并沿著數(shù)據(jù)選擇線排列；以及第二源極線，電連接到第一源極線并沿著數(shù)據(jù)選擇線設(shè)置，其中在第一源極線之上提供沿著第一源極線和數(shù)據(jù)選擇線設(shè)置的第二源極線。
8.如權(quán)利要求7的非易失性半導(dǎo)體存儲器，還包括電源互連；以及設(shè)置在電源互連和第二源極線之間的第一晶體管。
9.如權(quán)利要求8的非易失性半導(dǎo)體存儲器，其中該電源互連連接到僅在芯片一側(cè)上提供的電源互連墊。
10.如權(quán)利要求7的非易失性半導(dǎo)體存儲器，其中第一源極線是W或WSi，且第二源極線是鋁或銅。
11.如權(quán)利要求7的非易失性半導(dǎo)體存儲器，其中以存儲單元部件的間隔的整數(shù)倍的間隔提供第二源極線。
12.如權(quán)利要求7的非易失性半導(dǎo)體存儲器，其中z表示每條第二源極線的寬度，且y表示從該半導(dǎo)體襯底到第二源極線的高度；寬度z滿足關(guān)系z/2＜y。
13.如權(quán)利要求7的非易失性半導(dǎo)體存儲器，其中在數(shù)據(jù)傳輸線和數(shù)據(jù)選擇線方向的對角線方向延伸設(shè)置第二源極線。
14.一種非易失性半導(dǎo)體存儲器，包括存儲單元部件，包括平行的數(shù)據(jù)選擇線、與數(shù)據(jù)選擇線相交并彼此平行排列的數(shù)據(jù)傳輸線以及設(shè)置在數(shù)據(jù)傳輸線與數(shù)據(jù)選擇線的交叉點(diǎn)處的電可重寫存儲單元晶體管；存儲單元陣列塊，其中沿著數(shù)據(jù)選擇線設(shè)置存儲單元部件；第一源極線，連接到存儲單元晶體管的一端，并沿著數(shù)據(jù)選擇線排列；以及第二源極線，電連接到第一源極線并沿著數(shù)據(jù)選擇線設(shè)置，其中在存儲單元晶體管之上提供沿著第一源極線和數(shù)據(jù)選擇線設(shè)置的第二源極線。
15.如權(quán)利要求14的非易失性半導(dǎo)體存儲器，還包括電源互連；以及設(shè)置在電源互連和第二源極線之間的第一晶體管。
16.如權(quán)利要求15的非易失性半導(dǎo)體存儲器，其中該電源互連連接到僅在芯片一側(cè)上的電源互連墊。
17.如權(quán)利要求14的非易失性半導(dǎo)體存儲器，其中第一源極線是W或WSi，且第二源極線是鋁或銅。
18.如權(quán)利要求14的非易失性半導(dǎo)體存儲器，其中以存儲單元部件的間隔的整數(shù)倍的間隔提供第二源極線。
19.如權(quán)利要求14的非易失性半導(dǎo)體存儲器，其中z表示每條第二源極線的寬度，且y表示從該半導(dǎo)體襯底到第二源極線的高度；寬度z滿足關(guān)系z/2＜y。
20.如權(quán)利要求14的非易失性半導(dǎo)體存儲器，其中在數(shù)據(jù)傳輸線和數(shù)據(jù)選擇線方向的對角線方向延伸設(shè)置第二源極線。
全文摘要
根據(jù)本發(fā)明的一種非易失性半導(dǎo)體存儲器，包括存儲單元部件，其包括彼此平行形成的數(shù)據(jù)選擇線、與數(shù)據(jù)選擇線相交并彼此平行排列的數(shù)據(jù)傳輸線以及設(shè)置在數(shù)據(jù)傳輸線與數(shù)據(jù)選擇線的交叉點(diǎn)處的電可重寫存儲單元晶體管。還包括其中沿著數(shù)據(jù)選擇線設(shè)置存儲單元部件的存儲單元陣列塊；第一源極線，連接到存儲單元部件的一端，并沿著數(shù)據(jù)選擇線排列；以及第二源極線，電連接到第一源極線并沿著數(shù)據(jù)選擇線設(shè)置。
文檔編號H01L29/792GK1645515SQ20041009546
公開日2005年7月27日 申請日期2004年11月10日 優(yōu)先權(quán)日2003年11月10日
發(fā)明者梶本實(shí)利, 野口充宏, 前嶋洋, 原毅彥 申請人:株式會社東芝