專利名稱：金屬硅化物層設(shè)于源、漏區(qū)域上及柵極上的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別是涉及在元件區(qū)域上設(shè)置金屬硅化物層的半導(dǎo)體器件及其制造方法，適用于例如CMOS邏輯LSI。
背景技術(shù)：
例如CMOS邏輯LSI中為抑制隨元件的微細化而增大的寄生電阻，采用了自對準硅化物(Salicide)技術(shù)。該自對準技術(shù)中，在由形成于半導(dǎo)體基板上的雜質(zhì)擴散層構(gòu)成的MOSFET的源、漏區(qū)域和由多晶硅構(gòu)成的柵極上，形成金屬與半導(dǎo)體例如Si的反應(yīng)生成物即硅化物(以下稱金屬硅化物)。通過形成金屬硅化物，減少各區(qū)域中的電阻率。這時，金屬硅化物所用的金屬材料根據(jù)與CMOS工藝的熱設(shè)計、柵極尺寸、擴散層深度等的匹配性所求得的電阻值來決定。
可是在65nm結(jié)點以下的CMOS技術(shù)中，對金屬硅化物工藝以及以后的工藝，出于抑制雜質(zhì)擴散層中的結(jié)漏電流的目的，為抑制金屬材料的熱擴散，避免被引入的n型/p型雜質(zhì)的不活性化，要求降低工藝溫度。鑒于此而被看中的Ni與Ti、Co不同，能用單一硅化物實現(xiàn)低電阻化，是可在低溫下成膜的金屬材料。
然而，Ni在Si中的擴散系數(shù)大，在硅化物工藝時，化合反應(yīng)在Si中擴散進行。這樣，在反應(yīng)區(qū)域周圍存在成為未反應(yīng)的剩余的Ni的情況下，增大反應(yīng)區(qū)域端的Ni膜厚度。在硅化物工藝時，當(dāng)剩余的Ni擴散到元件區(qū)域時，就引起結(jié)區(qū)域的過剩的硅化物反應(yīng)。這樣，在柵極或源、漏區(qū)域的雜質(zhì)擴散層引起結(jié)泄漏。也就是說，結(jié)區(qū)域中形成的金屬硅化物成為漏電流源。
此外，在用以往的自對準技術(shù)在MOSFET的柵電極上及源、漏區(qū)域上形成Ni硅化物時，由于柵電極上及源、漏區(qū)域上的硅化物反應(yīng)區(qū)域與泄溝槽隔離(ShallowTrench IsolationSTI)上的未反應(yīng)區(qū)域的寬度的關(guān)系，有時引起結(jié)泄漏。
圖1概略地示出半導(dǎo)體基板STI 201的比較大的元件區(qū)域(AA)211上形成Ni硅化物時的平面圖形，圖2概略地示出其剖面圖。圖3概略地示出半導(dǎo)體基板的比較大的STI 201中孤立存在的小元件區(qū)域(AA)212上形成Ni硅化物時的平面圖形，圖4概略地示出其剖面圖。
圖1至圖4中，200例如為n型Si基板，201為STI，202為p阱，203為N+擴散層，204為Ni硅化物。
如圖1及圖2所示，在比較大的元件區(qū)域211上形成Ni硅化物204時，由于Ni的化合反應(yīng)在元件區(qū)域211內(nèi)平均進行，故不成問題。相反，如圖3及圖4所示，在比較大的STI 201中孤立存在的小元件區(qū)域212上形成Ni硅化物204時，元件區(qū)域212周圍的STI 201上(未反應(yīng)區(qū)域)的剩余的Ni在硅化物工藝時擴散到元件區(qū)域212，就在結(jié)區(qū)域的深度方向產(chǎn)生過剩的硅化物反應(yīng)，從而引起結(jié)泄漏。
此外在美國專利第6180469號中揭示了如下技術(shù)在柵極和源、漏區(qū)域表面上利用化學(xué)鍍選擇性地形成Ni層之后，將氮進行離子注射于該Ni層中，形成將Ni層分成上下的阻擋層，通過熱處理僅使下層的Ni層形成硅化物，以力圖減少結(jié)泄漏與降低電阻。
如上所述，從來的半導(dǎo)體器件，用自對準硅化物技術(shù)將Ni硅化物形成于由STI包圍的元件區(qū)域時，在大的STI區(qū)域中元件區(qū)域孤立存在的場合下，存在的問題是未反應(yīng)區(qū)域的剩余的Ni在硅化物工藝時擴散到元件區(qū)域，在結(jié)區(qū)域中抑制過剩的硅化物反應(yīng)，引起結(jié)泄漏。

發(fā)明內(nèi)容
按照本發(fā)明的一個方面提供的半導(dǎo)體器件，包括半導(dǎo)體基板；形成于所述半導(dǎo)體基板上的元件分離區(qū)域；形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板上、并在表面上形成金屬硅化物的元件區(qū)域；以及形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板上、并在表面上形成金屬硅化物的虛設(shè)元件區(qū)域，在包含所述元件區(qū)域的一邊為1μm的正方形的著眼范圍中的所述元件區(qū)域和所述虛設(shè)元件區(qū)域的各圖形面積合計占有率為大于等于25％。
按照本發(fā)明的另一個方面提供的半導(dǎo)體器件的制造方法，包括在半導(dǎo)體區(qū)域上形成以半導(dǎo)體分離區(qū)域包圍的元件區(qū)域；在所述半導(dǎo)體區(qū)域的全部面上沉積金屬層；通過除去所述元件分離區(qū)域上的所述金屬層的一部分，使得在包含所述元件區(qū)域的一邊為1μm的正方形的著眼范圍內(nèi)所述元件區(qū)域上和所述元件分離區(qū)域上的所述金屬層的圖形面積合計占有率為大于等于25％；以及進行熱處理，在所述元件分離區(qū)域上形成含所述金屬層的金屬硅化物層。


圖1概略地示出在半導(dǎo)體基板的STI中比較大的元件區(qū)域上形成Ni硅化物時的平面圖形。
圖2為圖1的剖面圖。
圖3概略地示出在半導(dǎo)體基板的比較大的STI中孤立存在的小元件區(qū)域上形成Ni硅化物時的平面圖形。
圖4為圖3的剖面圖。
圖5為本發(fā)明第1實施例的存儲器混載CMOS邏輯LSI的一部分圖形平面圖。
圖6為本發(fā)明第1實施例的存儲器混載CMOS邏輯LSI的與圖5不同部分的圖形平面圖。
圖7示出圖6中的元件區(qū)域和虛設(shè)元件區(qū)域上形成的MOSFET的基本構(gòu)成的剖面圖。
圖8A至圖8M為按工序順序示出第1實施例的LSI的制造方法的剖面圖。
圖9為第1實施例的第1變形例的STI一部分圖形平面圖。
圖10為第1實施例的第2變形例的STI平面圖。
圖11為第1實施例的第3變形例的STI平面圖。
圖12為第1實施例的第4變形例的STI平面圖。
圖13為本發(fā)明第2實施例的存儲器混載CMOS邏輯LSI的一部分圖形平面圖。
圖14為本發(fā)明第3實施例的存儲器混載CMOS邏輯LSI的一部分圖形平面圖。
圖15為本發(fā)明第4實施例的存儲器混載CMOS邏輯LSI的一部分圖形平面圖。
具體實施例方式圖5和圖6概略地示出本發(fā)明第1實施例的存儲器混載CMOS邏輯LSI中的半導(dǎo)體基板上的元件區(qū)域的2個例子。
圖5和圖6中，虛線示出的區(qū)域10是半導(dǎo)體基板中一邊為1μm的正方形的著眼范圍。
圖5中表示具有比著眼范圍10更大的圖形面積的元件區(qū)域11被STI 12包圍的狀態(tài)。與此不同的是，圖6為具有分別比著眼范圍10更小的圖形面積、且各具有大致相等的圖形面積的元件區(qū)域11和虛設(shè)元件區(qū)域13在縱橫方向等間隔配置的狀態(tài)，表示被STI 12包圍的狀態(tài)。本例中，著眼范圍10內(nèi)的元件區(qū)域11的圖形面積和虛設(shè)元件區(qū)域13的圖形面積合計占有率為25％左右。此外，在元件區(qū)域11和虛設(shè)元件區(qū)域13中形成各自MOSFET，各表面上如后述那樣形成金屬硅化物層。
圖7概略地示出形成于圖6中的元件區(qū)域11和虛設(shè)元件區(qū)域13的MOSFET的基本構(gòu)成。
在n型的Si基板21上，設(shè)置形成圖6中的元件區(qū)域11和虛設(shè)元件區(qū)域13的p阱41。在p阱41的表層部設(shè)置MOSFET的漏、源區(qū)域用的雜質(zhì)擴散層47。在p阱41的溝道區(qū)域上隔著柵絕緣膜42設(shè)置MOSDFET的柵極44。柵極44由多晶硅構(gòu)成。在雜質(zhì)擴散層47和柵極44的上表面分別設(shè)置金屬硅化物層48。形成于虛設(shè)元件區(qū)域13的MOSFET中，柵極44不連接其他電路，處于電位浮置狀態(tài)。
作為構(gòu)成金屬硅化物層48的金屬材料，使用與Si基板21的雜質(zhì)擴散層47或用多晶硅的柵極44進行硅化物反應(yīng)時的溫度比Ti、Co的硅化物反應(yīng)的溫度更低的材料，具體地說用Ni、Pt中的一種。本例中，金屬硅化物層48是Ni硅化物，或在Ni上層積Ti的Ni/Ti的硅化物。
以下，用圖8A至圖8M按工序順序說明第1實施例的LSI的制造方法。這里，以到存儲器混載CMOS邏輯LSI的1層布線工序之前為例，在元件區(qū)域11和虛設(shè)元件區(qū)域13上形成輕摻雜漏(LDD)結(jié)構(gòu)的n-MOSFET，為減少該漏、源區(qū)域用的雜質(zhì)擴散層和柵極的電阻率，對在各自上形成Ni硅化物的情況進行說明。
首先，如圖8A所示，在n型的Si基板21上，用熱氧化法形成例如10nm膜厚的熱氧化膜例如SiO2膜31。接著用LP-CVD法在其上形成200nm膜厚的SiN膜32。再用LP-CVD法在其上形成200nm膜厚的SiO2膜33。然后用光刻法，形成抗蝕劑圖形34，使其覆蓋元件區(qū)域和虛設(shè)元件區(qū)域。
其次，如圖8B所示，以抗蝕劑圖形34作為掩膜，利用對SiN膜32具有充分選擇比的各向異性干法刻蝕，刻蝕SiO2膜33，形成SiO2膜圖形35后，剝離抗蝕劑34。
再次，以SiO2膜圖形35為掩膜，利用對氧化膜具有充分選擇比的各向異性干法刻蝕，通過刻蝕SiN膜32，形成SiN膜圖形36，再通過刻蝕薄膜的SiO2膜31，形成SiO2膜圖形37。
然后，如圖8C所示，利用對氧化膜具有充分選擇比的各向異性干法刻蝕，刻蝕Si基板21例如0.5μm左右，形成STI用的溝38。
再次，如圖8D所示，用LP-CVD法沉積1.5μm膜厚的SiO2膜39后，利用對多晶硅具有選擇比的化學(xué)和機械拋光(CMP)，使SiO2膜39平坦化，這樣，SiO2膜39殘留于溝38的內(nèi)部。然后，利用NH4F或干法刻蝕，刻蝕SiO2圖形35、SiO2膜39，直至SiN膜圖形36的表面露出為止，從而形成由埋入溝38內(nèi)的SiO2膜39構(gòu)成的STI 12。
然后，如圖8E所示，利用對氧化膜具有充分選擇比的各向同性干法刻蝕，刻蝕除去SiN膜圖形36，接著進行為減少STI 12的SiO2膜39的應(yīng)力用的熱處理，例如用1000℃溫度。
然后，利用NH4F刻蝕除去Si基板上的SiO2膜37后，用例如800℃的熱氧化，形成由SiO2構(gòu)成的保護性氧化膜40。然后以例如加速電壓200KeV、劑量8E12cm-2左右將B(硼)離子打入元件區(qū)域和虛設(shè)元件區(qū)域。進而為控制元件區(qū)域和虛設(shè)元件區(qū)域中形成的n-MOSFET的閾值電壓，例如以加速電壓50KeV、劑量為1E13cm-2左右打入B離子。這樣，利用1000℃、30秒的熱處理，實現(xiàn)被引入雜質(zhì)的活性化，在元件區(qū)域和虛設(shè)元件區(qū)域中形成p阱41。
其次，如圖8F所示，除去Si基板表面的SiO2膜40，利用750℃的熱氧化法形成6nm膜厚的絕緣膜42。然后，用LP-CVD法沉積300nm的多晶硅后，利用光刻法形成抗蝕劑圖形43，用對氧化膜具有充分的選擇比的各向異性干法刻蝕，刻蝕多晶硅，形成柵極44。
然后，剝離抗蝕劑圖形43，用熱氧化在Si基板上形成例如2nm膜厚的SiO2膜。再如圖8G所示，以加速電壓35KeV、劑量2E14cm-2左右注入例如砷離子，接著通過在1000℃的N2氣氛中10秒鐘的熱處理，形成成為n-MOSFET的源、漏擴散層的一部分的、雜質(zhì)濃度低且淺的N-型淺延伸部分45。
然后，如圖8H所示，利用LP-CVD法沉積膜厚150nm的SiN，用對氧化膜具有充分選擇比的各向異性干法刻蝕，刻蝕該SiN，形成SiN側(cè)壁46。然后，通過以加速電壓60KeV、劑量5E15cm-2左右注入例如砷離子，在1050℃的N2氣氛中進行超高速升降溫的熱處理，形成成為源、漏擴散層的一部分的、雜質(zhì)濃度高且深的N+型深延伸部分47，且對柵極44摻入砷離子。
然后，如圖8I所示，用NH4F除去n-MOSFET的源、漏區(qū)域上及柵極44上的SiO2膜42，沉積20nm膜厚的例如Ni 15，作為高熔點金屬。
然后，如圖8J所示，進行500℃的N2氣氛中10秒鐘的熱處理，在源、漏區(qū)域47上及柵極44上分別形成低電阻的Ni硅化物層48。然后用硫酸與過氧化氫水的混合液除去Si與未反應(yīng)的Ni。
然后，如圖8K所示，沉積100nm膜厚的SiN膜49，再沉積900nm膜厚的BGSG膜或SiO2膜50，其后用CMP使表面平坦化。
其后，如圖8L所示，用光刻法形成漏、源觸點形成用的抗蝕劑圖形，利用對SiN膜49具有充分刻蝕選擇比的各向異性刻蝕，在BPSG膜50上形成開口51。之后利用各向異性刻蝕以對氧化膜具有充分選擇比的條件，選擇性地僅刻蝕除去開口51的底面的SiN膜49。
接著利用濺射法，在漏、源觸點的底部沉積10nm左右的例如Ti。然后經(jīng)600℃的N2氣氛中30分鐘的熱處理，在Ti表面上形成TiN。然后用CVD法沉積400nm左右的鎢后，用CMP除去BPSG膜50上的鎢，從而如圖8M所示，在漏、源觸點的開口51內(nèi)形成埋入的觸點52。然后形成與埋入的觸點52電連接的例如由銅構(gòu)成的布線53。
上述的第1實施例的制造方法中，為降低形成于Si基板21上的源、漏區(qū)域47構(gòu)成的雜質(zhì)擴散層和多晶硅構(gòu)成的柵極44的電阻率，進行形成Ni與Si的反應(yīng)生成物的硅化物工藝。這時，考慮反應(yīng)時Ni在Si中的擴散系數(shù)，規(guī)定反應(yīng)區(qū)域，通過這樣來抑制Ni對反應(yīng)區(qū)域的過剩的供給及擴散。具體說，設(shè)置虛設(shè)元件區(qū)域13，使得在一定的著眼范圍內(nèi)的反應(yīng)區(qū)域、即在Ni的下部直接存在Si的區(qū)域的密度為規(guī)定的大于等于下限值，本例中是25％左右。
這樣，在進行Ni硅化物工藝時，通過設(shè)置虛設(shè)元件區(qū)域13，使元件區(qū)域11的周圍的成為Ni供給源的STI12的區(qū)域不致過大，來抑制硅化物反應(yīng)時對反應(yīng)區(qū)域的Ni的過剩供給及擴散，抑制結(jié)區(qū)域中的過剩的硅化物反應(yīng)，能形成不帶結(jié)泄漏的低電阻的Ni硅化物層48。
又，用上述制造方法制造的半導(dǎo)體器件，具有形成于Si基板21上的STI 12、與形成于STI以外的區(qū)域的元件區(qū)域11及虛設(shè)元件區(qū)域13，并形成使得在規(guī)定的著眼范圍10內(nèi)元件區(qū)域11的圖形面積和虛設(shè)元件區(qū)域13的圖形面積合計的占有率為25％左右，元件區(qū)域11和虛設(shè)元件區(qū)域13在各表面上形成Ni硅化物層48。
這樣，在進行Ni硅化物工藝時，結(jié)區(qū)域中的過剩的硅化物反應(yīng)被抑制，形成不帶結(jié)泄漏的低電阻硅化物區(qū)域，抑制了結(jié)泄漏電流源的發(fā)生。
又，如圖5所示，在元件區(qū)域11的面積比著眼范圍10更大時，即元件區(qū)域11占有著眼范圍10內(nèi)的100％即25％以上時，如上所述在進行Ni硅化物工藝時也不發(fā)生過剩的硅化物反應(yīng)。
上述的第1實施例的LSI中，表示了縱橫方向上等間隔地配置各自具有相等圖形面積的元件區(qū)域11和虛設(shè)元件區(qū)域13，且元件區(qū)域11和虛設(shè)元件區(qū)域13的各圖形面積的合計在著眼范圍10中的占有的率為25％左右。
與此不同的是，以下說明使元件區(qū)域和虛設(shè)元件區(qū)域的各圖形面積的合計超過著眼范圍10的面積的25％那樣一種變形的變形例。
圖9示出STI 12、元件區(qū)域11和虛設(shè)元件區(qū)域13的配置關(guān)系的一例。
這里，縱橫方向上等間隔地配置具有各自相等圖形面積的元件區(qū)域11和虛設(shè)元件區(qū)域13，并且一部分虛設(shè)元件區(qū)域13a的面積比另外的虛設(shè)元件區(qū)域13的面積更大，這些元件區(qū)域11和虛設(shè)元件區(qū)域13、13a由STI 12所包圍。
這時，元件區(qū)域11和虛設(shè)元件區(qū)域13、13a的各圖形面積的合計便超過著眼范圍10的面積的25％，提高了第1實施例中的上述效果。
圖10概略地示出第1實施例第2變形例的LSI中的虛設(shè)元件區(qū)域13的構(gòu)造。
虛設(shè)元件區(qū)域13中，雜質(zhì)擴散層47形成于阱41的表層部的整個面上，其上形成Ni硅化物層48。
圖11概略地示出第1實施例第3變形例的LSI中的虛設(shè)元件區(qū)域13的構(gòu)造。
虛設(shè)元件區(qū)域13中，Ni硅化物層48形成于阱41的整個表面上。這時，如引入基板21與阱41的雜質(zhì)的導(dǎo)電型相同，則設(shè)定Ni硅化物層48的電位與阱41為相同。也就是說，如對基板21與阱41引入不同導(dǎo)電型的雜質(zhì)那樣，則阱41的電位為浮置狀態(tài)，這樣不發(fā)生不穩(wěn)定的寄生電容，能實現(xiàn)高控制性能的元件設(shè)計。
圖12概略地示出第1實施例第4變形例的LSI中的虛設(shè)元件區(qū)域13的構(gòu)造。虛設(shè)元件區(qū)域13中，在阱41的表層部選擇性地形成阱觸點用的雜質(zhì)擴散層49。然后在阱41和雜質(zhì)擴散層49的各表面上形成Ni硅化物層48。
圖13示出第2實施例的存儲器混載CMOS邏輯LSI的圖形平面圖。該實施例的LSI與圖6所示的第1實施例的LSI相比，其不同點在于，為了規(guī)定進行Ni硅化物工藝時的反應(yīng)區(qū)域，通過隔著柵絕緣膜在Si基板上設(shè)置虛設(shè)柵極14，取代虛設(shè)元件區(qū)域13，對一定范圍內(nèi)的反應(yīng)區(qū)域的密度設(shè)置下限值，除此以外是相同的。因此與圖6對應(yīng)的地方標注相同標號，并省略其說明。
此外，虛設(shè)柵極14什么也不連接，形成電位的浮置狀態(tài)。
采用這樣的構(gòu)造時，也與上述第1實施例相同，抑制了硅化物反應(yīng)時Ni對元件區(qū)域11的反應(yīng)區(qū)域的過剩供給和擴散，抑制了結(jié)區(qū)域中的過剩的硅化物反應(yīng)，能形成不帶結(jié)泄漏的低電阻硅化物區(qū)域。
上述第1實施例中，是對一定范圍內(nèi)的反應(yīng)區(qū)域的密度設(shè)置下限值，形成虛設(shè)元件區(qū)域13。又，上述第2實施例中，是為了對一定范圍內(nèi)的反應(yīng)區(qū)域的密度設(shè)置下限值，而形成虛設(shè)柵極14。
與之不同的是，第3實施例中組合第1實施例與第2實施例，為了對一定范圍內(nèi)的反應(yīng)區(qū)域的密度設(shè)置下限值，形成虛設(shè)元件區(qū)域13與虛設(shè)柵極14兩者。
圖14概略地示出第3實施例的LSI中的半導(dǎo)體基板上的STI 12、虛設(shè)元件區(qū)域13以及虛設(shè)柵極14的平面圖形。
采用圖14所示的構(gòu)造時，也與上述第1實施例相同，抑制了硅化物反應(yīng)時Ni對反應(yīng)區(qū)域的過剩供給和擴散，抑制了結(jié)區(qū)域中的過剩的硅化物反應(yīng)，能形成不帶結(jié)泄漏的低電阻硅化物區(qū)域。
在制造上述第1至第3實施例的半導(dǎo)體器件時，進行Ni硅化物工藝時，為了對一定范圍內(nèi)的反應(yīng)區(qū)域的密度設(shè)置下限值，而形成虛設(shè)元件區(qū)域13和/或虛設(shè)柵極14。
與此不同的是，為了對一定范圍內(nèi)的反應(yīng)區(qū)域的密度設(shè)置下限值，也可以預(yù)先除去Ni硅化物工藝時成為剩余反應(yīng)源的未反應(yīng)區(qū)域上的金屬之后，進行Ni硅化物工藝。
即，首先，與上述第1實施例的制造方法相同，利用圖8A至圖8I所示的工序?qū)嵭性诎雽?dǎo)體基板上的全部表面上沉積Ni層15為止的工序。
其次，在形成Ni硅化物之前，如圖15所示，除去STI 12中包圍元件區(qū)域11的周圍的STI 12上的一部分Ni層15。這樣，在包含元件區(qū)域11的一邊為1μm的正方形構(gòu)成的著眼范圍內(nèi)，使元件區(qū)域11上和STI 12上的Ni層15的圖形面積的合計占有率為大于等于25％。
然后，與前述第1實施例的制造方法相同，在500℃的N2氣氛中進行10秒鐘的熱處理，形成低電阻的Ni硅化物層。此后實行與第1實施例的制造方法相同的工藝。
根據(jù)上述的半導(dǎo)體器件的制造方法，則為了使一定著眼范圍內(nèi)反應(yīng)區(qū)域密度為規(guī)定的大于等于下限值，在預(yù)先除去成為剩余反應(yīng)的反應(yīng)區(qū)域上的Ni之后，實行硅化物工藝。這樣，與第1實施例的制造方法相同，抑制了硅化物反應(yīng)時Ni對反應(yīng)區(qū)域的過剩供給和擴散，抑制了結(jié)區(qū)域中的過剩的硅化物反應(yīng)，能形成不帶結(jié)泄漏的低電阻硅化物區(qū)域。
對本專業(yè)的熟練的技術(shù)人士而言，很容易想到額外的優(yōu)點和修改。因此，在更廣泛范圍內(nèi)本發(fā)明不限于這里說明和描述的具體細節(jié)和代表性的實施例。因而，不脫離由所附的權(quán)利要求及其等效體所確定的一般發(fā)明性概念的精神和范圍，可作種種改進。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體基板(21)；形成于所述半導(dǎo)體基板上的元件分離區(qū)域(12)；形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板上、并在表面上形成金屬硅化物層(48)的元件區(qū)域(11)；以及形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板上、并在表面上形成金屬硅化物層(48)的虛設(shè)元件區(qū)域(13)，其特征在于，在包含所述元件區(qū)域(11)的一邊為1μm的正方形的著眼范圍(10)中的所述元件區(qū)域(11)和所述虛設(shè)元件區(qū)域(13)的各圖形面積合計占有率為大于等于25％。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述元件區(qū)域(11)和所述虛設(shè)元件區(qū)域(13)分別包括有溝道區(qū)域的阱(41)、形成于所述阱(41)的表層部的第1雜質(zhì)擴散層(47)、隔著柵絕緣膜設(shè)置于所述阱(41)的所述溝道區(qū)域上的柵極(44)、以及分別設(shè)于所述第1雜質(zhì)擴散層(47)上和所述柵極(44)上的所述金屬硅化物層(48)。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述虛設(shè)元件區(qū)域(13)包括阱(41)、設(shè)于所述阱(41)的表層部的全部面上的第1雜質(zhì)層(47)、以及設(shè)于所述第1雜質(zhì)層(47)上表面的所述金屬硅化物層(48)。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述虛設(shè)元件區(qū)域(13)包括阱(41)、以及設(shè)于所述阱(41)上的所述金屬硅化物層(48)。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述虛設(shè)元件區(qū)域(13)包括阱(41)、設(shè)于所述阱(41)的表層部的阱觸點用的第2雜質(zhì)擴散層(49)、以及設(shè)于所述阱(41)上和所述第2雜質(zhì)層(49)上的所述金屬硅化物層(48)。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述金屬硅化物層(48)包含Ni或Pt中的一種金屬。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述元件分離區(qū)域(12)包括設(shè)于所述半導(dǎo)體基板(21)的溝(38)、以及埋入所述溝(38)內(nèi)部的絕緣膜(39)。
8.一種半導(dǎo)體器件，包括半導(dǎo)體基板(21)；形成于所述半導(dǎo)體基板(21)上的元件分離區(qū)域(12)；形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板(21)上；并在表面上形成金屬硅化物層(48)的元件區(qū)域(11)；以及形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板(21)上、并在表面上形成金屬硅化物層(48)的虛設(shè)柵極(14)，其特征在于，在包含所述元件區(qū)域(11)的一邊為1μm的正方形的著眼范圍(10)中的所述元件區(qū)域(11)和所述虛設(shè)柵極(14)的各圖形面積的合計占有率為大于等于25％。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，所述金屬硅化物層(48)包含Ni或Pt中的一種金屬。
10.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，所述元件分離區(qū)域(12)包括設(shè)于所述半導(dǎo)體基板(21)的溝(38)、以及埋入所述溝(38)內(nèi)部的絕緣膜(39)。
11.一種半導(dǎo)體器件，包括半導(dǎo)體基板(21)；形成于所述半導(dǎo)體基板上的元件分離區(qū)域(12)；形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板(21)上、并在表面上形成金屬硅化物層(48)的元件區(qū)域(11)；形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板(21)上、并在表面上形成金屬硅化物層(48)的虛設(shè)元件區(qū)域(13)；以及形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板(21)上、并在表面上形成金屬硅化物層(48)的虛設(shè)柵極(14)，其特征在于，所述元件區(qū)域(11)和所述虛設(shè)元件區(qū)域(13)分別包括具有溝道區(qū)域的阱(41)、形成于所述阱(41)的表層部的第1雜質(zhì)擴散層(47)、隔著柵絕緣膜設(shè)于所述阱(41)的所述溝道區(qū)域上的柵極(44)、以及分別設(shè)于所述第1雜質(zhì)擴散層(47)和所述柵極(44)上的所述金屬硅化物層(48)，在包含所述元件區(qū)域(11)的一邊為1μm的正方形的著眼范圍(10)中的所述元件區(qū)域(11)、虛設(shè)元件區(qū)域(13)和所述虛設(shè)柵極(14)的各圖形面積合計占有率為大于等于25％。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，所述金屬硅化物層(48)包含Ni或Pt中的一種金屬。
13.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，所述文件分離區(qū)域(12)包括設(shè)于所述半導(dǎo)體基板(21)的溝(38)、以及埋入所述溝(38)內(nèi)部的絕緣膜(39)。
14.一種半導(dǎo)體器件的制造方法，其特征在于，包括在半導(dǎo)體區(qū)域(41)上形成以元件分離區(qū)域(12)包圍的元件區(qū)域(11)；在所述半導(dǎo)體區(qū)域(41)的全部面上沉積金屬層(15)；通過除去所述元件分離區(qū)域(12)上的所述金屬層(15)的一部分，使得在包含所述元件區(qū)域(11)的一邊為1μm的正方形的著眼范圍(10)內(nèi)所述元件區(qū)域(11)上和所述元件分離區(qū)域(12)上的所述金屬層(15)的圖形面積合計占有率為大于等于25％；以及進行熱處理，在所述元件分離區(qū)域(12)上形成含所述金屬層(15)的金屬硅化物層(48)。
15.如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于，還包括在所述元件區(qū)域(41)上，隔著絕緣膜形成柵極(44)；在所述元件區(qū)域(41)的表層部的選擇的區(qū)域中引入雜質(zhì)，形成雜質(zhì)擴散層(45，47)，其中所述金屬硅化物層(48)形成于所述柵極44上以及所述雜質(zhì)擴散層(45，47)上。
16.如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于，還包括在所述元件區(qū)域(41)的表層部全部面上引入雜質(zhì)，在所述元件區(qū)域(41)上形成雜質(zhì)擴散層(47)，其中所述金屬硅化物層(48)形成于所述雜質(zhì)擴散層(47)上。
17.如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于，所述元件區(qū)域(41)是形成在半導(dǎo)體基板(21)上的阱(41)，所述金屬硅化物層(48)形成于所述阱(41)的全部面上。
18.如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于，所述元件區(qū)域(41)是形成于半導(dǎo)體基板(21)上的阱(41)，所述方法還包括在所述阱(41)的表層部的選擇的區(qū)域形成阱觸點用的雜質(zhì)擴散層(49)，其中所述金屬硅化物層(48)形成在所述雜質(zhì)擴散層(49)上。
19.如權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于，所述金屬層(15)包含Ni或Pt中的一種金屬。
全文摘要
本發(fā)明揭示一種金屬硅化物層設(shè)于源、漏區(qū)域上及柵極上的半導(dǎo)體器件及其制造方法。具有半導(dǎo)體基板；形成于所述半導(dǎo)體基板上的元件分離區(qū)域；形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板上、并在表面上形成金屬硅化物層的元件區(qū)域；以及形成于所述元件分離區(qū)域以外的區(qū)域的所述半導(dǎo)體基板上、并在表面上形成金屬硅化物層的虛設(shè)元件區(qū)域，在包含所述元件區(qū)域的一邊為1μm的正方形的著眼范圍中的所述元件區(qū)域和所述虛設(shè)元件區(qū)域的各圖形面積合計占有率為大于等于25％。
文檔編號H01L27/02GK1617343SQ20041009580
公開日2005年5月18日 申請日期2004年11月15日 優(yōu)先權(quán)日2003年11月14日
發(fā)明者親松尚人, 本多健二 申請人:株式會社東芝