專利名稱：金屬聯(lián)機(jī)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型是關(guān)于半導(dǎo)體組件，特別有關(guān)于一種鎢-銅內(nèi)聯(lián)機(jī)結(jié)構(gòu)。
背景技術(shù)：
在芯片制造中，金屬聯(lián)機(jī)制程(Metallization)一般指在介電層上形成圖案化金屬層，作為導(dǎo)線與插塞以形成集成電路中的內(nèi)聯(lián)機(jī)結(jié)構(gòu)。而隨著組件電路的高度積集化，內(nèi)聯(lián)機(jī)結(jié)構(gòu)中的阻值(resistance)與寄生電容(parasitic capacitance)也隨之增加，因此延緩了信號的傳送。目前，應(yīng)用所謂的鑲嵌(damascene)或雙鑲嵌(dual-damascene)制程來形成銅內(nèi)聯(lián)機(jī)，以取代現(xiàn)有常用的鋁聯(lián)機(jī)，以降低內(nèi)聯(lián)機(jī)結(jié)構(gòu)中的導(dǎo)線阻值。簡要來說，鑲嵌式的金屬聯(lián)機(jī)制程，通常在半導(dǎo)體芯片表面上預(yù)先蝕刻好的介層洞(via)或溝槽(trench)中，以沉積的方式，將導(dǎo)電材料，例如銅金屬或其合金填入該些凹槽中以形成內(nèi)聯(lián)機(jī)結(jié)構(gòu)。
而多重金屬內(nèi)聯(lián)機(jī)結(jié)構(gòu)的發(fā)展，也需在兩兩金屬層間形成大量的介層洞以填充金屬插塞而構(gòu)成電路連結(jié)。用來將芯片上的半導(dǎo)體組件與第一金屬層連結(jié)者，一般則稱為接觸插塞(contact plugs)。最常用來作為接觸插塞材料的為金屬鎢(W)。金屬鎢作為接觸插塞的優(yōu)點(diǎn)在于其可以藉由化學(xué)氣相沉積法(chemical vapor deposition，CVD)，均勻的沉積于高深/寬比的介層洞內(nèi)。此外，鎢金屬的電致遷移(electromigration)問題也較少，并且同時可作為硅層與第一金屬層間的阻障層(barrier)以避免其相互影響。
圖1所示為一種現(xiàn)有的接觸插塞結(jié)構(gòu)。在硅基底100上具有一MOS組件，包含一柵極結(jié)構(gòu)110，源極/漏極區(qū)112/114，以及覆蓋于源極/漏極上的金屬硅化物層113與115。MOS結(jié)構(gòu)表面被相當(dāng)厚的氧化物層120完全覆蓋，而鎢插塞124則位于氧化物層120中，與源極/漏極112與114上的金屬硅化物層113與115連結(jié)。而在鎢插塞124與氧化物層120則可更設(shè)置一附著層122。而在氧化物層120上，更覆蓋另一氧化物層130。而介層洞插塞134則設(shè)置于該氧化物層130中，與其下的鎢插塞124連結(jié)。同樣的，此鎢介層洞插塞134與氧化物層130之間亦可設(shè)置一附著層132。在現(xiàn)有技術(shù)中，通常在氧化物層130與介層洞插塞134表面覆蓋一蝕刻終止層136，接著再于其上形成一層間介電層(inter-layer dielectric，ILD)140。而在此介電層140中，則形成金屬線144作為第一金屬層，與其下的鎢插塞134連結(jié)。而金屬線144與氧化物層及介電層140間需以擴(kuò)散阻障層142相隔。一般而言，金屬線144常以銅鑲嵌制程形成，而以Ti/TiN材料作為附著層122與132，而以Ta/TaN作為擴(kuò)散阻障層142的材料。
在美國專利第6140224號中也揭露一種形成鎢插塞的方法，其中藉由一研磨終止層以防止在進(jìn)行化學(xué)機(jī)械研磨(CMP)時可能形成的碟陷問題(dishing)。
一般而言，上述現(xiàn)有的鎢-銅內(nèi)聯(lián)機(jī)結(jié)構(gòu)仍受限于高介電常數(shù)的蝕刻終止層，如SiN，也因此延遲了導(dǎo)線訊號的傳播。

發(fā)明內(nèi)容
本實(shí)用新型的目的在于提供一種可降低阻-容延遲(resistance-capacity delay)的鎢-銅內(nèi)聯(lián)機(jī)結(jié)構(gòu)，以及該結(jié)構(gòu)的制造方法。
為了達(dá)成該目的，本實(shí)用新型提供一種采用含碳-硅薄膜作為層間介電層的內(nèi)聯(lián)機(jī)結(jié)構(gòu)。在具有導(dǎo)電區(qū)，例如具有自對準(zhǔn)金屬鎳硅化物層的半導(dǎo)體基底上，先覆蓋一絕緣層，而該絕緣層上具有一開口。接著以導(dǎo)電插塞，如鎢插塞，填充該開口使其與其下的導(dǎo)電區(qū)成電性連結(jié)。接著在該絕緣層與鎢插塞表面覆蓋一含硅-碳薄膜與一低介電常數(shù)介電層，而在其上形成一溝槽。該溝槽中則填充銅金屬或銅合金形成導(dǎo)線，以與其下的導(dǎo)電插塞成電性連結(jié)。


圖1所示為一種現(xiàn)有的接觸插塞內(nèi)連結(jié)結(jié)構(gòu)的剖面圖。
圖2至圖6所示為根據(jù)本實(shí)用新型的一種鎢-銅內(nèi)聯(lián)機(jī)結(jié)構(gòu)的制造流程剖面圖。
符號說明圖1100半導(dǎo)體基底、110柵極、112/114源極/漏極、113、115金屬硅化物層、120氧化物層、122附著層、124鎢插塞、130氧化物層、132附著層、134鎢插塞、136蝕刻終止層、140層間介電層、142擴(kuò)散阻障層、144金屬線圖2至圖6
200半導(dǎo)體基底、212/214源極/漏極、213、215自對準(zhǔn)金屬硅化物層、、216導(dǎo)電區(qū)、220絕緣層、221接觸開口、222內(nèi)襯層、224鎢插塞、230含硅-碳蝕刻終止層、240介電層、241溝槽、242擴(kuò)散阻障層、244銅金屬/銅合金導(dǎo)線、250含硅-碳蝕刻終止層。
具體實(shí)施方式
為了讓本實(shí)用新型的上述目的、特征、及優(yōu)點(diǎn)能更明顯易懂，以下配合所附圖式，作詳細(xì)說明如下在本說明書中，諸如“覆蓋于基底表面”、“在某層之上”或“覆蓋于某薄膜上”等用詞，僅用以定義半導(dǎo)體結(jié)構(gòu)中各層間的相關(guān)位置，并非據(jù)以限定其中不存在中間層或夾層。因此，此等用語可能代表兩層間直接相接，或以一夾層形成非直接接觸式連結(jié)，或者指特定的復(fù)合層(laminated layer)。
圖2至圖圖所示為根據(jù)本實(shí)用新型的一實(shí)施例中，一鎢-銅內(nèi)聯(lián)機(jī)結(jié)構(gòu)的制造流程剖面圖。
參見圖2，在一半導(dǎo)體基底200，例如一硅基底或一硅化鍺基底上，先形成一MOS結(jié)構(gòu)。該MOS結(jié)構(gòu)的源極/漏極212與214上，更以自對準(zhǔn)制程形成自對準(zhǔn)金屬硅化物層(metal silicide)213與215。另外，在該半導(dǎo)體基底200的另一區(qū)域，則設(shè)置有一導(dǎo)電區(qū)216。該導(dǎo)電區(qū)216可為摻雜的半導(dǎo)體層、多晶硅層、自對準(zhǔn)金屬硅化物層(metal silicide)、金屬層、合金層、金屬化合物層或其混合層。而較佳的自對準(zhǔn)金屬硅化物為自對準(zhǔn)硅化鎳(nickelsilicide)。而半導(dǎo)體基底200表面則覆蓋一絕緣層220。較佳的絕緣層220為由常壓、低壓或電漿強(qiáng)化型化學(xué)氣相沉積法(APCVD、LPCVD或PECVD)形成的未摻雜硅玻璃(undoped silicate glass，USG)或摻雜硅玻璃。
接著進(jìn)行微影制程蝕刻該絕緣層220，以于其上形成接觸開口(contactopening)或接觸洞221，露出絕緣層220下的自對準(zhǔn)金屬硅化物層213與215，以及導(dǎo)電區(qū)216。接觸開口221的較佳寬度不超過900。接著可選擇性地在絕緣層220表面與接觸開口221內(nèi)壁上先涂布一附著層(adhesion layer)，以作為內(nèi)襯層(lining layer)222，以增進(jìn)絕緣層220與后續(xù)的鎢插塞間的附著度。較佳的內(nèi)襯層222可為TiN或Ti，或其復(fù)合層，此類材料可同時作為擴(kuò)散阻隔層，以阻絕后續(xù)形成的鎢插塞擴(kuò)散至絕緣層220中。接著，如圖3所示，利用化學(xué)氣相沉積法(CVD)在接觸開口221中填入導(dǎo)電材料，較佳者為鎢，而形成鎢接觸插塞(tungsten contact plug)224。對于具有高深寬比(high aspectratio)的接觸開口，例如寬度小于950的接觸開口221而言，化學(xué)氣相沉積法可以提供良好的的填洞效果。接著，進(jìn)行一平坦化制程，以去除絕緣層220表面多余的鎢金屬層與附著層222，而在絕緣層220中形成鎢接觸插塞224，與其下的自對準(zhǔn)金屬硅化物層213與215以及導(dǎo)電區(qū)216等互相連結(jié)。
接著參見圖4，在平坦化后的絕緣層220表面與鎢插塞224上形成一含硅-碳薄膜(silicon carbon-containing film)230。較佳的含硅-碳薄膜230可為碳含量超過20％的硅碳化物(silicon carbide)薄膜，例如SiC、SiCO或SiCON，其較佳的厚度不超過500，而其厚度降低也有助于降低電容，而增加電子訊號的傳導(dǎo)速度。硅碳化物薄膜可以藉由電漿輔助型化學(xué)氣相沉積法(PECVD)，以Si(CH3)4或SiH(CH3)3為源材料(source material)形成。含硅-碳薄膜230主要作為后續(xù)溝槽蝕刻制程的蝕刻終止層，同時也可作為低介電常數(shù)介電層與絕緣層220間(如未摻雜硅玻璃層)的附著層。硅碳化物的介電常數(shù)(k)約介于4～5，低于現(xiàn)有的蝕刻終止層，如氮化硅(k＝7～8)等。因此，采用硅碳化物薄膜作為蝕刻終止層，可降低介電層層間與內(nèi)聯(lián)機(jī)結(jié)構(gòu)間的介電常數(shù)值，也有助于降低其內(nèi)聯(lián)機(jī)結(jié)構(gòu)的阻-容延遲(RC delay)。
仍參見圖4，接著在含硅-碳薄膜230上，覆蓋一介電層240。較佳的介電層240的介電常數(shù)低于3.0，例如有機(jī)硅玻璃(organosilicate glass，OSGs)，如美商應(yīng)用材料公司提供的黑鉆石(Black Diamond)材料，其介電常數(shù)約介于2.6-2.8。其它低介電常數(shù)材料尚包括旋涂涂布法(spin-on method)形成的硅玻璃(spin-on-glass，SOGs)，可利用酒精可溶的硅氧烷(siloxanes)或硅酸鹽(silicates)以旋涂式涂布(spin-deposited)后，經(jīng)烘烤成多孔洞的氧化硅結(jié)構(gòu)。低介電常數(shù)介電層240亦可采用其它無機(jī)低介電常數(shù)材料。在一實(shí)施例中，低介電常數(shù)介電層240可以藉由化學(xué)氣相沉積法或旋涂涂布法形成。
接著參見圖5，以微影制程蝕刻低介電常數(shù)介電層240，以含硅-碳薄膜230作為蝕刻終止層，以在其上形成溝槽241，并可控制溝槽241的深度。而在蝕刻出溝槽241后，可藉由調(diào)整蝕刻的配方(recipe)，移除其底部的蝕刻終止層230而露出其下的鎢插塞224。溝槽241的較佳寬度則小于1300。在較佳情況中，在該低介電常數(shù)介電層240表面與溝槽241的內(nèi)壁中，先順應(yīng)性(conformal)沉積形成一擴(kuò)散阻障層(diffusion barrier layer)242。擴(kuò)散阻障層242可以為由化學(xué)氣相沉積法(CVD)或離子化金屬電漿物理氣相沉積法(ionized metalplasma PVD)所形成的Ta或TaN，或者其它的金屬氮化物，如WN等，用以阻擋后續(xù)形成的銅導(dǎo)線擴(kuò)散到介電層240中。
最后參見圖6，在溝槽241中，填入銅金屬或銅合金，以形成導(dǎo)線。銅金屬或銅合金可以藉由化學(xué)氣相沉積法、物理氣相沉積法及/或電鍍法(plating)等填入溝槽241中。在一實(shí)施例中，可先以化學(xué)氣相沉積法、物理氣相沉積法、常壓化學(xué)氣相沉積法及/或濕式電鍍法，先在溝槽241內(nèi)壁的擴(kuò)散阻障層242上先形成一薄薄的銅晶種層(未顯示)后，再填入銅金屬或銅合金形成導(dǎo)線結(jié)構(gòu)。
最后，介電層240表面多余的銅金屬層或銅合金層，則藉由化學(xué)機(jī)械研磨(CMP)進(jìn)行平坦化制程去除，而形成一平坦化的介電層240與銅導(dǎo)線244，以進(jìn)行后續(xù)的內(nèi)聯(lián)機(jī)制程。而所形成的銅或銅合金導(dǎo)線244則與其下的鎢插塞224成電性連結(jié)，構(gòu)成連結(jié)電路。接著，可以再覆蓋一含硅-碳薄膜250于該介電層240與銅導(dǎo)線244的表面，作為后續(xù)內(nèi)聯(lián)機(jī)制程的蝕刻終止層。與上述方法相似，介電常數(shù)值較低的含硅-碳薄膜250(k＝4～5)可作為后續(xù)制程的蝕刻終止層，以及介電層240與后續(xù)介電層間的附著層，同時作為銅導(dǎo)線244與后續(xù)介電層間的擴(kuò)散阻障層，而硅-碳薄膜厚度降低時也有助于降低層間電容，而增加電子訊號的傳導(dǎo)速度。
雖然本實(shí)用新型已以較佳實(shí)施例揭露如上，然其并非用以限定本實(shí)用新型，任何熟習(xí)此技藝者，在不脫離本實(shí)用新型的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本實(shí)用新型的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求1.一種金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，包含一半導(dǎo)體基底，其上具有一導(dǎo)電區(qū)；一絕緣層覆蓋于該半導(dǎo)體基底表面，其上具有一開口以露出該導(dǎo)電區(qū)；一導(dǎo)電插塞，填滿該開口以與該導(dǎo)電區(qū)形成電性連結(jié)；一含硅-碳薄膜，覆蓋于該絕緣層與該導(dǎo)電插塞上；一低介電常數(shù)介電層，覆蓋于該含硅-碳薄膜上；一溝槽，位于該低介電常數(shù)介電層于該含硅-碳薄膜中；以及一銅金屬或銅合金層，填滿該溝槽，以與該導(dǎo)電插塞成電性連結(jié)。
2.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該導(dǎo)電插塞包含鎢金屬。
3.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該導(dǎo)電區(qū)包含自對準(zhǔn)金屬硅化物。
4.根據(jù)權(quán)利要求3所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該自對準(zhǔn)金屬硅化物為一自對準(zhǔn)硅化鎳層。
5.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該半導(dǎo)體基底包含硅鍺化物。
6.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該絕緣層包含氧化硅。
7.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該含硅-碳薄膜含量高于20％，且厚度小于500。
8.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該低介電常數(shù)介電層包含無機(jī)薄膜及/或有機(jī)薄膜。
9.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該開口的寬度小于900，而該溝槽的寬度小于1300。
10.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，該內(nèi)襯層包含Ta及/或TaN。
11.根據(jù)權(quán)利要求1所述的金屬聯(lián)機(jī)結(jié)構(gòu)，其特征在于，更包含一第二含硅-碳薄膜，厚度小于500，覆蓋于該銅金屬或銅合金層上。
專利摘要一種利用含硅－碳薄膜作為介電層的中間層的鎢－銅內(nèi)聯(lián)機(jī)結(jié)構(gòu)。在具有導(dǎo)電區(qū)的半導(dǎo)體基底上，先覆蓋一絕緣層。該絕緣層上具有開口以露出該導(dǎo)電區(qū)。以鎢插塞填充該介層洞以電性連結(jié)該導(dǎo)電區(qū)。該絕緣層與鎢插塞上覆蓋含硅－碳薄膜以及低介電常數(shù)介電層，其上有溝槽露出其下的鎢插塞，而溝槽中則填充銅或銅合金層形成導(dǎo)線。
文檔編號H01L21/768GK2720638SQ200420066219
公開日2005年8月24日 申請日期2004年6月23日 優(yōu)先權(quán)日2003年9月22日
發(fā)明者余振華, 施足, 劉重希, 鄭雙銘, 曾鴻輝 申請人:臺灣積體電路制造股份有限公司