專利名稱:集成電路晶體管的制作方法
技術(shù)領(lǐng)域:
本實(shí)用新型是有關(guān)于一種金屬氧化物半導(dǎo)體(MOS)元件,且特別有關(guān)于一種具有補(bǔ)償間隙壁(offset spacer)的MOS元件,以改善深次微米制程。
背景技術(shù):
超大規(guī)模集成電路(VLSI)發(fā)展的趨勢就是使用更大的硅晶片且具有更小的線寬,以使更多功能可被整合到一固定大小的集成電路中。為增進(jìn)電流效果而持續(xù)設(shè)計的半導(dǎo)體元件如金屬氧化物半導(dǎo)體場效晶體管(MOSFETs)具有更小的物理空間、消耗更少的能量且可在更低的電壓下以更快的開關(guān)速度操作,且MOS元件的微型化會使源極與漏極端彼此更加靠近,當(dāng)溝道長度縮短時,就會增加位于源極/漏極端中的耗盡區(qū)與溝道的重疊,而溝道長度的縮短常會伴隨著熱電子效應(yīng),且此效應(yīng)會影響MOS元件的操作速度;為解決這些問題,新的CMOS制程常會在溝道區(qū)與每個源極/漏極區(qū)間增加一輕摻雜漏極(LDD)區(qū),以降低熱電子效應(yīng),特別當(dāng)此元件為NMOS元件時更為需要,然而,高濃度的LDD端在經(jīng)退火與熱處理后常會與柵極導(dǎo)體層產(chǎn)生大重疊,當(dāng)將合適的偏壓施加至MOSFET結(jié)構(gòu)時,存在于柵極導(dǎo)體層與LDD區(qū)間的重疊電容會使得元件產(chǎn)生不正常的偏壓與使AC效能減退。
而形成于柵極導(dǎo)體層側(cè)壁的補(bǔ)償間隙壁就是用來減低柵極導(dǎo)體層與LDD區(qū)間的重疊電容,以在MOSFET結(jié)構(gòu)中增快操作速度以及降低柵極漏電與增進(jìn)漏極引發(fā)的能障下降(Drain-Induced Barrier Lowering,簡稱DIBL)效應(yīng);補(bǔ)償間隙壁的厚度可以溝道長度為準(zhǔn)來作調(diào)整,以改善穿透電壓(punch-through)幅度。在美國專利第5,981,325號中,已揭示在溝道長度調(diào)整程序中使用補(bǔ)償間隙壁的方式;在美國專利第6,187,645號中,已描述一種利用補(bǔ)償間隙壁以預(yù)防在MOS元件中形成柵極對漏極電阻的方法。
圖1A~1C為一系列剖面圖,用以說明一般在MOS晶體管中在柵極導(dǎo)體層側(cè)壁形成補(bǔ)償間隙壁的方法,在圖1A中,半導(dǎo)體硅基底10上具有柵極氧化層12與柵極導(dǎo)體層14,且此柵極導(dǎo)體層14位于柵極氧化層12上且已經(jīng)圖案化。再利用化學(xué)氣相沉積(CVD)制程先形成厚度為20~40埃的氧化硅層16,再順應(yīng)式沉積厚度為100~150埃的氮化硅層18于氧化硅層16上。
在圖1B中,利用干蝕刻制程將部分氮化硅層18與氧化硅層16移除,以留下位于柵極導(dǎo)體層14側(cè)壁的氮化硅層18”與氧化硅層16”,此沿著柵極導(dǎo)體層14側(cè)壁的氮化硅層18”為隨后LDD離子布植制程的補(bǔ)償間隙壁,而氧化硅層16”為降低氮化硅補(bǔ)償間隙壁18”應(yīng)力的緩沖層,然后以氮化硅補(bǔ)償間隙壁18”為一掩膜,執(zhí)行對基底10的離子布植制程22,以在鄰近氮化硅補(bǔ)償間隙壁18”的外側(cè)壁側(cè)向地形成LDD區(qū)24。在圖1C中,主要間隙壁結(jié)構(gòu)30是借由介電質(zhì)沉積與干蝕刻制程形成于氮化硅補(bǔ)償間隙壁18”的外側(cè)壁,此主要間隙壁結(jié)構(gòu)30包括氧化硅層26與氮化硅層28,最后,以主要間隙壁結(jié)構(gòu)30為掩膜,進(jìn)行離子布植制程32,以將離子植入基底10中,以在鄰近主要間隙壁結(jié)構(gòu)30的外側(cè)壁側(cè)向地形成源極/漏極區(qū)34。
上述補(bǔ)償間隙壁的形成傳統(tǒng)上包括沉積與干蝕刻制程,這些制程穩(wěn)定性差且高成本又復(fù)雜;且當(dāng)元件尺寸減少至小于0.13微米時,沉積與蝕刻制程的制程適用范圍(process window)就會變得更小,且尺寸的變動很容易影響到關(guān)鍵尺寸(criticaldimension,簡稱CD)與MOSFET元件的電性效能;且補(bǔ)償間隙壁的形成的干蝕刻制程后,所進(jìn)行的濕化學(xué)浸沒(如在Caro酸中)以剝除氧化物制程會使硅基底表面被破壞且造成硅的損失,且這情況會在之后的LDD布植濕清潔執(zhí)行后更加嚴(yán)重;此外,在離子布植制程22后的活化LDD區(qū)24摻雜質(zhì)的高溫退火步驟會有摻雜質(zhì)控制與摻雜質(zhì)污染的問題需要加以克服。
有鑒于此,業(yè)界亟需提出一種元件與制造方法來解決上述問題。
實(shí)用新型內(nèi)容本實(shí)用新型的目的之一就是提供一種補(bǔ)償間隙壁,以降低柵極結(jié)構(gòu)與LDD區(qū)間的重迭電容。
本實(shí)用新型的另一目的就是提供一種補(bǔ)償間隙壁制程,以預(yù)防半導(dǎo)體基底的硅損失與表面損傷。
本實(shí)用新型的另一目的就是提供一種致密化氧化層,以作為MOS晶體管中的補(bǔ)償間隙壁層。
為達(dá)上述目的,本實(shí)用新型提供一種集成電路晶體管,包括半導(dǎo)體基底具有柵極結(jié)構(gòu);至少介電層于半導(dǎo)體基底上,其中介電層包括至少第一部分沿著柵極結(jié)構(gòu)的側(cè)壁;第一摻雜區(qū)位于半導(dǎo)體基底中,且側(cè)向鄰接于介電層的第一部分;側(cè)壁間隙壁是沿著柵極結(jié)構(gòu)的側(cè)壁而形成于介電層上;以及第二摻雜區(qū)形成于半導(dǎo)體基底中,且側(cè)向鄰接至側(cè)壁間隙壁;其中,介電層是為致密性材料層,其蝕刻率在100∶1的氫氟酸(HF)溶液中小于每分鐘200埃。
本實(shí)用新型所述的集成電路晶體管,該介電層包括至少一第二部分覆蓋該第一摻雜區(qū)。
本實(shí)用新型所述的集成電路晶體管,該介電層為一L型間隙壁從該柵極結(jié)構(gòu)的該側(cè)壁延伸至該第一摻雜區(qū)。
本實(shí)用新型所述的集成電路晶體管,該介電層的厚度為10~350埃。
本實(shí)用新型所述的集成電路晶體管,該介電層為氧化硅、氮氧化硅、氧化硅與氮化硅的交替層或上述的組合。
本實(shí)用新型所述的集成電路晶體管,該介電層為四乙氧基硅烷氧化物層。
本實(shí)用新型所述的集成電路晶體管,該側(cè)壁間隙壁為氧化硅、氮氧化硅、氧化硅與氮化硅的交替層或上述的組合。
本實(shí)用新型是借由第一介電層的全面性沉積以形成補(bǔ)償間隙壁,且此沉積無需使用先前LDD離子布植制程所用的額外的光微影與干蝕刻制程。
本實(shí)用新型所述位于LDD區(qū)上的第一介電層的第二部分,用以在離子布植制程中防止硅的損失與摻雜質(zhì)的污染。
圖1A~1C為一系列剖面圖,用以說明已有形成具有補(bǔ)償間隙壁結(jié)構(gòu)的MOS晶體管的方法;圖2A~2E為一系列剖面圖,用以說明本實(shí)用新型形成具有補(bǔ)償間隙壁結(jié)構(gòu)的MOS晶體管的方法;圖3本實(shí)用新型的一實(shí)施例的流程圖。
具體實(shí)施方式
為使本實(shí)用新型的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂,下文特舉出較佳實(shí)施例,并配合所附圖式,作詳細(xì)說明如下在此的實(shí)施例將針對半導(dǎo)體制造(如在IC制造中的晶片制造)作說明,在此揭露的內(nèi)容中,“半導(dǎo)體基底”一詞定義為任何包括半導(dǎo)體的材料,包括(但不限于)塊狀半導(dǎo)體材料如半導(dǎo)體晶片與半導(dǎo)體材料層;且“基底”一詞指任何支撐材,包括(非限定于)上述的半導(dǎo)體基底。
圖2A~2E為一系列剖面圖,用以說明本實(shí)用新型一較佳實(shí)施例的方法。在圖2A中,首先提供一制造MOS晶體管的半導(dǎo)體基底40,此基底40可為一具有或不具外延層的硅基底,此外,基底40可為包括一埋入式絕緣層的絕緣體覆硅基底,基底40的類型是根據(jù)所使用的制程來選擇。MOS晶體管所具的n型或p型井區(qū)也定義于基底40中。借由熱成長或沉積技術(shù)將柵極介電層42形成在基底40上,且此介電材料可為氧化硅、氮氧化硅、氧化硅與氮化硅的交替層或上述的組合,柵極介電層42的厚度是根據(jù)元件技術(shù)需求而定,如在0.18μm技術(shù)中,柵極氧化物傳統(tǒng)上的厚度為20±1.5埃,在一實(shí)施例中,柵極介電層42的厚度為10~350埃。借由使用多晶硅、金屬或任何適當(dāng)?shù)膶?dǎo)體材料在柵極介電層42上形成柵極導(dǎo)體層44,“柵極結(jié)構(gòu)”一詞指的是一堆棧式結(jié)構(gòu),包括(但不限定于)柵極導(dǎo)體層44與被柵極導(dǎo)體層44所覆蓋的柵極介電層42,未被柵極導(dǎo)體層44所覆蓋的柵極介電層42可從半導(dǎo)體基底40上選擇性地被移除。
借由全面性沉積將第一介電層46順應(yīng)式地形成于柵極導(dǎo)體層44與柵極介電層42上,在本實(shí)用新型的一實(shí)施例中,第一介電層46可為氧化硅、氮氧化硅、氧化硅與氮化硅的交替層或上述的組合,此層在隨后的制程中具有與補(bǔ)償間隙壁相同的功能,且此全面性沉積可利用熱氧化、低壓化學(xué)氣相沉積(LPCVD)、常壓化學(xué)氣相沉積(APCVD)、等離子增進(jìn)式化學(xué)氣相沉積(PECVD)或未來所發(fā)展的沉積制程,例如,利用具有四乙氧基硅烷(tetraethoxy silane,簡稱TEOS)與O3在550~750℃間的LPCVD或PECVD制程來形成TEOS氧化物膜,以作為第一介電層46,此第一介電層46的厚度約為10~350埃,例如,第一介電層46的厚度約為150埃以下。
第一介電層46的第一部分46a,如一垂直部分,覆蓋柵極導(dǎo)體層44的側(cè)壁,以作為隨后的LDD離子植入制程的補(bǔ)償間隙壁46a;第一介電層46的第二部分46b,如一水平部分,覆蓋沿著半導(dǎo)體基底40表面的柵極介電層42,以作為隨后制程的外擴(kuò)散停止層、蝕刻停止層與應(yīng)力釋放層,這些將會在之后再作詳細(xì)討論。本實(shí)用新型的特征之一就是全面性沉積的第一介電層46,此第一介電層46覆蓋基底40與柵極導(dǎo)體層44的側(cè)壁以及上方,借此可減少已知補(bǔ)償間隙壁制程包括光微影、非等向性蝕刻與濕清潔步驟所需的額外的步驟與成本。
在圖2B中,利用具有多種摻雜質(zhì)的LDD離子布植制程48在半導(dǎo)體基底40中形成LDD區(qū)50,此LDD區(qū)50的邊緣大體上與補(bǔ)償間隙壁46a的外側(cè)壁對齊。在PMOS晶體管中,LDD離子布植制程48可利用p型摻雜質(zhì)如B與BF2;在NMOS晶體管中,LDD離子布植制程48可利用n型摻雜質(zhì)如As、Sb與P。其它摻雜質(zhì)如用以形成袋狀區(qū)的摻雜質(zhì)也可在此時使用。LDD離子布植制程48的能量約為1~100KeV、摻雜量約為每平方公分1×1013~1×1015個原子。接下來,LDD退火制程如高溫?zé)崽幚?如快速熱退火(RTA)制程)可活化植入的摻雜質(zhì)且降低在LDD區(qū)50中的硼擴(kuò)散。
在LDD離子布植制程48中,位于LDD區(qū)50上的第一介電層46的第二部分46b可保護(hù)半導(dǎo)體基底40的表面免于被破壞。在LDD退火制程中,第二部分46b可為一外擴(kuò)散停止層,以防止摻雜污染且改善摻雜控制,以增加LDD區(qū)50的電阻可靠度。此外,由于在LDD退火制程中提供了一額外的熱循環(huán),可使第一介電層46變得更加致密化,所以可使用傳統(tǒng)上在半導(dǎo)體工業(yè)中所使用的許多低蝕刻率的濕蝕刻劑,如以F為主的濕蝕刻劑如HF,例如,利用含100∶1的HF溶液對氧化物作蝕刻,致密化氧化物膜的蝕刻率小于每分鐘200埃,而一般TEOS氧化物膜的蝕刻率約為每分鐘300埃,第一介電層46的致密化特征可加強(qiáng)MOS晶體管的側(cè)壁間隙壁結(jié)構(gòu),以改善其可靠度。
在形成LDD區(qū)50后,接下來形成、主要側(cè)壁間隙壁與源極/漏極區(qū),如圖2C~2E所示。請參閱圖2C,首先將第二介電層52沉積于第一介電層46上,第二介電層52可包括如一氮化硅層、一氧化硅層、一氮氧化硅層、氧化硅與氮化硅的交替層或上述的組合,且可借由CVD制程形成。在圖2D中,第二介電層52部分區(qū)域被蝕刻去除且停止在第一介電層46的第二部分46b上,以沿著柵極導(dǎo)體層44的側(cè)壁形成主要側(cè)壁間隙壁52a,其中位于柵極導(dǎo)體層44上方的第一介電層46也在此步驟中被移除;利用先進(jìn)的微影與遮蔽技術(shù)以及干蝕刻制程,如反應(yīng)離子蝕刻(reactiveion etching,簡稱RIE)與其它等離子蝕刻制程,使得主要側(cè)壁間隙壁52a得以形成,例如,利用CHF3為氧化硅的蝕刻劑或利用Cl2為氮化硅的蝕刻劑的RIE程序可用來形成主要側(cè)壁間隙壁52a。本實(shí)用新型的特征之一就是具有致密特性的第二部分46b為一蝕刻停止層,以增加干蝕刻制程適用范圍(processwindow)。
在圖2E中,根據(jù)制程所需與產(chǎn)品設(shè)計規(guī)格,將第二部分46b所露出的區(qū)域以及超過主要側(cè)壁間隙壁52a的柵極介電層42以一濕式蝕刻制程移除,例如,利用具有濕化學(xué)浸沒(如在Caro酸中)的氧化物剝除制程以移除氧化物介電區(qū),第一介電層46所遺留的部分就形成一L形的間隙壁,此間隙壁從柵極導(dǎo)體層44的側(cè)壁延伸到LDD區(qū)50。本實(shí)用新型的特征之一就是具有致密特性的第二部分46b可進(jìn)一步增加濕蝕刻制程適用范圍(processwindow)。
接下來,以主要側(cè)壁間隙壁52a為掩膜進(jìn)行源極/漏極離子布植制程54,以植入各式摻雜質(zhì)至半導(dǎo)體基底40中,形成源極/漏極區(qū)56,此源極/漏極區(qū)56的邊緣大體上與主要側(cè)壁間隙壁52a的外側(cè)壁對齊。在PMOS晶體管中,源極/漏極離子布植制程54可利用p型摻雜質(zhì)如B與BF2;在NMOS晶體管中,源極/漏極離子布植制程54可利用n型摻雜質(zhì)如As、Sb與P。源極/漏極離子布植制程54的能量約為1~100KeV、摻雜量約為每平方公分5×1013~1×1016個原子。然后可執(zhí)行高溫退火處理以活化在源極/漏極區(qū)56中的植入的摻雜質(zhì)。
因此,上述已揭示了一種在MOS晶體管中沿著柵極結(jié)構(gòu)相對側(cè)壁的側(cè)壁間隙壁結(jié)構(gòu)的制造方法,此方法可降低柵極導(dǎo)體層44與每個LDD區(qū)50間的重疊電容、增加操作速度10%以上、且大幅地改善柵極漏電與DIBL效率。第一介電層46的第一部分46a的形成無一般間隙壁層所需的額外步驟,包括光微影與非等向性干蝕刻制程,這可簡化MOS晶體管制造程序且降低制程成本;此外,常伴隨著干蝕刻制程的濕化學(xué)浸沒氧化物剝除制程可在補(bǔ)償間隙壁46a的形成中被排除,以減少半導(dǎo)體基底40的硅損失與表面破壞等問題;再者,留在LDD區(qū)50上的第一介電層46的第二部分46b可保護(hù)半導(dǎo)體基底40的表面免于被破壞,且可改善摻雜控制與預(yù)防摻雜污染;此外,因?yàn)樵贚DD退火制程中具有一額外的熱循環(huán),所以使第一介電層46變得致密化,以增進(jìn)干蝕刻與濕蝕刻制程的制程適用范圍(process window)。
圖3為本實(shí)用新型的制程流程圖。在制程301中,提供具有柵極結(jié)構(gòu)的半導(dǎo)體基底;在制程303中,在半導(dǎo)體基底上形成一全面性沉積的介電層,此介電層的第一部分覆蓋柵極結(jié)構(gòu)的側(cè)壁,以作為一用于之后LDD制程的補(bǔ)償間隙壁,而介電層的第二部分覆蓋基底表面,以作為隨后制程的外擴(kuò)散停止層、蝕刻停止層與應(yīng)力釋放層;在制程305中,執(zhí)行一LDD離子布植制程,以將摻雜質(zhì)植入半導(dǎo)體基底中,以形成LDD區(qū),此LDD區(qū)大體上與補(bǔ)償間隙壁層的第一部分邊緣對齊;在制程307中,沿著柵極結(jié)構(gòu)側(cè)壁借由沉積、光微影與干蝕刻制程在介電層上形成主要側(cè)壁間隙壁;在制程309中,借由源極/漏極離子布植制程將摻雜質(zhì)植入半導(dǎo)體基底中,以形成源極/漏極區(qū),此源極/漏極區(qū)大體上與主要側(cè)壁間隙壁的外側(cè)壁對齊。
以上所述僅為本實(shí)用新型較佳實(shí)施例,然其并非用以限定本實(shí)用新型的范圍,任何熟悉本項(xiàng)技術(shù)的人員,在不脫離本實(shí)用新型的精神和范圍內(nèi),可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化,因此本實(shí)用新型的保護(hù)范圍當(dāng)以本申請的權(quán)利要求書所界定的范圍為準(zhǔn)。
附圖中符號的簡單說明如下10、40~基底12~柵極氧化層14、44~柵極導(dǎo)體層16、16”~氧化硅層18、26~氮化硅層18”~氮化硅補(bǔ)償間隙壁22、32~離子布植制程24~LDD區(qū)30~主要間隙壁結(jié)構(gòu)34~源極/漏極區(qū)42~柵極介電層46~第一介電層46a~補(bǔ)償間隙壁48~LDD離子布植制程
50~LDD區(qū)52~第二介電層52a~主要側(cè)壁間隙壁54~源極/漏極離子布植制程56~源極/漏極區(qū)
權(quán)利要求1.一種集成電路晶體管,其特征在于所述集成電路晶體管包括一半導(dǎo)體基底具有一柵極結(jié)構(gòu);至少一介電層位于該半導(dǎo)體基底上,其中該介電層包括至少一第一部分沿著該柵極結(jié)構(gòu)的側(cè)壁;一第一摻雜區(qū)位于該半導(dǎo)體基底中,且側(cè)向鄰接于該介電層的該第一部分;一側(cè)壁間隙壁是沿著該柵極結(jié)構(gòu)的側(cè)壁而形成于該介電層上;以及一第二摻雜區(qū)形成于該半導(dǎo)體基底中,且側(cè)向鄰接至該側(cè)壁間隙壁;其中,該介電層為一致密化材料層,其蝕刻率在100∶1的氫氟酸溶液中小于每分鐘200埃。
2.根據(jù)權(quán)利要求1所述的集成電路晶體管,其特征在于該介電層包括至少一第二部分覆蓋該第一摻雜區(qū)。
3.根據(jù)權(quán)利要求1所述的集成電路晶體管,其特征在于該介電層為一L型間隙壁從該柵極結(jié)構(gòu)的該側(cè)壁延伸至該第一摻雜區(qū)。
4.根據(jù)權(quán)利要求1所述的集成電路晶體管,其特征在于該介電層的厚度為10~350埃。
5.根據(jù)權(quán)利要求1所述的集成電路晶體管,其特征在于該介電層為氧化硅、氮氧化硅、氧化硅與氮化硅的交替層或上述的組合。
6.根據(jù)權(quán)利要求1所述的集成電路晶體管,其特征在于該介電層為四乙氧基硅烷氧化物層。
7.根據(jù)權(quán)利要求1所述的集成電路晶體管,其特征在于該側(cè)壁間隙壁為氧化硅、氮氧化硅、氧化硅與氮化硅的交替層或上述的組合。
專利摘要本實(shí)用新型涉及一種集成電路晶體管,用于LDD離子布植制程的補(bǔ)償間隙壁,此補(bǔ)償間隙壁是不借由光微影與干蝕刻制程的全面性沉積所形成,此位于LDD區(qū)上的補(bǔ)償間隙壁在一離子布植制程中可防止基底損失硅與防止摻雜質(zhì)的污染,且具有致密化的特性以改善元件可靠度。
文檔編號H01L27/105GK2777758SQ20042012027
公開日2006年5月3日 申請日期2004年12月22日 優(yōu)先權(quán)日2004年4月9日
發(fā)明者高榮輝, 曹昌勝, 陳燕銘, 吳林峻 申請人:臺灣積體電路制造股份有限公司