專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種雙柵極(double gate)構(gòu)造的MOS型場(chǎng)效應(yīng)晶體管，特別是一種在FIN形狀的半導(dǎo)體層的側(cè)面上或上面上具有柵電極的FINFET。
背景技術(shù)：
近年來(lái)，作為MOS型構(gòu)造的半導(dǎo)體設(shè)備的高性能化的方法之一，提出了在基板上形成FIN形狀的凸型半導(dǎo)體層，在其側(cè)面或上面形成柵電極，從而形成溝道區(qū)域的FINFET。
例如，IEDM Technical Digest pp.437-440(2001)(J.Kedzierski等，以下稱作“文獻(xiàn)1”)中公布了以前的FINFET。
圖19(a)、(b)分別為說(shuō)明以前的FINFET的立體圖以及剖面圖。如圖所示，以前的FINFET中，SOI基板的BOX(埋入氧化膜)101上，形成細(xì)長(zhǎng)的(y軸方向)厚20nm左右的(x軸方向)薄硅FIN102，隔著柵極氧化膜106形成跨越薄硅FIN102的由多晶硅所形成的柵電極103，形成源極焊盤104以及漏極焊盤105。
FINFET中，由于采用如圖19(b)所示的能夠從多晶硅FIN的兩側(cè)加載柵極電壓的雙柵極構(gòu)造，因此能夠?qū)崿F(xiàn)截止特性的提高以及短溝道效應(yīng)的抑制。像這樣，認(rèn)為FINFET是對(duì)于縮短MOS型FET的柵極長(zhǎng)度時(shí)所產(chǎn)生的問(wèn)題的有效解決手段。
另外，例如文獻(xiàn)1中，還提出了改善了上述FINFET的構(gòu)造。公開了幾種例如在硅基板上形成FIN，并能夠加載基板偏壓，從而能夠抑制SOI基板上的完全耗盡型晶體管中所能夠引起的存儲(chǔ)孔(N溝道型的情況)的影響導(dǎo)致的源極·漏極耐壓的惡化的構(gòu)造。
其中，提出了具有在半導(dǎo)體基板上形成具有開口部的絕緣膜，在開口部中形成FIN與柵電極這一特征的，易于制造的構(gòu)造。
圖20(a)為從上方看文獻(xiàn)1中所公布的以前的FINFET之一例的俯視圖，(b)為說(shuō)明圖20(a)中所示的XXb-XXb線剖面的圖，(c)為說(shuō)明圖20(a)中所示的XXc-XXc線剖面的圖。
以前的FINFET具有具有活性區(qū)域的p型Si基板201、均設(shè)置在p型Si基板201的活性區(qū)域上，分別由包含有n型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域209以及漏極區(qū)域210、與源極區(qū)域209以及漏極區(qū)域210相連接，且設(shè)為互相面對(duì)的含有比源極區(qū)域209以及漏極區(qū)域210濃度低的n型雜質(zhì)的LDD區(qū)域208、位于p型Si基板201的活性區(qū)域上，且設(shè)在源極區(qū)域209與漏極區(qū)域210之間的凸型SiFIN203、從SiFIN203的側(cè)面連續(xù)到其上面而設(shè)置的柵極氧化膜204、設(shè)置在柵極氧化膜204上的第1柵電極205、設(shè)置在第1柵電極205上的第2柵電極206、包圍活性區(qū)域的由SiO2所構(gòu)成的絕緣膜202、設(shè)置在第1柵電極205的側(cè)壁上的柵極側(cè)壁絕緣膜207、設(shè)置在第2柵電極206、源極區(qū)域209以及漏極區(qū)域210上的層間絕緣膜211、以及貫通層間絕緣膜到達(dá)源極區(qū)域209或漏極區(qū)域210的連接塞212。
關(guān)于FIN的形成方法，記載有通過(guò)蝕刻去除p型si基板201而形成的方法，以及在p型Si基板201中的絕緣膜202的開口區(qū)域中通過(guò)外延擴(kuò)散成長(zhǎng)來(lái)形成的方法。
但是，這樣所形成的FINFET，具有在任一種情況下在觀看基板全體的情況下都欠缺平坦性的問(wèn)題。
圖21為說(shuō)明混合安裝有以前的平面MOSFET與以前的FINFET的半導(dǎo)體裝置的剖面圖。如圖所示，在混合安裝以前的FINFET與以前的平面MOSFET的情況下，有時(shí)候會(huì)產(chǎn)生基板內(nèi)的級(jí)差增大，無(wú)法統(tǒng)一工序等不便。這里，圖21的左側(cè)所示的為圖20(a)～(c)所示的FINFET，右側(cè)所示的為具有源極區(qū)域309、漏極區(qū)域310、LDD區(qū)域308、第1柵電極305、第2柵電極306、源電極313、漏電極314、柵極側(cè)壁絕緣膜307以及柵極絕緣膜315的平面MOSFET。
如上所述，為了在電子設(shè)備中充分發(fā)揮FINFET的性能，需要使其易于與平面MOSFET集成。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種易于與平面MOSFET集成FINFET。
本發(fā)明的第1半導(dǎo)體裝置具有形成有溝槽(trench)的半導(dǎo)體基板；埋設(shè)在上述溝槽內(nèi)，由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域以及漏極區(qū)域；埋設(shè)在上述溝槽內(nèi)，且設(shè)置在上述源極區(qū)域與上述漏極區(qū)域之間的半導(dǎo)體FIN；從上述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的柵極絕緣膜；以及設(shè)置在上述柵極絕緣膜上的柵電極。
通過(guò)該構(gòu)成，由于半導(dǎo)體FIN、源極區(qū)域、漏極區(qū)域設(shè)置在溝槽內(nèi)，因此與以前的半導(dǎo)體裝置相比，能夠提高基板上面的平坦性。因此，易于和平面MOSFET混合安裝。另外，從基板上凸出的部分較難破損，從而能夠提高成品率。
最好讓上述半導(dǎo)體FIN，由從Si、Si1-xGex(0＜x≤1)，Si1-y-zGeyCz(0＜y＜1，0＜z＜1，0＜y+z＜1)中所選擇的1個(gè)材料構(gòu)成。如果使用Si，便能夠通過(guò)低造價(jià)來(lái)實(shí)現(xiàn)可靠性高的半導(dǎo)體裝置，如果使用SiGe、SiGeC，與使用Si的情況相比，能夠提高移動(dòng)度，實(shí)現(xiàn)性能的向上。
上述柵電極，從上述柵極絕緣膜上連續(xù)設(shè)置到上述半導(dǎo)體基板的上方；上述半導(dǎo)體基板中的上述溝槽的側(cè)壁部分，與上述柵電極中的設(shè)置在上述半導(dǎo)體FIN的側(cè)面上方的部分之間，還設(shè)有分離用絕緣膜；上述半導(dǎo)體基板中的未形成上述溝槽部分，與上述柵電極之間，還設(shè)有絕緣膜。
通過(guò)該構(gòu)成，由于柵極絕緣膜與分離用絕緣膜以及絕緣膜，通過(guò)不同的工序來(lái)設(shè)置，因此，能夠適當(dāng)變更分離用絕緣膜與絕緣膜的厚度，讓柵電極與半導(dǎo)體基板可靠地絕緣。
上述柵電極，從上述柵極絕緣膜上連續(xù)設(shè)置到上述半導(dǎo)體基板的上方；上述柵極絕緣膜，從上述半導(dǎo)體FIN的側(cè)面及其上面，連續(xù)設(shè)置到上述半導(dǎo)體基板中的未形成上述溝槽部分，在上述半導(dǎo)體基板中的未形成上述溝槽部分中，被上述半導(dǎo)體基板與上述柵電極所夾持。
通過(guò)該構(gòu)成，由于柵極絕緣膜兼作用來(lái)絕緣柵電極與半導(dǎo)體基板得絕緣膜，因此不需要分別形成各個(gè)絕緣膜，從而能夠減少制造工序。
最好讓上述半導(dǎo)體FIN，形成為從上述溝槽的底面看為凸出狀，有利于抑制短溝道效應(yīng)。
本發(fā)明的第2半導(dǎo)體裝置，具有第1場(chǎng)效應(yīng)晶體管，其具有形成有溝槽的半導(dǎo)體基板；埋設(shè)在上述溝槽內(nèi)，由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的第1源極區(qū)域以及第1漏極區(qū)域；埋設(shè)在上述溝槽內(nèi)，且設(shè)置在上述第1源極區(qū)域與上述第1漏極區(qū)域之間的半導(dǎo)體FIN；從上述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的第1柵極絕緣膜；以及設(shè)置在上述第1柵極絕緣膜上的第1柵電極；以及第2場(chǎng)效應(yīng)晶體管，其具有設(shè)置在上述半導(dǎo)體基板上的第2柵極絕緣膜；設(shè)置在上述第2柵極絕緣膜上的第2柵電極；以及含有雜質(zhì)，且設(shè)置在位于上述半導(dǎo)體基板中的上述第2柵電極的側(cè)下方的區(qū)域中的第2源極區(qū)域與第2漏極區(qū)域。
通過(guò)該構(gòu)成，能夠讓設(shè)有第1場(chǎng)效應(yīng)晶體管的第1柵電極與第2場(chǎng)效應(yīng)晶體管的第2柵電極的基板面的高度一致，且能夠讓第1源極區(qū)域以及第1漏極區(qū)域的上面高度，與第2源極區(qū)域以及第2漏極區(qū)域的上面高度一致，因此能夠讓含有上述電極的部件的形成工序共通化。
讓上述第1柵電極，從上述第1柵極絕緣膜上連續(xù)設(shè)置到上述半導(dǎo)體基板的上方；上述第1場(chǎng)效應(yīng)晶體管具有上述半導(dǎo)體基板中的上述溝槽的側(cè)壁部分，與上述第1柵電極中的設(shè)置在上述半導(dǎo)體FIN的側(cè)面上方的部分之間，所形成的分離用絕緣膜；以及形成在上述半導(dǎo)體基板與上述第1柵電極之間的絕緣膜，通過(guò)這樣，能夠?qū)?yīng)于電源電壓來(lái)變化分離用絕緣膜的厚度等，從而能夠在第1場(chǎng)效應(yīng)晶體管中，容易地確保耐壓性。
讓上述第1柵電極，從上述第1柵極絕緣膜上連續(xù)設(shè)置到上述半導(dǎo)體基板的上方；上述第1柵極絕緣膜，從上述半導(dǎo)體FIN的側(cè)面及其上面，連續(xù)設(shè)置到上述半導(dǎo)體基板中的未形成上述溝槽部分，在上述半導(dǎo)體基板中的未形成上述溝槽部分中，被上述半導(dǎo)體基板與上述第1柵電極所夾持，通過(guò)這樣，能夠讓柵極絕緣膜與分離用絕緣膜，以及絕緣膜一體形成，從而能夠減少制造工序。
本發(fā)明的半導(dǎo)體裝置的制造方法，用來(lái)制造具有形成有溝槽的半導(dǎo)體基板、埋設(shè)在上述溝槽內(nèi)，由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域以及漏極區(qū)域、埋設(shè)在上述溝槽內(nèi)，且設(shè)置在上述源極區(qū)域與上述漏極區(qū)域之間的半導(dǎo)體FIN、從上述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的柵極絕緣膜、以及設(shè)置在上述柵極絕緣膜上的柵電極的半導(dǎo)體裝置，包括在上述半導(dǎo)體基板中所形成的上述溝槽內(nèi)形成半導(dǎo)體層的工序(a)；從上述半導(dǎo)體層中的成為上述半導(dǎo)體FIN的部分的上面上連續(xù)到側(cè)面上，形成柵極絕緣膜的工序(b)；在上述柵極絕緣膜上形成柵電極的工序(c)；以及將上述柵電極作為掩膜，在上述半導(dǎo)體層中導(dǎo)入雜質(zhì)，在上述半導(dǎo)體層中的位于上述柵電極的側(cè)下方的區(qū)域中，形成源極區(qū)域以及漏極區(qū)域，在被上述源極區(qū)域與上述漏極區(qū)域所夾持，且位于上述柵電極的正下方的區(qū)域中，形成半導(dǎo)體FIN的工序(d)。
通過(guò)該方法，能夠制造具有埋設(shè)在溝槽內(nèi)源極區(qū)域、漏極區(qū)域以及半導(dǎo)體FIN，基板面與以前相比較為平坦的半導(dǎo)體裝置。
讓上述工序(c)中，上述柵電極從上述柵極絕緣膜上連續(xù)設(shè)置到上述半導(dǎo)體基板的上方；而且該方法還包括在上述溝槽的側(cè)壁部分中形成分離用絕緣膜的工序(e)；以及在上述半導(dǎo)體基板上形成絕緣膜的工序(f)，通過(guò)這樣，能夠在工序(e)以及工序(f)中，讓柵極電壓匹配并變更絕緣膜的厚度，因此很容易確保耐壓性。
讓上述柵電極從上述柵極絕緣膜上連續(xù)設(shè)置到上述半導(dǎo)體基板的上方；上述工序(b)中所形成的上述柵極絕緣膜，從上述半導(dǎo)體層中的成為上述半導(dǎo)體FIN的部分的側(cè)面及其上面，連續(xù)設(shè)置到上述半導(dǎo)體基板中的未形成上述溝槽的部分；上述工序(c)中，上述柵電極的一部分，被設(shè)為與上述半導(dǎo)體基板共同夾持上述柵極絕緣膜，通過(guò)這樣，能夠減少制造工序，實(shí)現(xiàn)制造費(fèi)用的降低。


圖1為本發(fā)明的第1實(shí)施方式的相關(guān)FINFET的立體圖。
圖2(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖3(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖4(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖5(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖6(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖7(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖8(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖9(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖10(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖11(a)為說(shuō)明第1實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖12為說(shuō)明將本發(fā)明的第1實(shí)施方式的相關(guān)FINFET與平面MOSFET集成在同一個(gè)基板上的半導(dǎo)體裝置的剖面圖。
圖13(a)為說(shuō)明第2實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖14(a)為說(shuō)明第2實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖15(a)為說(shuō)明第2實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖16(a)為說(shuō)明第2實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖17(a)為說(shuō)明第2實(shí)施方式的相關(guān)FETFET的制造工序的平面圖，(b)、(c)為說(shuō)明該FINFET的制造工序的剖面圖。
圖18為說(shuō)明本發(fā)明的第2實(shí)施方式的相關(guān)FINFET的立體圖。
圖19(a)、(b)分別為說(shuō)明以前的FINFET的立體圖以及剖面圖。
圖20(a)為從上方看以前的FINFET之一例的俯視圖，(b)為說(shuō)明(a)中所示XXb-XXb線剖面的圖，(c)為說(shuō)明(a)中所示XXc-XXc線剖面的圖。
圖21為說(shuō)明將本發(fā)明的第2以往例的相關(guān)FINFET與平面(planer)MOSFET集成在同一個(gè)基板上的半導(dǎo)體裝置的剖面圖。
具體實(shí)施例方式
第1實(shí)施方式下面對(duì)照附圖對(duì)本發(fā)明的第1實(shí)施方式進(jìn)行說(shuō)明。
圖1為說(shuō)明第1實(shí)施方式的相關(guān)FINFET的立體圖，圖11(a)為第1實(shí)施方式的相關(guān)FINFET的俯視圖，(b)為圖11(a)中所示XIb-XIb線中的該FINFET的剖面圖，(c)為圖11(a)中所示XIc-XIc線中的該FINFET的剖面圖。
如圖11(a)～(c)所示，本實(shí)施方式的FINFET，具有設(shè)置在Si等構(gòu)成的半導(dǎo)體基板中且形成有溝槽的p型阱1、埋設(shè)在p型阱的溝槽內(nèi)，同時(shí)含有n型雜質(zhì)的源極區(qū)域14以及漏極區(qū)域15、設(shè)為與源極區(qū)域14相連接且含有比源極區(qū)域14低濃度的n型雜質(zhì)的源極·LDD區(qū)域10、設(shè)為與漏極區(qū)域15相連接且含有比漏極區(qū)域15低濃度的n型雜質(zhì)的漏極·LDD區(qū)域11、埋設(shè)在p型阱1的溝槽內(nèi)，且設(shè)置在源極區(qū)域14與漏極區(qū)域15之間(源極·LDD區(qū)域10與漏極·LDD區(qū)域11之間)的凸型半導(dǎo)體FIN6、從半導(dǎo)體FIN6的側(cè)面連續(xù)到其上面而設(shè)置的由SiO2等構(gòu)成的柵極絕緣膜8、從柵極絕緣膜8上連續(xù)設(shè)置到未形成p型阱1的溝槽的部分上方，例如由多晶硅所構(gòu)成的第1柵電極9、設(shè)置在第1柵電極9上的例如由鈦硅化物所形成的第2柵電極16、設(shè)在p型阱1的溝槽內(nèi)的包圍半導(dǎo)體FIN6以及第1柵電極9的分離用絕緣膜4、設(shè)置在源極區(qū)域14以及漏極區(qū)域15的側(cè)面上的由SiO2等構(gòu)成的第1絕緣膜5、至少在未形成溝槽的區(qū)域中設(shè)置在p型阱1與第1柵電極9之間的第2絕緣膜2、設(shè)置在第1柵電極9的兩側(cè)面上的柵極側(cè)壁絕緣膜12(源極側(cè))、13(漏極側(cè))、設(shè)置在源極區(qū)域14上的例如由鈦硅化物所構(gòu)成的源電極17、以及設(shè)置在漏極區(qū)域15上的例如由鈦硅化物所構(gòu)成的漏電極18。另外，p型阱1的內(nèi)溝槽底部，也即位于源極區(qū)域14、漏極區(qū)域15以及半導(dǎo)體FIN6下的部分中，設(shè)有含有5×1017cm-3程度的p型雜質(zhì)的作為溝道截止層的高濃度摻雜區(qū)域3。
半導(dǎo)體FIN6，例如可以通過(guò)外延擴(kuò)散成長(zhǎng)的硅來(lái)形成，也可以通過(guò)Si1-xGex(0＜x≤1)，Si1-y-zGeyCz(0＜y＜1，0＜z＜1，0＜y+z＜1)等形成。
另外，p型阱1中所含有的雜質(zhì)的濃度例如為5×1015cm-3程度，源極區(qū)域14以及漏極區(qū)域15中所含有的雜質(zhì)的濃度，例如為4×1020cm-3程度。另外，半導(dǎo)體FIN6中所含有的雜質(zhì)濃度為5×1017cm-3程度～5×1018cm-3程度。
作為半導(dǎo)體FIN6通過(guò)Si形成的情況下的設(shè)計(jì)例，在圖1中的x方向(柵極寬度方向)厚為20nm，在z方向(高度方向)高為200nm程度。另外，柵極絕緣膜8厚約為2nm，在第1柵電極9中位于半導(dǎo)體FIN6的側(cè)面上的部分的厚約為75nm，用來(lái)將在第1柵電極9中位于半導(dǎo)體FIN6的側(cè)面上的部分，p型阱1電隔離的分離用絕緣膜4厚為150nm。
本實(shí)施方式的FINFET的特征在于，半導(dǎo)體FIN6和源極區(qū)域14以及漏極區(qū)域15一起埋入在p型阱1的溝槽中。因此，與圖19(a)、(b)以及圖21所示的以前的FINFET相比，基板上的凹凸變小，如下所述，能夠容易地與平面型半導(dǎo)體元件混合安裝。
圖12為說(shuō)明本實(shí)施方式的FINFET與平面MOSFET層積在同一個(gè)基板上的半導(dǎo)體裝置的剖面圖。圖中，左側(cè)所示的FENFET與圖11(a)～(c)中所示的FINFET相同，也使用相同的符號(hào)。這里，圖12的右側(cè)所示的平面型MOSFET具有設(shè)在p型阱(或半導(dǎo)體基板)1上的柵極絕緣膜78、設(shè)在柵極絕緣膜78上的第1柵電極79、設(shè)在第1柵電極79上的第2柵電極86、形成在位于p型阱中的位于第1柵電極79的側(cè)下方區(qū)域中的源極區(qū)域84以及漏極區(qū)域85、設(shè)在源極區(qū)域84上的源電極87、設(shè)在漏極區(qū)域85上的漏電極88、以及埋入在p型阱1內(nèi)的元件分離用絕緣膜19。
通過(guò)比較圖12以及圖21可以得知，本實(shí)施方式的半導(dǎo)體裝置中，能夠讓形成有FINFET的區(qū)域與形成有平面MOSFET的區(qū)域在基板上面的高度相同。詳細(xì)的說(shuō)，本實(shí)施方式中，由于源極區(qū)域14、漏極區(qū)域15以及半導(dǎo)體FIN6埋設(shè)在p型阱的內(nèi)部，因此，能夠讓設(shè)有FINFET的源電極17以及漏電極18的區(qū)域的基板面的高度，與設(shè)有MOSFET的源電極17以及漏電極18的區(qū)域的基板面的高度互相相等。這樣，本實(shí)施方式的FINFET中，形成有源電極以及漏電極等部件的區(qū)域的基板面高度幾乎相同，因此，能夠?qū)INFET制造工序與平面MOSFET制造工序，通過(guò)源·漏電極或柵電極的形成工序來(lái)共同化。因此，能夠讓將FINFET與平面MOSFET集成化的半導(dǎo)體裝置，與以前相比更容易制造，還能夠降低制造費(fèi)用。另外，以前的FINFET中，由于來(lái)自基板面的突出部分較多，因此有時(shí)候制造工序中元件會(huì)破損，而本實(shí)施方式的FINFET中，由于提高了基板面的平坦性，因此能夠提高成品率。另外，由于基板面比以前平坦，從而能夠容易地進(jìn)行布線工序。
接下來(lái)，對(duì)照附圖對(duì)第1實(shí)施方式的相關(guān)FINFET的制造方法之一例進(jìn)行說(shuō)明。
圖2～圖11為說(shuō)明本實(shí)施方式的FINFET的制造方法的工序剖面圖。圖2～圖11的各圖中，(a)為從上方看的情況下的俯視圖，(b)為(a)中的橫向(x方向)的剖面圖，(c)為(a)中的縱向(y方向)的剖面圖。另外，這里的x、y、z方向，與圖1中所示的x、y、z方向相同。
首先，在圖2(a)～(c)中所示的工序中，準(zhǔn)備形成有p型阱的例如由Si所形成的半導(dǎo)體基板。接下來(lái)，在基板上形成例如厚300nm的SiO2所構(gòu)成的第2絕緣膜，將其作為掩膜，蝕刻去除用來(lái)形成晶體管的區(qū)域的p型阱1，設(shè)置溝槽(開口部)100。這里，溝槽100的p型阱1部分的深度約為200nm程度。接下來(lái)，例如將硼離子注入到基板中之后，進(jìn)行緩冷處理，通過(guò)這樣，在p型阱1的溝槽100底部附近，形成作為溝道截止區(qū)的p型高濃度雜質(zhì)區(qū)域3。
接下來(lái)，在圖3(a)～(c)所示的工序中，通過(guò)對(duì)p型阱1的內(nèi)溝槽100的內(nèi)壁部進(jìn)行熱氧化處理，形成分離用絕緣膜4。進(jìn)而，在包括溝槽100的形成區(qū)域的基板全表面上，堆積例如SiO2或SiN，堆積第1絕緣膜5，而不將溝槽100完全埋住。
此時(shí)，作為形成有半導(dǎo)體FIN6的部分的設(shè)計(jì)例，溝槽100的FIN形成部分的大小如下所述。x方向的寬度為320nm，z方向的高度為200nm，第1絕緣膜5的側(cè)壁厚度為75nm，分離用絕緣膜4的側(cè)壁厚度為150nm。另外，設(shè)置在第1絕緣膜5中的第2絕緣膜2上的部分的厚度約為100nm。但是，在細(xì)微化的FINFET的情況下，分離用絕緣膜4的厚度最好為20nm以上，如果為10nm以上便能夠確保耐壓性。
接下來(lái)，在圖4(a)～(c)所示的工序中，通過(guò)蝕刻等去除第1絕緣膜5以及分離用絕緣膜4，殘留各個(gè)側(cè)壁部分，露出高濃度雜質(zhì)區(qū)域3。
接下來(lái)，在圖5(a)～(c)所示的工序中，在先前的工序中露出來(lái)的高濃度雜質(zhì)區(qū)域3上，例如通過(guò)外延擴(kuò)散成長(zhǎng)Si，在溝槽100內(nèi)形成半導(dǎo)體層6a。該半導(dǎo)體層6a形成為從上方看為H字狀，包含有成為源極·漏極焊盤的區(qū)域，以及H字狀中寬度較窄的部分。半導(dǎo)體層6a中，寬度較窄部分在后繼工序中成為半導(dǎo)體FIN6。
接下來(lái)，在圖6(a)～(c)所示的工序中，將開口有用來(lái)形成第1柵電極9的區(qū)域的抗蝕劑作為掩膜，去除第1絕緣膜5，將半導(dǎo)體層6a中的成為半導(dǎo)體FIN6的部分的側(cè)面之一部分以及上面之一部分露出來(lái)。
接下來(lái)，在圖7(a)～(c)所示的工序中，對(duì)半導(dǎo)體層6的露出部分進(jìn)行氧化，形成從作為半導(dǎo)體FIN6的部分的側(cè)面上連續(xù)到上面上的由SiO2膜所構(gòu)成的柵極絕緣膜8。此時(shí)，柵極絕緣膜8的厚度例如為2nm程度。
接下來(lái)，在圖8(a)～(c)所示的工序中，將抗蝕劑7作為掩膜，堆積例如多晶硅，使其隔著絕緣膜8覆蓋半導(dǎo)體層6a中的成為半導(dǎo)體FIN6的部分，形成第1柵電極9。
接下來(lái)，在圖9(a)～(c)所示的工序中，在去除抗蝕劑7之后，將第1柵電極9作為掩膜。例如將磷離子注入到半導(dǎo)體層6a中，在位于第1柵電極9的側(cè)下方的區(qū)域中，形成源極·LDD區(qū)域10以及漏極·LDD區(qū)域11。這里，源極·LDD區(qū)域10以及漏極·LDD區(qū)域11，被形成為從上方看與第1柵電極9的端部部分重疊。源極·LDD區(qū)域10以及漏極·LDD區(qū)域11中所含有的磷的濃度，為5×1019cm-3程度。
接下來(lái)，在圖10(a)～(c)所示的工序中，在第1柵電極9的側(cè)面上形成柵極側(cè)壁絕緣膜12、13。之后，將第1柵電極9以及柵極側(cè)壁絕緣膜12、13作為掩膜，例如將磷離子注入到半導(dǎo)體層6a中，形成夾持第1柵電極9的源極區(qū)域14以及漏極區(qū)域15。源極區(qū)域14以及漏極區(qū)域15中所含有的磷的濃度，為4×1020cm-3程度。另外，通過(guò)經(jīng)歷本工序以及圖9(a)～(c)所示的LDD區(qū)域形成工序，與半導(dǎo)體層6a中的第1柵電極9重疊的部分(除了LDD區(qū)域)，成為凸起的半導(dǎo)體FIN6。
接下來(lái)，在圖11(a)～(c)所示的工序中，將源極區(qū)域14、漏極區(qū)域15以及第1柵電極9的上面部例如鈦硅化物化，在第1柵電極9上形成第2柵電極16，在源極區(qū)域14上形成源電極17，在漏極區(qū)域15上形成漏電極18。通過(guò)這樣，形成圖12所示的FINFET。
通過(guò)本實(shí)施方式的制造方法，能夠?qū)雽?dǎo)體FIN6形成為不從p型阱1(也即硅基板)的表面突出的平坦的FINFET，從而能夠容易地進(jìn)行與平面MOSFET的集成。例如，圖11(a)～(c)所示的自對(duì)準(zhǔn)多晶硅化物(salicide)工序以及布線工序、層間絕緣膜形成工序等，能夠在FINFET形成區(qū)域與平面MOSFET形成區(qū)域中共同化。
另外，由于在p型阱中形成溝槽，形成側(cè)壁，因此由于外延擴(kuò)散成長(zhǎng)半導(dǎo)體FIN6，所以能夠容易地形成比曝光界線更細(xì)的半導(dǎo)體FIN6。另外，本實(shí)施方式的FINFET中，動(dòng)作時(shí)的半導(dǎo)體FIN變成完全耗盡的狀態(tài)，因此很難引起短溝道效應(yīng)。另外，本實(shí)施方式的FINFET，還具有基板容量與通常的MOSFET相比較小的這一優(yōu)點(diǎn)。
另外，通將基板中所形成的溝槽挖的較深，還能夠形成較高的半導(dǎo)體FIN6，從而能夠通過(guò)小面積來(lái)擴(kuò)大溝道面積。另外，由于高度例如為300～600nm程度的半導(dǎo)體FIN6也被埋入，因此制造工序中部件不會(huì)破損，而能夠保持FINFET為穩(wěn)定的形狀。另外，由于p型阱1與半導(dǎo)體FIN6互相接觸，因此可以經(jīng)截止層以及基板給半導(dǎo)體FIN6加載偏壓，從而很難成為完全耗盡型SOI設(shè)備，也沒有積蓄孔所引起的耐壓降低的問(wèn)題。因此，本實(shí)施方式的FINFET中，最好與Si基板一樣使用SOI基板。
另外，本實(shí)施方式的FINFET中，柵極絕緣膜8、分離用絕緣膜4以及第2絕緣膜2分別通過(guò)不同的工序形成，因此能夠任意設(shè)定分離用絕緣膜4以及第2絕緣膜2的厚度，容易地確保必要的耐壓性。
另外，本實(shí)施方式的FINFET中，由于柵極絕緣膜8的厚度，在設(shè)置在半導(dǎo)體FIN6的側(cè)面上的部分與設(shè)置在上面上的部分幾乎相同，但是柵極絕緣膜8中，即使設(shè)置在半導(dǎo)體FIN6的上面部分比設(shè)置在半導(dǎo)體FIN6的側(cè)面上的部分厚，也能夠?qū)⒈緦?shí)施方式的FINFET用作雙柵極的FINFET。
另外，以上只對(duì)n溝道型FINFET進(jìn)行了說(shuō)明，但p溝道型FINFET也能夠通過(guò)同樣的方法進(jìn)行制造。
(第2實(shí)施方式)
下面參照附圖對(duì)本發(fā)明的第2實(shí)施方式的相關(guān)FINFET進(jìn)行說(shuō)明。
圖17(a)為從上方看本實(shí)施方式的FINFET的情況下的俯視圖，(b)為本實(shí)施方式的FINFET的、(a)中所示XVIIb-XVIIb線中的剖面圖，(c)為本實(shí)施方式的FINFET的、(a)中所示XVIIc-XVIIc線中的剖面圖。圖18為說(shuō)明本實(shí)施方式的相關(guān)FINFET的立體圖。
如圖17(a)～(c)所示，第2實(shí)施方式的FINFET，具有設(shè)置在Si等構(gòu)成的半導(dǎo)體基板中且形成有溝槽的p型阱51、埋設(shè)在p型阱的溝槽內(nèi)，同時(shí)含有n型雜質(zhì)的源極區(qū)域62以及漏極區(qū)域63、設(shè)為與源極區(qū)域62相連接且含有比源極區(qū)域62低濃度的n型雜質(zhì)的源極·LDD區(qū)域58、設(shè)為與漏極區(qū)域63相連接且含有比漏極區(qū)域63低濃度的n型雜質(zhì)的漏極·LDD區(qū)域59、埋設(shè)在p型阱51的溝槽內(nèi)，且設(shè)置在源極區(qū)域62與漏極區(qū)域63之間(源極·LDD區(qū)域58與漏極·LDD區(qū)域59之間)的凸型半導(dǎo)體FIN54、至少?gòu)陌雽?dǎo)體FIN54的側(cè)面連續(xù)到其上面而設(shè)置的由SiO2等構(gòu)成的柵極絕緣膜55、從柵極絕緣膜55上連續(xù)設(shè)置到未形成p型阱51的溝槽的部分上方，例如由多晶硅所構(gòu)成的第1柵電極57、設(shè)置在第1柵電極57上的例如由鈦硅化物所形成的第2柵電極64、設(shè)置在源極區(qū)域62以及漏極區(qū)域63的側(cè)面上的由SiO2等構(gòu)成的第1絕緣膜53、設(shè)置在第1柵電極57的兩側(cè)面上的柵極側(cè)壁絕緣膜60(源極側(cè))、61(漏極側(cè))、設(shè)置在源極區(qū)域62上的例如由鈦硅化物所構(gòu)成的源電極65、以及設(shè)置在漏極區(qū)域63上的例如由鈦硅化物所構(gòu)成的漏電極66。另外，本實(shí)施方式的FINFET中，柵極絕緣膜55不但在半導(dǎo)體FIN54的側(cè)面以及上面上，還在溝槽的底面以及側(cè)面上，延伸到溝槽外的p型阱51上。換而言之，柵極絕緣膜55，具有被第1柵電極57以及半導(dǎo)體FIN54夾持的部分，以及被第1柵電極57與p型阱51夾持的部分。另外，柵極絕緣膜55的厚度約為2nm。
另外，p型阱51的內(nèi)溝槽底部，也即位于源極區(qū)域62、漏極區(qū)域63以及半導(dǎo)體FIN54下的部分中，設(shè)有含有5×1017cm-3程度的p型雜質(zhì)的作為溝道截止層的高濃度摻雜區(qū)域52。
本實(shí)施方式的FINFET，柵極絕緣膜、第2絕緣膜以及分離用絕緣膜一體化設(shè)置，這一點(diǎn)與第1實(shí)施方式的相關(guān)FINFET不同。也即，本實(shí)施方式的FINFET中，柵極絕緣膜55延伸到溝槽外部，起到相當(dāng)于第1實(shí)施方式中的第2絕緣膜2(參照?qǐng)D11)以及分離用絕緣膜4的作用。
通過(guò)這樣的構(gòu)成，用來(lái)讓第1柵電極57以及p型阱51絕緣的絕緣膜，能夠與柵極絕緣膜55同時(shí)形成，因此能夠減少制造工序，降低制造費(fèi)用。另外，柵電極部分的平坦性也優(yōu)于第1實(shí)施方式的FINFET。
接下來(lái)，對(duì)照附圖對(duì)第2實(shí)施方式的相關(guān)FINFET的制造方法之一例進(jìn)行說(shuō)明。
圖13～圖17為說(shuō)明本實(shí)施方式的FINFET的制造方法的工序剖面圖。圖13～圖17的各圖中，(a)為從上方看的情況下的俯視圖，(b)為(a)中的橫向(x方向)的剖面圖，(c)為(a)中的縱向(y方向)的剖面圖。
首先，在圖13(a)～(c)中所示的工序中，在設(shè)置在半導(dǎo)體基板上的p型阱51中，形成例如由SiO2所構(gòu)成的絕緣膜49之后，例如將抗蝕劑50作為掩膜，去除絕緣膜49以及所期望的p型阱51，形成所期望的溝槽(由于與圖2幾乎相同因此未圖示)。該溝槽的大小以及形狀與第1實(shí)施方式相同。之后，將硼離子注入到p型阱51中之后，進(jìn)行緩冷處理，在p型阱51的溝槽100底部附近，形成作為溝道截止區(qū)(穿通截止區(qū))的p型高濃度雜質(zhì)區(qū)域52。
接下來(lái)，在溝槽的側(cè)壁上，形成例如由SiO2膜所構(gòu)成的第1絕緣膜53。之后，在p型阱51中的高濃度雜質(zhì)區(qū)域52上，例如外延擴(kuò)散成長(zhǎng)Si，通過(guò)這樣，在溝槽內(nèi)形成半導(dǎo)體層54a。該半導(dǎo)體層54形成為從上方看為H字狀，包含有成為源極·漏極焊盤的區(qū)域，以及H字狀中寬度較窄的部分。半導(dǎo)體層6a中，寬度較窄部分在后繼工序中成為半導(dǎo)體FIN54。
接下來(lái)，在圖14(a)～(c)所示的工序中，例如將開口有用來(lái)形成第1柵電極57的區(qū)域的抗蝕劑56作為掩膜，將成為半導(dǎo)體FIN54的部分中所設(shè)置的第1絕緣膜53以及絕緣膜49去除，讓半導(dǎo)體層54a中的成為半導(dǎo)體FIN54的部分露出來(lái)，接下來(lái)，對(duì)p型阱51以及半導(dǎo)體層54a中的之后成為半導(dǎo)體FIN54的部分的露出部分，以及p型阱51的露出部分進(jìn)行氧化，形成柵極絕緣膜55。本實(shí)施方式中所形成的柵極絕緣膜55，不但在成為半導(dǎo)體FIN的部分的側(cè)面以及上面上，還從溝槽的底部以及側(cè)壁連續(xù)設(shè)置到溝槽外部的p型阱51上。
接下來(lái)，在圖15(a)～(c)所示的工序中，將抗蝕劑56作為掩膜，堆積例如多晶硅，填充縫隙，使其隔著柵極絕緣膜55覆蓋成為半導(dǎo)體FIN54的部分，形成第1柵電極57。接下來(lái)，在去除抗蝕劑56之后，將第1柵電極57作為掩膜。例如將磷離子注入到半導(dǎo)體層54a中，在半導(dǎo)體層54a中的位于第1柵電極57的側(cè)下方的區(qū)域中，形成源極·LDD區(qū)域58以及漏極·LDD區(qū)域59。
接下來(lái)，在圖16(a)～(c)所示的工序中，通過(guò)公知的方法形成柵極側(cè)壁絕緣膜60、61之后，將第1柵電極57以及柵極側(cè)壁絕緣膜60、61作為掩膜，例如注入磷離子，在半導(dǎo)體層54中的位于第1柵電極57的側(cè)下方區(qū)域中，形成源極區(qū)域62以及漏極區(qū)域63。另外，通過(guò)經(jīng)歷本工序以及圖15(a)～(c)所示的LDD區(qū)域形成工序，在俯視的情況下與半導(dǎo)體層54a中的第1柵電極57重疊的部分(除了LDD區(qū)域)，成為凸起的半導(dǎo)體FIN54。
接下來(lái)，在圖17(a)～(c)所示的工序中，將第1柵電極57、源極區(qū)域62以及漏極區(qū)域63的上面部例如鈦硅化物化，在第1柵電極57上形成第2柵電極64，在源極區(qū)域62上形成源電極65，在漏極區(qū)域63上形成漏電極66。通過(guò)這樣，形成圖18所示的FINFET。
通過(guò)本實(shí)施方式，能夠讓形成有FINFET的源電極65以及漏電極66的基板面的高度，與形成有平面MOSFET的源電極以及漏電極的基板面的高度幾乎一樣。
本實(shí)施方式的FINFET，通過(guò)圖14(a)～(c)所示的工序所形成的柵極絕緣膜55，還能夠起到第1柵電極57與p型阱51之間的分離用絕緣膜的作用。因此，本實(shí)施方式的FINFET的制造方法中，與第1實(shí)施方式的相關(guān)半導(dǎo)體裝置的方法相比，不需要形成分離用絕緣膜的工序，因此與第1實(shí)施方式的半導(dǎo)體裝置相比較容易制造。另外，本實(shí)施方式的FINFET中，柵極絕緣膜55的厚度為2nm且大體均勻。這樣，第1柵電極57部分的平坦性也很優(yōu)秀。
另外，本實(shí)施方式的FINFET中，由于柵極絕緣膜55承擔(dān)了第1柵電極57與p型阱51之間的分離用絕緣膜的功能，因此耐壓性有限。但是，隨著半導(dǎo)體集成電路的細(xì)微化的不斷發(fā)展，電源電壓也在降低，因此，即使用作分離用絕緣膜的柵極絕緣膜的厚度為2nm左右，也能夠讓第1柵電極57與p型阱51充分電隔離。本實(shí)施方式的FINFET最好用在低壓用電路中。
另外，第1、第2實(shí)施方式的相關(guān)半導(dǎo)體裝置中，半導(dǎo)體FIN的材料，除了通過(guò)外延擴(kuò)散成長(zhǎng)的硅來(lái)形成，也可以通過(guò)硅化鍺Si1-xGex(0＜x≤1＝，或硅化鍺碳Si1-y-zGeyCz(0＜y＜1，0＜z＜1，0＜y+z＜1＝等形成。
另外，由于FIN為硅半導(dǎo)體，用來(lái)形成FIN的側(cè)壁為絕緣膜(第1絕緣膜53)因此，可以通過(guò)能夠選擇蝕刻的硅化鍺半導(dǎo)體與硅半導(dǎo)體的組合來(lái)形成。
另外，柵極絕緣膜55并不僅限于SiO2膜，還可以是SiN膜或High-K材料。第1柵電極57的材料只要是導(dǎo)電性材料就可以，并不僅限于多晶硅，可以是W(鎢)等金屬材料。
本發(fā)明的半導(dǎo)體裝置，可以用作要求小型化或高性能化的電子設(shè)備，特別是混合安裝有平面MOSFET等半導(dǎo)體元件與FINFET的電子設(shè)備。
權(quán)利要求書(按照條約第19條的修改)1.(補(bǔ)正后)一種半導(dǎo)體裝置，其特征在于，具有形成有溝槽的半導(dǎo)體基板；埋設(shè)在所述溝槽內(nèi)，由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域以及漏極區(qū)域；埋設(shè)在所述溝槽內(nèi)，且設(shè)置在所述源極區(qū)域與所述漏極區(qū)域之間的半導(dǎo)體FIN；從所述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的柵極絕緣膜；以及在所述溝槽內(nèi)，具有向所述半導(dǎo)體FIN的兩側(cè)方區(qū)域朝下方突出的終端部分，并設(shè)置在所述柵極絕緣膜上的柵電極。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體FIN，由從Si、Si1-xGex，Si1-y-zGeyCz中所選擇的1個(gè)材料構(gòu)成，其中，0＜x≤1，且0＜y＜1，0＜z＜1，0＜y+z＜1。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述柵電極，從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述半導(dǎo)體基板中的所述溝槽的側(cè)壁部分、和所述柵電極中的設(shè)置在所述半導(dǎo)體FIN的側(cè)面上方的部分之間，還設(shè)有分離用絕緣膜；所述半導(dǎo)體基板中的未形成所述溝槽的部分、和所述柵電極之間，還設(shè)有絕緣膜。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述柵電極，從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述柵極絕緣膜，從所述半導(dǎo)體FIN的側(cè)面以及上面，連續(xù)設(shè)置到所述半導(dǎo)體基板中的未形成所述溝槽的部分，在所述半導(dǎo)體基板中的未形成所述溝槽部分中，所述柵極絕緣膜被所述半導(dǎo)體基板和所述柵電極所夾。
5.如權(quán)利要求1～4中任一個(gè)所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體FIN被形成為當(dāng)從所述溝槽的底面看時(shí)呈凸出狀。
6.(補(bǔ)正后)一種半導(dǎo)體裝置，其特征在于，具有
第1場(chǎng)效應(yīng)晶體管，其具有形成有溝槽的半導(dǎo)體基板；埋設(shè)在所述溝槽內(nèi)，由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的第1源極區(qū)域以及第1漏極區(qū)域；埋設(shè)在所述溝槽內(nèi)，且設(shè)置在所述第1源極區(qū)域與所述第1漏極區(qū)域之間的半導(dǎo)體FIN；從所述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的第1柵極絕緣膜；以及在所述溝槽內(nèi)，具有向所述半導(dǎo)體FIN的兩側(cè)方區(qū)域朝下方突出的終端部分，并設(shè)置在所述第1柵極絕緣膜上的第1柵電極；以及，第2場(chǎng)效應(yīng)晶體管，其具有設(shè)置在所述半導(dǎo)體基板上的第2柵極絕緣膜；設(shè)置在所述第2柵極絕緣膜上的第2柵電極；以及含有雜質(zhì)，且設(shè)置在位于所述半導(dǎo)體基板中的所述第2柵電極的側(cè)下方的區(qū)域中的第2源極區(qū)域及第2漏極區(qū)域。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于所述第1柵電極，從所述第1柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述第1場(chǎng)效應(yīng)晶體管還具有形成在所述半導(dǎo)體基板中的所述溝槽的側(cè)壁部分、和所述第1柵電極中的設(shè)置在所述半導(dǎo)體FIN的側(cè)面上方的部分之間的分離用絕緣膜；以及，形成在所述半導(dǎo)體基板與所述第1柵電極之間的第2絕緣膜。
8.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于所述第1柵電極，從所述第1柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述第1柵極絕緣膜，從所述半導(dǎo)體FIN的側(cè)面及上面，連續(xù)設(shè)置到所述半導(dǎo)體基板中的未形成所述溝槽部分，在所述半導(dǎo)體基板中的未形成所述溝槽部分中，所述第1柵極絕緣膜被所述半導(dǎo)體基板和所述第1柵電極所夾。
9.(補(bǔ)正后)一種半導(dǎo)體裝置的制造方法，用來(lái)制造以下的半導(dǎo)體裝置，即，該半導(dǎo)體裝置具有形成有溝槽的半導(dǎo)體基板、埋設(shè)在所述半導(dǎo)體基板中的所述溝槽內(nèi)且由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域以及漏極區(qū)域、埋設(shè)在所述溝槽內(nèi)且設(shè)置在所述源極區(qū)域與所述漏極區(qū)域之間的半導(dǎo)體FIN、從所述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的柵極絕緣膜、以及設(shè)置在所述柵極絕緣膜上的柵電極，該半導(dǎo)體裝置的制造方法的特征在于，包括在所述半導(dǎo)體基板上形成所述溝槽的工序(a)；在所述溝槽的側(cè)壁形成絕緣膜的工序(b)；將所述絕緣膜作為掩膜，在所述溝槽內(nèi)形成包含所述半導(dǎo)體FIN的半導(dǎo)體層的工序(c)；去除所述絕緣膜的工序(d)；從所述半導(dǎo)體層中的成為所述半導(dǎo)體FIN的部分的上面上連續(xù)到側(cè)面上，形成柵極絕緣膜的工序(e)；在所述柵極絕緣膜上形成柵電極的工序(f)；以及，將所述柵電極作為掩膜，在所述半導(dǎo)體層中導(dǎo)入雜質(zhì)，在所述半導(dǎo)體層中的位于所述柵電極的側(cè)下方的區(qū)域中，形成源極區(qū)域以及漏極區(qū)域，在被所述源極區(qū)域與所述漏極區(qū)域所夾，且位于所述柵電極的正下方的區(qū)域中，形成半導(dǎo)體FIN的工序(g)。
10.(補(bǔ)正后)如權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于所述工序(f)中，所述柵電極從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述半導(dǎo)體裝置的制造方法還包括在所述溝槽的側(cè)壁部分形成分離用絕緣膜的工序(h)；和在所述半導(dǎo)體基板上形成絕緣膜的工序(i)。
11.(補(bǔ)正后)如權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于所述柵電極從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；在所述工序(e)中所形成的所述柵極絕緣膜，從所述半導(dǎo)體層中的成為所述半導(dǎo)體FIN的部分的側(cè)面及上面，連續(xù)設(shè)置到所述半導(dǎo)體基板中的未形成所述溝槽的部分；所述工序(f)中，所述柵電極的一部分被設(shè)為與所述半導(dǎo)體基板共同夾持所述柵極絕緣膜。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具有形成有溝槽的半導(dǎo)體基板；埋設(shè)在所述溝槽內(nèi)，由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域以及漏極區(qū)域；埋設(shè)在所述溝槽內(nèi)，且設(shè)置在所述源極區(qū)域與所述漏極區(qū)域之間的半導(dǎo)體FIN；從所述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的柵極絕緣膜；以及設(shè)置在所述柵極絕緣膜上的柵電極。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體FIN，由從Si、Si1-xGex，Si1-y-zGeyCz中所選擇的1個(gè)材料構(gòu)成，其中，0＜x≤1，且0＜y＜1，0＜z＜1，0＜y+z＜1。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述柵電極，從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述半導(dǎo)體基板中的所述溝槽的側(cè)壁部分、和所述柵電極中的設(shè)置在所述半導(dǎo)體FIN的側(cè)面上方的部分之間，還設(shè)有分離用絕緣膜；所述半導(dǎo)體基板中的未形成所述溝槽的部分、和所述柵電極之間，還設(shè)有絕緣膜。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述柵電極，從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述柵極絕緣膜，從所述半導(dǎo)體FIN的側(cè)面以及上面，連續(xù)設(shè)置到所述半導(dǎo)體基板中的未形成所述溝槽的部分，在所述半導(dǎo)體基板中的未形成所述溝槽部分中，所述柵極絕緣膜被所述半導(dǎo)體基板和所述柵電極所夾。
5.如權(quán)利要求1～4中任一個(gè)所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體FIN被形成為當(dāng)從所述溝槽的底面看時(shí)呈凸出狀。
6.一種半導(dǎo)體裝置，其特征在于，具有第1場(chǎng)效應(yīng)晶體管，其具有形成有溝槽的半導(dǎo)體基板；埋設(shè)在所述溝槽內(nèi)，由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的第1源極區(qū)域以及第1漏極區(qū)域；埋設(shè)在所述溝槽內(nèi)，且設(shè)置在所述第1源極區(qū)域與所述第1漏極區(qū)域之間的半導(dǎo)體FIN；從所述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的第1柵極絕緣膜；以及設(shè)置在所述第1柵極絕緣膜上的第1柵電極；以及，第2場(chǎng)效應(yīng)晶體管，其具有設(shè)置在所述半導(dǎo)體基板上的第2柵極絕緣膜；設(shè)置在所述第2柵極絕緣膜上的第2柵電極；以及含有雜質(zhì)，且設(shè)置在位于所述半導(dǎo)體基板中的所述第2柵電極的側(cè)下方的區(qū)域中的第2源極區(qū)域及第2漏極區(qū)域。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于所述第1柵電極，從所述第1柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述第1場(chǎng)效應(yīng)晶體管還具有形成在所述半導(dǎo)體基板中的所述溝槽的側(cè)壁部分、和所述第1柵電極中的設(shè)置在所述半導(dǎo)體FIN的側(cè)面上方的部分之間的分離用絕緣膜；以及，形成在所述半導(dǎo)體基板與所述第1柵電極之間的第2絕緣膜。
8.如權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于所述第1柵電極，從所述第1柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述第1柵極絕緣膜，從所述半導(dǎo)體FIN的側(cè)面及上面，連續(xù)設(shè)置到所述半導(dǎo)體基板中的未形成所述溝槽部分，在所述半導(dǎo)體基板中的未形成所述溝槽部分中，所述第1柵極絕緣膜被所述半導(dǎo)體基板和所述第1柵電極所夾。
9.一種半導(dǎo)體裝置的制造方法，用來(lái)制造以下的半導(dǎo)體裝置，即，該半導(dǎo)體裝置具有形成有溝槽的半導(dǎo)體基板、埋設(shè)在所述溝槽內(nèi)且由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域以及漏極區(qū)域、埋設(shè)在所述溝槽內(nèi)且設(shè)置在所述源極區(qū)域與所述漏極區(qū)域之間的半導(dǎo)體FIN、從所述半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的柵極絕緣膜、以及設(shè)置在所述柵極絕緣膜上的柵電極，該半導(dǎo)體裝置的制造方法的特征在于，包括在所述半導(dǎo)體基板中所形成的所述溝槽內(nèi)形成半導(dǎo)體層的工序(a)；從所述半導(dǎo)體層中的成為所述半導(dǎo)體FIN的部分的上面上連續(xù)到側(cè)面上，形成柵極絕緣膜的工序(b)；在所述柵極絕緣膜上形成柵電極的工序(c)；以及，將所述柵電極作為掩膜，在所述半導(dǎo)體層中導(dǎo)入雜質(zhì)，在所述半導(dǎo)體層中的位于所述柵電極的側(cè)下方的區(qū)域中，形成源極區(qū)域以及漏極區(qū)域，在被所述源極區(qū)域與所述漏極區(qū)域所夾，且位于所述柵電極的正下方的區(qū)域中，形成半導(dǎo)體FIN的工序(d)。
10.如權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于所述工序(c)中，所述柵電極從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；所述半導(dǎo)體裝置的制造方法還包括在所述溝槽的側(cè)壁部分形成分離用絕緣膜的工序(e)；和在所述半導(dǎo)體基板上形成絕緣膜的工序(f)。
11.如權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于所述柵電極從所述柵極絕緣膜上連續(xù)設(shè)置到所述半導(dǎo)體基板的上方；在所述工序(b)中所形成的所述柵極絕緣膜，從所述半導(dǎo)體層中的成為所述半導(dǎo)體FIN的部分的側(cè)面及上面，連續(xù)設(shè)置到所述半導(dǎo)體基板中的未形成所述溝槽的部分；所述工序(c)中，所述柵電極的一部分被設(shè)為與所述半導(dǎo)體基板共同夾持所述柵極絕緣膜。
全文摘要
一種半導(dǎo)體裝置，其具有形成有溝槽的半導(dǎo)體基板、埋設(shè)在溝槽內(nèi)且由含有相同的導(dǎo)電型雜質(zhì)的半導(dǎo)體所形成的源極區(qū)域以及漏極區(qū)域、埋設(shè)在溝槽內(nèi)且設(shè)置在上述源極區(qū)域與上述漏極區(qū)域之間的半導(dǎo)體FIN、從半導(dǎo)體FIN的側(cè)面連續(xù)設(shè)置到其上面的柵極絕緣膜、設(shè)置在柵極絕緣膜上的柵電極、以及設(shè)置在溝槽內(nèi)且包圍源極區(qū)域與漏極區(qū)域的第1絕緣膜。
文檔編號(hào)H01L21/84GK1762047SQ20048000741
公開日2006年4月19日 申請(qǐng)日期2004年3月19日 優(yōu)先權(quán)日2003年3月20日
發(fā)明者巖永順子, 高木剛, 神澤好彥, 空田晴之, 齊藤?gòu)? 川島孝啟 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社