專利名稱：制備雙金屬柵器件的方法
技術領域：
本發(fā)明一般涉及半導體器件的設計和制備，更具體地，涉及具有雙金屬柵的金屬氧化物半導體(MOS)器件的設計和制備，其中雙金屬柵的制備以減少對柵下面的介質材料的破壞的方式而實現(xiàn)。
背景技術：
半導體器件技術繼續(xù)不可避免地發(fā)展到亞微特征尺寸的領域。作為特征尺寸減小的結果，曾經(jīng)被忽視的器件設計和制備方面現(xiàn)在非常重要，因為在長溝道器件中只產(chǎn)生第二級影響，并已存在對傳統(tǒng)的器件設計和制備技術的具有生命力的大量的修正。例如，傳統(tǒng)MOS晶體管中溝道長度和柵氧化物厚度的侵略性按比例縮小加劇了多晶硅柵損耗、高的柵電阻、高的隧道泄漏電流以及摻雜物(例如硼)滲透到器件的溝道區(qū)域的問題。具體地，曾經(jīng)依賴于多晶硅作為柵導體且二氧化硅作為柵介質的CMOS技術，現(xiàn)在期望使用雙金屬柵導體和金屬氧化物(MeOx)柵介質。
由于表現(xiàn)出相對高的介電常數(shù)(K)，MeOx柵介質材料是有利的，從而使得在不對所沉積的介質層的物理和電特性產(chǎn)生負作用的情況下沉積更厚的柵介質層。例如，當經(jīng)受由高電場產(chǎn)生的壓力時，薄的氧化物膜容易受到災難性的破壞。具體地，SiO2能夠經(jīng)受大約12mv/cm的最大電場。本申請中，許多過渡金屬氧化物已被證明適合作為SiO2的替代物例如，鋯、鉿、鋁、鑭、鍶、鈦及其組合的氧化物。
除在柵介質中的增強之外，在使用金屬柵作為多晶硅的替代物中已造成極大的興趣。金屬柵不僅消除了柵損耗和硼滲透作用。而且還提供顯著更低的表面電阻。在一種方法中，集成柵結構可以組合在CMOS設計中。與這種方法相一致，已采用具有硅的價帶和導帶的大約中點的功函數(shù)的金屬。然而，已經(jīng)確定，對于所述金屬功函數(shù)給定這樣的值，所得到的器件閾值電壓VT對于可處理的溝道摻雜而言太高。溝道計數(shù)摻雜(channel-counter doping)而減小VT則產(chǎn)生其它的問題，例如短溝道和截止特性的退化。因此，按照集成、雙金屬柵形成的解決方法已被建議在CMOS設計中使用。以MeOx柵介質和集成的雙金屬柵導體為基礎的CMOS晶體管設計在下文中進行說明。
圖1是組合了MeOx柵介質11和集成的雙金屬柵導體12的現(xiàn)有技術的晶體管10的簡化橫截面視圖。CMOS晶體管本身包括有典型地在n阱(未示出)中形成的pMOS晶體管101和有典型地在p阱(未示出)中形成的nMOS晶體管102。器件設計者先驗地理解CMOS晶體管10還包括襯底中的溝槽隔離(在圖1中未示出)，用以分離pMOS晶體管101和nMOS晶體管102。柵介質11被沉積在pMOS晶體管101和nMOS晶體管102上方的半導體襯底的表面上。如上所述，CMOS晶體管10還整合了制作成第一金屬柵導體121和第二金屬柵導體122的雙金屬柵導體12。第一金屬柵導體121沉積和形成在pMOS區(qū)域101上方的柵介質11上。第二金屬柵導體122沉積在第一金屬柵導體121的上方和nMOS區(qū)域102上方的柵介質11上。
如上所指，由于現(xiàn)在將被提供的原因，雙金屬柵導體121和122由異種金屬材料形成。特別地，已發(fā)現(xiàn)當?shù)谝唤饘賹w121(形成于pMOS區(qū)域101的上方)的功函數(shù)接近于硅的價帶且第二金屬導體121(形成于nMOS區(qū)域102的上方)的功函數(shù)接近于硅的導帶時獲得良好的性能。實際上，目前較明確地確定，對于柵長在50納米以下的塊材CMOS，各自具有處于硅的帶邊緣(導帶和價帶)的大約0.2eV之內的功函數(shù)的兩種不同的柵金屬是需要的。因此，可選的金屬柵導體121包括錸、銥、鉑、鉬、釕和釕氧化物；可選的金屬柵導體122包括鈦、釩、鋯、鉭、鋁、鈮和氮化鉭。但是，并不假定上面列舉的是窮舉的，其它的金屬、合金或復合物可以是，或者可以被發(fā)現(xiàn)是適合于作為雙金屬柵體系中的柵導體使用。
一般地，現(xiàn)有的制作CMOS晶體管10的柵結構的方法按圖2簡要說明進行。在襯底表面沉積MeOx柵介質11之后，沉積第一金屬柵導體121，最好采用化學氣相沉積(CVD)技術，盡管也可采用其它沉積技術，例如物理氣相沉積(PVD)或原子層沉積(ALD)。然后第一金屬材料被光刻圖案化，使得pMOS區(qū)域101上方的第一金屬材料被光致抗蝕劑21保護。如圖2中所說明的，然后進行金屬去除蝕刻，使得nMOS區(qū)域101上方的第一金屬材料被去除直至介質層11。在一個具體實施方式
中，在硫酸、過氧化氫和水的溶液中采用濕法蝕刻可以實現(xiàn)金屬去除。然后沉積第二金屬材料，結果形成在圖1中示出的結構。
上面的過程在nMOS區(qū)域102的上方引入損壞柵介質11的可能。柵介質11的易損區(qū)域在圖2中以虛線區(qū)111說明。該問題的緣由可參照圖2來認識。首先，覆蓋在nMOS區(qū)域102的介質層11的區(qū)域經(jīng)受兩個金屬沉積步驟最初是在第一金屬材料沉積時，再次是在第二金屬材料沉積時。但是可能更有害地，柵介質11的nMOS部分被暴露到用于選擇性地去除nMOS區(qū)域上方的第一金屬材料的金屬去除蝕刻過程。nMOS區(qū)域102上方的第一金屬121的去除幾乎不可避免地要破壞到暴露的柵介質。
盡管當一定的耐用的MeOx材料(例如HfO2)被用作柵介質材料時上面的方法已被證明是可以接受的，但可預料當經(jīng)受上述的雙金屬整合過程時其它柵介質將經(jīng)歷破壞。因此，需要一種不危及MeOx介質層的制作雙金屬柵器件的方法。

發(fā)明內容
根據(jù)本發(fā)明的一方面，提供一種制造半導體器件的方法，該方法包括提供具有表面并具有第一區(qū)域和第二區(qū)域的半導體襯底；在第一區(qū)域上方和第二區(qū)域上方的表面上形成柵介質；在柵介質上方形成犧牲層；圖案化犧牲層，使得第一區(qū)域上方的柵介質露出，并且剩余的犧牲層保護第二區(qū)域上方的柵介質；在露出的柵介質上方和在剩余的犧牲層上方沉積第一柵導體材料；圖案化第一柵導體材料，使得剩余的犧牲層露出；去除剩余的犧牲層，從而露出第二區(qū)域上方的柵介質；以及在圖案化的第一柵導體材料上方和在由于圖案化第一柵導體材料而露出的柵介質上方沉積第二柵導體材料。
根據(jù)本發(fā)明的另一方面，提供一種制造半導體器件的方法，該方法包括提供具有表面并具有第一區(qū)域和第二區(qū)域的半導體襯底；在第一區(qū)域上方和第二區(qū)域上方的表面上形成柵介質；用于保護柵介質不受隨后的金屬蝕刻影響的步驟；在第一區(qū)域上方的露出的柵介質上沉積第一金屬；以及蝕刻掉第二區(qū)域上方的第一金屬。
根據(jù)本發(fā)明的另一方面，提供一種半導體器件，該半導體器件通過包括以下步驟的工藝來制造提供具有第一導電類型的第一區(qū)域和第二導電類型的第二區(qū)域的半導體襯底；在第一區(qū)域上方和第二區(qū)域上方的襯底表面上形成介質材料；形成犧牲層，使得第一區(qū)域上方的介質材料露出，并且由剩余的犧牲層保護第二區(qū)域上方的柵介質；在露出的柵介質上方沉積第一柵導體材料；去除剩余的犧牲層，從而露出第二區(qū)域上方的第一柵導電材料；以及在第二區(qū)域上方的所述露出的第一柵導電材料上沉積第二柵導體材料。


那些本領域的技術人員參照下面將簡要描述且附在本文后的圖可以更好地理解本發(fā)明的制作雙金屬柵器件的方法，的所述器件的許多特征、優(yōu)點和性能將顯而易見，在其中一些圖中，同樣的標號(如果有)指同樣的或類似的元件，其中圖1是根據(jù)現(xiàn)有技術的組合了MeOx柵介質11和集成雙金屬柵121、122的CMOS晶體管的簡化橫截面視圖。
圖2是根據(jù)現(xiàn)有技術的在圖1的器件制作中遇到的金屬去除蝕刻步驟的圖示說明，說明按照現(xiàn)有技術可能造成柵介質的破壞。
圖3到圖7構成根據(jù)本發(fā)明的工藝流程示意圖，說明其中犧牲層可用于避免柵介質破壞的方式。
技術人員應認識到圖中的元件是為了簡化和清楚地說明而沒有(除在本說明中規(guī)定之外)必要按比例繪制。例如，圖中某些元件的尺寸可能相對于氣體元件夸大以促進和改善對本發(fā)明的具體實施方式
的理解。
具體實施例方式
結合上述的附圖，參照下文的詳細描述以全面理解本發(fā)明的制作雙金屬柵器件的方法，所述詳細說明包括附加的權利要求。
在下面將非常清楚描述的方式中，本發(fā)明的一種形式是制作半導體器件的方法，例如，具有由至少兩種分別不同的金屬材料形成的整合的柵導體的CMOS晶體管。迄今為止，CMOS器件中的MeOx柵介質的整合必需在MeOx層處停止的金屬去除蝕刻，從而去除希望沉積第二柵導體材料的第一柵導體材料的一部分。已證明第一柵導體材料的去除蝕刻可能導致下面的MeOx破壞。本文描述的制作方法通過使用犧牲層(例如SiO2)保護柵介質避免對下面的柵介質的可能的破壞。
通過對圖3到圖6的觀察可以方便地獲得對本發(fā)明的評價，圖3到圖6一起構成用于制作雙金屬柵CMOS晶體管的工藝流程圖的有關方面。然而，應該理解，這里描述的本發(fā)明不限于在制作CMOS器件方面的應用。
現(xiàn)在注意圖3，以傳統(tǒng)的方式提供半導體襯底31。襯底31容納pMOS晶體管32和nMOS晶體管33的形成。用于在襯底31中形成有源器件區(qū)的技術對于那些本領域的技術人員是熟知的，因此在圖3中沒有說明。這樣說就足夠了，一般地，襯底31可以構成輕微摻雜的n型或p型單晶硅。在襯底摻雜之后，在襯底31內形成n-阱(未示出)以容納pMOS晶體管32；并形成p-阱(未示出)以容納nMOS晶體管33。通常，在例如這里所建議的孿生阱設計的情況下，在將形成pMOS晶體管32的襯底31的區(qū)域內選擇性地注入n-阱；并在將形成nMOS晶體管33的襯底31的區(qū)域內選擇性地注入p-阱。在一個具體實施方式
中，n-阱本身可以被圍繞具有p型導電性的槽(tub)(未示出)中。在另一個具體實施方式
中，襯底31可以包括在重摻雜的塊材硅上方形成的輕摻雜的外延生長層。也就是，襯底31實際上可以是在P+塊材硅內形成的P-外延生長層。眾所周知，n型導電性區(qū)域可以通過使用磷或砷進行注入而形成；p型導電性區(qū)域可以通過使用硼或銻進行注入而形成。實際上，器件上的pMOS和nMOS區(qū)隔離結構(未示出)分開。已知的各種隔離技術，包括LOCOS隔離、淺槽隔離、深槽隔離等。隔離技術的描述和說明并不認為應從本文獲得啟示，因此為了清楚和簡化將其省略。此外，絕緣體上硅(SOI)結構也可以被用于CMOS器件的制作，本發(fā)明與SOI技術完全相容。
繼續(xù)參照圖3，可以看到柵介質材料34形成在襯底31的表面311上。在優(yōu)選的具體實施方式
中，介質材料34為MeOx。在優(yōu)選的具體實施方式
中，MeOx 34可以是HfO2。但是，其它合適的金屬氧化物包括鋯、鉿、鋁、鑭、鍶、鈦、硅以及它們的組合的氧化物或氧氮化物。上面已經(jīng)列舉了MeOx柵介質的優(yōu)點。接下來，在柵介質層34的上方形成一定厚度的犧牲層35，在一個具體實施方式
中，該厚度為50到500埃。犧牲層35可以是按照已知技術沉積的SiO2。然而，其它材料，諸如有機聚合物、光致抗蝕劑、Si3N4等等，也可以被應用。層35的重要性將在下文中更明顯。
在這種情況下，光致抗蝕劑層36形成在犧牲層35上，并被圖案化使得pMOS區(qū)域上方得犧牲層35的部分351被暴露，同時nMOS區(qū)域上方的犧牲層35的部分352被光致抗蝕劑36保護。參見圖3，在優(yōu)選的具體實施方式
中，濕法化學蝕刻步驟去除覆蓋pMOS區(qū)域上方介質材料的犧牲氧化物的部分351。具體地，如果犧牲氧化物層35是SiO2，那么采用對下層MeOx層34不破壞的HF溶液的去除是有效的。該工藝步驟的結果在圖4中說明。注意覆蓋nMOS區(qū)域的位于介質材料34上的犧牲層35的保留部分352。
在原位保留犧牲層352時，第一柵導體材料51沉積在pMOS區(qū)域上方的介質材料34上和保留的犧牲層352上。在一個具體實施方式
中，第一柵導體材料51可以是Ir，例如，并可以具有50到500埃的厚度。用于第一柵導體51的其它可選材料包括錸、鉑、鉬、釕及釕氧化物。所述工藝的這個階段的結果是在圖5中說明的初步柵結構。
在接下來的工藝步驟中，使用光致抗蝕劑61圖案化第一柵導體材料51。也就是，在pMOS區(qū)域上方設置的第一柵導體材料部分的上方形成光致抗蝕劑層61。然后，器件的nMOS區(qū)域上方的第一柵導體51的暴露部分經(jīng)歷金屬去除步驟，向下直至并可能進入到犧牲層。最好使用干的、氣體等離子蝕刻完成柵導體的去除。在現(xiàn)有技術中，等離子蝕刻總是作用在下面的MeOx層上。然而，參見圖2，本發(fā)明中的犧牲層352排除了這樣的有害影響，并使得能夠在不危及柵介質的情況下完全去除暴露的柵導體材料。這種情況下的結果描述在圖6中。然后采用適當?shù)臐穹ɑ瘜W蝕刻方法蝕刻去除保留的犧牲層352，并去除抗蝕劑61。
在圖7中，第二柵導體材料71被沉積(i)在設置在介質34上方和pMOS區(qū)域32上方的第一柵導體材料51之上和(ii)在nMOS區(qū)域33上方的介質材料34之上。第二柵導體材料71可以是TaSiN，并也可以具有50到500埃的厚度。用于第二柵導體材料71的其它可選材料包括鈦、釩、鋯、鉭、鋁、鈮以及鉭氮化物。結果是具有優(yōu)越性能特征的整合的雙金屬柵(MOS)器件，所述優(yōu)越性能特征來自于保護柵介質完整性的制作方法。
因此，已經(jīng)確定，迄今為止，整合的雙金屬柵CMOS晶體管的制作方法引入導致柵介質材料破壞的機會。在一個現(xiàn)有的具體實施方式
中，破壞主要因金屬蝕刻工藝缺乏選擇性而造成，所述金屬蝕刻加工被用于去除位于nMOS晶體管的柵介質的上方的第一柵導體。具體地，通常用于去除金屬柵導體材料的干法氣體等離子蝕刻步驟也作用于直接位于下方的MeOx柵介質。在預期的金屬去除步驟中，在柵介質材料的該部分上方介入犧牲層表現(xiàn)為直接且有效的對策。柵介質容易經(jīng)受住用于去除犧牲層的濕法化學蝕刻(例如，在HF溶液中)。
應該注意這里本發(fā)明已經(jīng)參照特定的實施方式進行了說明，根據(jù)所述具體實施方式
，最初在CMOS晶體管的pMOS區(qū)域的上方形成第一柵導體，后來在nMOS區(qū)域的上方形成第二柵導體。在可選的實施方式中，第一柵導體可以形成在晶體管的nMOS區(qū)域上方。在這種情況中，最初沉積與nMOS特性更相容的金屬(例如，TaSiN)。按照非常類似于上述制作方法的方式，第二金屬導體隨后被形成在nMOS器件上方的第一金屬導體上和pMOS器件上方的柵介質上。在這種情況下，第二金屬導體例如也可以是Ir。此處關鍵的一點是本發(fā)明包括用于形成整合的雙金屬柵導體的選擇性工序，其中犧牲層被用于保護柵介質。然而，不管沉積柵導體的順序如何，在上面確定的方式中，各個柵導體材料應該與在其上形成該導體的器件區(qū)域的導電類型匹配。
另外，許多干法或濕法金屬去除蝕刻或工藝可用于雙金屬柵形成中的金屬層的有效去除。同樣，盡管本發(fā)明計劃使用SiO2作為犧牲層，但其它材料，包括但不局限于有機聚合物、光致抗蝕劑、Si3N4等等，可以成功地作為犧牲層35。在這方面，如果用于去除犧牲層35的步驟使得下面的介質不產(chǎn)生可感知的退化，則對犧牲層本身的去除可以采用干法或濕法蝕刻或另外一種經(jīng)得起檢驗的去除方法。
由對根據(jù)上述方法制作的雙金屬CMOS器件的經(jīng)驗數(shù)據(jù)的收集已經(jīng)顯示實現(xiàn)了器件特性的顯著改善，諸如柵電容和柵漏電流。具體地，特別是對于-1.0到+1.0伏范圍內的外加柵電壓，該柵電容比由沒有本發(fā)明的優(yōu)點而制作的雙金屬柵器件所表現(xiàn)的柵電容低很多。同樣，在0到2.0伏的柵電壓范圍的較大部分上，發(fā)現(xiàn)柵漏電流低大約兩個數(shù)量級。
而且，盡管穎悟的專業(yè)人員希望知道是否所述沉積和隨后的例如對nMOS區(qū)域上方的犧牲層的去除本身可能起到破壞下面的柵介質的作用，但經(jīng)驗觀察證明沒有由犧牲層的去除而導致柵特性的減損。也就是，MeOx柵介質對于使用濕法化學蝕刻(例如，在HF溶液中)的犧牲層的去除而言不受影響。與根據(jù)其中單一金屬柵導體被沉積在MeOx柵介質上、沒有去除犧牲層的介入步驟的直接工藝制作的基本器件(baseline device)相比，根據(jù)本發(fā)明制作的器件被確定具有基本相等的柵電容和柵漏電特性。
因此，在上面的描述中，本發(fā)明已在特定的許多的具體實施方式
的情況中，以意圖示例說明并傳達本發(fā)明的全部理解的方式進行了說明。然而，在本領域中與半導體非揮發(fā)性存儲器件的設計和制作有關的技術人員將認識到在不違反本發(fā)明的范圍的情況下可以對特定描述的實施方式進行多種修正和變更。因此，本發(fā)明應被理解為包含包括在附加的權利要求及其等同的文字范圍內的全部主題。例如，本發(fā)明并不被解釋為局限于這里所確定的特定的材料和厚度。同樣地，那些本領域的技術人員理解如果保證必要的一致性，則導體類型(P型、N型)通常可以顛倒。因此，說明書和附圖被正確地解釋為對本發(fā)明的舉例說明，而不是限制，因此對它們的全部修正或源于它們的變更都被包含在本發(fā)明的范圍內。
同樣，如這里所提供的，已經(jīng)對本發(fā)明的具體實施方式
就好處、優(yōu)點、性能以及對操作或其它技術挑戰(zhàn)的解決方法進行了列舉。然而，所述好處、優(yōu)點、性能和解決方法以及產(chǎn)生任何所述好處、優(yōu)點、性能和解決方法，或者能夠使得或導致同樣結果變成更明確的任何元件或限定并未被明確地或者通過暗指或禁止的方式認為或解釋為任何或全部權利要求的關鍵的、需要的或基本的元素或限定。此外，這里所使用的術語“包括”、“包括...的”或它們的任何變化，是意于非排他性地應用，因此包括該元素枚舉的過程、方法、制品或設備不僅僅包括所敘述的元素，而且還包括沒有明確敘述或枚舉但對這樣的過程、方法、制品或設備而言固有的其它元件。
權利要求
1.一種制造半導體器件的方法，該方法包括提供具有表面并具有第一區(qū)域和第二區(qū)域的半導體襯底；在第一區(qū)域上方和第二區(qū)域上方的表面上形成柵介質；在柵介質上方形成犧牲層；圖案化犧牲層，使得第一區(qū)域上方的柵介質露出，并且剩余的犧牲層保護第二區(qū)域上方的柵介質；在露出的柵介質上方和在剩余的犧牲層上方沉積第一柵導體材料；圖案化第一柵導體材料，使得剩余的犧牲層露出；去除剩余的犧牲層，從而露出第二區(qū)域上方的柵介質；以及在圖案化的第一柵導體材料上方和在由于圖案化第一柵導體材料而露出的柵介質上方沉積第二柵導體材料。
2.如權利要求1所述的制造半導體器件的方法，其中所述柵介質是MeOx。
3.如權利要求2所述的制造半導體器件的方法，其中MeOx選自由HfO2以及鋯、鉿、鋁、鑭、鍶、鈦、硅和其組合的氧化物或氧氮化物構成的組。
4.如權利要求1所述的制造半導體器件的方法，其中所述第一柵導體材料是Ir。
5.如權利要求1所述的制造半導體器件的方法，其中所述第二柵導體材料是TaSiN。
6.如權利要求5所述的制造半導體器件的方法，其中所述柵介質是MeOx。
7.如權利要求6所述的制造半導體器件的方法，其中所述柵介質是HfO2。
8.如權利要求7所述的制造半導體器件的方法，其中所述第一柵導體材料是Ir。
9.如權利要求5所述的制造半導體器件的方法，其中所述犧牲層是SiO2。
10.如權利要求2所述的制造半導體器件的方法，其中通過濕法化學蝕刻步驟去除所述剩余的犧牲層。
11.如權利要求10所述的制造半導體器件的方法，其中(i)所述襯底的第一區(qū)域容納pMOS晶體管的形成；(ii)所述第一柵導體材料具有接近硅的價帶的功函數(shù)；(iii)所述襯底的第二區(qū)域容納nMOS晶體管的形成；(iv)所述第二柵導體材料具有接近硅的導帶的功函數(shù)。
12.如權利要求11所述的制造半導體器件的方法，其中所述柵介質是HfO2。
13.如權利要求2所述的制造半導體器件的方法，其中(i)所述襯底的第一區(qū)域容納nMOS晶體管的形成；(ii)所述第一柵導體材料具有接近硅的導帶的功函數(shù)；(iii)所述襯底的第二區(qū)域容納pMOS晶體管的形成；(iv)所述第二柵導體材料具有接近硅的價帶的功函數(shù)。
14.如權利要求13所述的制造半導體器件的方法，其中通過濕法化學蝕刻步驟去除所述剩余的犧牲層。
15.如權利要求14所述的制造半導體器件的方法，其中所述柵介質是HfO2。
16.一種制造半導體器件的方法，該方法包括提供具有表面并具有第一區(qū)域和第二區(qū)域的半導體襯底；在第一區(qū)域上方和第二區(qū)域上方的表面上形成柵介質；用于保護柵介質不受隨后的金屬蝕刻影響的步驟；在第一區(qū)域上方的露出的柵介質上沉積第一金屬；以及蝕刻掉第二區(qū)域上方的第一金屬。
17.如權利要求16所述的制造半導體器件的方法，其中所述用于保護的步驟包括在第二區(qū)域上方的柵介質上施加犧牲層。
18.如權利要求17所述的制造半導體器件的方法，還包括在第二區(qū)域上方的第一金屬上和柵介質上沉積第二金屬。
19.如權利要求18所述的制造半導體器件的方法，其中所述柵介質是MeOx，該MeOx選自由HfO2以及鋯、鉿、鋁、鑭、鍶、鈦、硅和其組合的氧化物或氧氮化物構成的組。
20.如權利要求16所述的制造半導體器件的方法，還包括在第二區(qū)域上方的第一金屬和柵介質上沉積第二金屬。
21.如權利要求20所述的制造半導體器件的方法，其中所述柵介質是MeOx。
22.如權利要求21所述的制造半導體器件的方法，其中所述柵介質是HfO2。
23.如權利要求22所述的制造半導體器件的方法，其中所述用于保護的步驟包括在第二區(qū)域上方的柵介質上施加犧牲層。
24.如權利要求23所述的制造半導體器件的方法，其中所述犧牲層是SiO2。
25.如權利要求16所述的制造半導體器件的方法，其中所述用于保護的步驟包括在第二區(qū)域上方的柵介質上施加犧牲層；以及圖案化犧牲層，使得第一區(qū)域上方的柵介質露出，并且剩余的犧牲層保護第二區(qū)域上方的柵介質。
26.如權利要求25所述的制造半導體器件的方法，還包括在第二區(qū)域上方的第一金屬和柵介質上沉積第二金屬。
27.一種半導體器件，該半導體器件通過包括以下步驟的工藝來制造提供具有第一導電類型的第一區(qū)域和第二導電類型的第二區(qū)域的半導體襯底；在第一區(qū)域上方和第二區(qū)域上方的襯底表面上形成介質材料；形成犧牲層，使得第一區(qū)域上方的介質材料露出，并且由剩余的犧牲層保護第二區(qū)域上方的柵介質；在露出的柵介質上方沉積第一柵導體材料；去除剩余的犧牲層，從而露出第二區(qū)域上方的第一柵導電材料；以及在第二區(qū)域上方的所述露出的第一柵導電材料上沉積第二柵導體材料。
28.如權利要求27所述的半導體器件，其中所述柵介質材料是MeOx。
29.如權利要求28所述的半導體器件，其中MeOx選自由HfO2以及鋯、鉿、鋁、鑭、鍶、鈦、硅和其組合的氧化物或氧氮化物構成的組。
30.如權利要求29所述的半導體器件，其中所述犧牲層是二氧化硅。
31.如權利要求28所述的半導體器件，其中所述第一柵導體材料和所述第二柵導體材料具有明顯不同的功函數(shù)。
32.如權利要求31所述的半導體器件，其中所述襯底的第一區(qū)域容納pMOS晶體管的形成，并且所述襯底的第二區(qū)域容納nMOS晶體管的形成。
33.如權利要求32所述的半導體器件，其中所述第一柵導體材料具有接近硅的價帶的功函數(shù)，并且所述第二柵導體材料具有接近硅的導帶的功函數(shù)。
34.如權利要求33所述的半導體器件，其中所述第一柵導體材料選自由錸、銥、鉑和鉬、釕和氧化釕構成的材料組。
35.如權利要求34所述的半導體器件，其中所述第二柵導體材料選自由TaSiN和鈦、釩、鋯、鉭、鋁、鈮和氮化鉭構成的材料組。
全文摘要
一種制備MOS晶體管(10)的方法，所述晶體管(10)包含由異種金屬制成的雙金屬柵。例如HfO
文檔編號H01L21/8238GK101027771SQ200480008378
公開日2007年8月29日 申請日期2004年2月13日 優(yōu)先權日2003年3月27日
發(fā)明者戴維·吉爾默, 斯瑞卡恩斯·B.·薩曼維達姆, 飛利浦·J.·托賓 申請人:飛思卡爾半導體公司