專利名稱：具有電荷存儲位置的存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到存儲器，具體地說是涉及到具有電荷存儲位置的存儲器。
背景技術(shù)：
一些存儲器(例如非易失存儲器)利用晶體管的電荷存儲位置來存儲數(shù)據(jù)。這種存儲器的例子包括薄膜存儲器和浮柵存儲器。這種類型的存儲器可以用平面CMOS晶體管來實現(xiàn)。由于接觸面積要求之類的按比例縮小能力限制，提供平面晶體管的存儲器中的電荷存儲位置的密度可能受到限制。而且，可能難以在具有非平面晶體管的集成電路中提供具有平面晶體管的存儲器。
所希望的是一種解決上述問題的存儲器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，提供一種存儲器件，它包括襯底；襯底上的半導體結(jié)構(gòu)，此半導體結(jié)構(gòu)包括第一電流區(qū)與第二電流區(qū)之間的溝道區(qū)，此半導體結(jié)構(gòu)具有第一側(cè)壁和第二側(cè)壁，第二側(cè)壁面對第一側(cè)壁；鄰接第一側(cè)壁的柵結(jié)構(gòu)，溝道區(qū)包括沿鄰接柵結(jié)構(gòu)的第一側(cè)壁而安置的部分；以及電荷存儲位置，它至少包括位于第一側(cè)壁與柵結(jié)構(gòu)之間的部分。
根據(jù)本發(fā)明的另一方面，提供一種包括上述的存儲器件的存儲器陣列，此存儲器陣列還包括耦合到所述柵結(jié)構(gòu)的第一字線；耦合到所述第二柵結(jié)構(gòu)的第二字線；其中，第一電壓被施加到第一字線，第二電壓被施加到第二字線，以便讀取電荷存儲位置；其中，第二電壓被施加到第一字線，第一電壓被施加到第二字線，以便讀取第二電荷存儲位置。
根據(jù)本發(fā)明的另一方面，提供一種存儲器，它包括多個存儲單元，各個存儲單元具有第一柵結(jié)構(gòu)、第二柵結(jié)構(gòu)、第一摻雜區(qū)、第二摻雜區(qū)、以及鄰接第一柵結(jié)構(gòu)和第二柵結(jié)構(gòu)且位于第一摻雜區(qū)與第二摻雜區(qū)之間的溝道區(qū)，其中，各個多個存儲單元包括4個存儲位置；第一行多個存儲單元，它們具有耦合到第一字線的第一柵結(jié)構(gòu)和耦合到第二字線的第二柵結(jié)構(gòu)；第二行多個存儲單元，它們具有耦合到第三字線的第一柵結(jié)構(gòu)和耦合到第四字線的第二柵結(jié)構(gòu)；包括第一行和第二行中的第一部分的第一列多個存儲單元，它們具有耦合到第一位線的第一摻雜區(qū)和耦合到第二位線的第二摻雜區(qū)；以及包括第一行和第二行中的第二部分的第二列多個存儲單元，它們具有耦合到第二位線的第一摻雜區(qū)和耦合到第三位線的第二摻雜區(qū)。
根據(jù)本發(fā)明的另一方面，提供一種對上述的存儲器的位于第一行和第一列的存儲單元的第一電荷存儲位置進行編程的方法，它包括將第一正電壓施加到第一字線，將第一負電壓施加到第二字線，將第一負電壓施加到第二位線，將比第一負電壓負得更少的第二負電壓施加到第一位線，將不高于地的電壓施加到第三和第四字線，以及將第一負電壓施加到第三位線。
根據(jù)本發(fā)明的另一方面，提供一種對上述的存儲器的位于第一行和第一列的存儲單元的第一存儲位置進行擦除的方法，它包括將第一負電壓施加到第一字線，將第一正電壓施加到第一位線，以及將不高于地電位的電壓施加到第二和第三位線以及第二、第三、第四字線。
根據(jù)本發(fā)明的另一方面，提供一種制作半導體器件的方法，它包括提供襯底；在襯底上提供半導體結(jié)構(gòu)，此半導體結(jié)構(gòu)具有第一側(cè)壁、第二側(cè)壁、以及頂部表面；在半導體結(jié)構(gòu)中形成第一導電類型的第一區(qū)；在半導體結(jié)構(gòu)中形成第一導電類型的第二區(qū)；在半導體結(jié)構(gòu)中的第一區(qū)與第二區(qū)之間形成第二導電類型的溝道區(qū)；形成鄰接第一側(cè)壁的第一柵結(jié)構(gòu)；以及形成至少包括位于第一側(cè)壁與第一柵結(jié)構(gòu)之間的部分的第一電荷存儲位置。


參照附圖，本技術(shù)領(lǐng)域的熟練人員可以更好地理解本發(fā)明及其各種目的、特點、以及優(yōu)點。
圖1是根據(jù)本發(fā)明的晶體管制造階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。
圖2是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部等角圖。
圖3是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部等角圖。
圖4是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。
圖5是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。
圖6是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。
圖7是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。
圖8是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。
圖9是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部等角圖。
圖10是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。
圖11是根據(jù)本發(fā)明的晶體管制造階段中半導體晶片另一個實施方案的局部側(cè)面剖面圖。
圖12是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片另一個實施方案的局部側(cè)面剖面圖。
圖13是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片另一個實施方案的局部側(cè)面剖面圖。
圖14是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片另一個實施方案的局部側(cè)面剖面圖。
圖15是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片另一個實施方案的局部側(cè)面剖面圖。
圖16是根據(jù)本發(fā)明的晶體管制造另一階段中半導體晶片另一個實施方案的局部等角圖。
圖17是根據(jù)本發(fā)明的晶體管另一個實施方案的局部切開的俯視圖。
圖18是根據(jù)本發(fā)明的存儲器陣列一個實施方案的示意圖。
圖19列舉了用來對根據(jù)本發(fā)明的存儲器陣列的電荷存儲位置進行編程、擦除、以及讀取的施加到存儲器陣列的位線和字線的一組電壓的一個實施方案的表格。
圖20列舉了用來對根據(jù)本發(fā)明的存儲器陣列的另一電荷存儲位置進行編程、擦除、以及讀取的施加到存儲器陣列的位線和字線的一組電壓的一個實施方案的表格。
圖21列舉了用來對根據(jù)本發(fā)明的存儲器陣列的電荷存儲位置進行編程、擦除、以及讀取的施加到另一存儲器陣列的位線和字線的一組電壓的另一個實施方案的表格。
圖22列舉了用來對根據(jù)本發(fā)明的存儲器陣列的另一電荷存儲位置進行編程、擦除、以及讀取的施加到另一存儲器陣列的位線和字線的一組電壓的另一個實施方案的表格。
在不同的附圖中采用相同的參考號來表示完全相同的元件，除非另有說明。
具體實施例方式
下面對實施本發(fā)明的模式進行詳細的描述。此描述是示例性的而不是為了限制本發(fā)明。
圖1示出了根據(jù)本發(fā)明的具有獨立柵結(jié)構(gòu)的晶體管制造階段中半導體晶片一個實施方案的局部側(cè)面剖面圖。晶片101包括具有絕緣層103的襯底。結(jié)構(gòu)104已經(jīng)被形成在絕緣層103上。結(jié)構(gòu)104包括形成在絕緣層103上的半導體結(jié)構(gòu)部分105、形成在半導體結(jié)構(gòu)部分105和層103上的介質(zhì)部分111(例如二氧化硅)、以及位于部分111和部分105上的氮化物部分109。在一個實施方案中，借助于在層103上淀積半導體材料層，在半導體層上形成介質(zhì)層(例如用半導體層的熱氧化或用高K介質(zhì)的原子層淀積方法)，然后在介質(zhì)上淀積氮化物層，來形成結(jié)構(gòu)104。然后對半導體層、介質(zhì)層、以及氮化物層進行圖形化以形成結(jié)構(gòu)104。然后，在半導體結(jié)構(gòu)部分105的側(cè)壁上形成介質(zhì)層106。如稍后要示出的那樣，晶體管的溝道區(qū)和電流端子區(qū)被形成在結(jié)構(gòu)104的半導體結(jié)構(gòu)部分105中。在一個實施方案中，半導體結(jié)構(gòu)部分105由鍵合在絕緣層103上的外延硅組成。在另一實施方案中，105部分可以由多晶硅或其它半導體材料組成。在一個實施方案中，結(jié)構(gòu)104是FinFET的翅片形結(jié)構(gòu)。在其它實施方案中，109部分可以由能夠被用作硬腐蝕掩模的其它材料(例如其它介質(zhì))組成。
參照圖2，共形多晶硅層203被淀積在晶片101上，包括結(jié)構(gòu)104上。如稍后要示出的那樣，多晶硅層203被用來形成FinFET晶體管的獨立柵結(jié)構(gòu)。在其它實施方案中，層203可以由諸如鎢、鈦、氮化鉭硅、諸如鈷或鎳的硅化物之類的硅化物、鍺、硅鍺、其它金屬、或它們的組合之類的其它柵材料組成。在所示的實施方案中，共形的氮化物層205然后被淀積在層203上。在一個實施方案中，層205被用作抗反射涂層和用來對層203進行腐蝕的硬掩模。在某些實施方案中，可以不包括層205。在某些實施方案中，可以在淀積層205之前對層203進行摻雜。在這些實施方案中，可以用單次或多次注入在各種能量、角度、和/或注入劑種類下對層205進行摻雜。例如在一個實施方案中，可以用第一摻雜劑在第一角度下對圖2所示層203的左邊進行摻雜，以便提供具有第一導電類型的部分，并可以在相對于圖2的第二角度對圖2所示層203的右邊進行摻雜，以便提供具有第二導電類型的部分。
圖3是晶片101在層205和203已經(jīng)被圖形化以形成柵結(jié)構(gòu)301之后的局部等角圖。在某些實施方案中，用常規(guī)的光刻技術(shù)來對層205和203進行圖形化。在圖形化過程中，位于結(jié)構(gòu)104上但不位于柵結(jié)構(gòu)301下方的部分氮化物部分109被清除。在其它實施方案中，可以在制造過程的稍后階段中來清除這部分氮化物部分109。
結(jié)構(gòu)104包括位于結(jié)構(gòu)104的105部分各末端的電流端子區(qū)303和305。在得到的晶體管結(jié)構(gòu)是場效應晶體管(FET)的一個實施方案中，區(qū)域303和305分別用作源區(qū)和漏區(qū)。此時可以用例如注入或等離子體摻雜方法來對區(qū)域303和305進行摻雜。
圖4示出了晶片101在其上淀積平坦層403之后的局部剖面圖。在某些實施方案中，層403可以由例如光抗蝕劑、甩涂玻璃、或有機抗反射涂層材料組成?？梢越柚谒ν考夹g(shù)或借助于化學氣相淀積技術(shù)隨之以化學機械拋光或回流，來形成層403。
圖5示出了在層403已經(jīng)被回腐蝕到低于位于結(jié)構(gòu)104上氮化物層203的505部分頂部的高程以便暴露505部分之后的晶片101。在一個實施方案中，可以例如用常規(guī)干法腐蝕或濕法腐蝕技術(shù)來對層403進行回腐蝕。在所示的實施方案中，在回腐蝕之后，層403的厚度足以覆蓋層205的503部分，致使可以用腐蝕方法來清除層205的505部分，而無須清除503部分。
在其它實施方案中，可以借助于將層403的材料平坦淀積到圖5所示的高程或其它所希望的高程，來形成圖5所示的層403最終結(jié)構(gòu)。
圖6示出了位于結(jié)構(gòu)104上的氮化物層205的505部分已經(jīng)被腐蝕清除之后的圖5情況，如圖6所示，層403防止了層205的503部分在505部分的腐蝕過程中被清除。
參照圖7，在層205的505部分已經(jīng)被清除之后，先前位于層205被清除部分505下方的層203部分，被非磨損腐蝕(例如濕法腐蝕或干法腐蝕)方法清除，從而形成獨立的柵結(jié)構(gòu)701和703。層403(與層205的剩余部分一起)防止了層203的707和709部分在層203的腐蝕過程中被清除。柵結(jié)構(gòu)701和703各具有沿結(jié)構(gòu)104側(cè)壁排列的垂直部分。
利用形成獨立柵結(jié)構(gòu)的平坦層，可以使部分柵材料能夠被清除以形成晶體管的分離柵結(jié)構(gòu)，而無需額外的掩蔽步驟。在某些實施方案中，平坦層使位于結(jié)構(gòu)104上的部分柵結(jié)構(gòu)能夠被清除，而無需清除用來形成獨立柵結(jié)構(gòu)的柵結(jié)構(gòu)部分。在某些實施方案中，由于位于結(jié)構(gòu)104上的包括柵材料的各個共形層部分從平坦層被暴露，故這些部分能夠被例如腐蝕方法清除，從而隔離各個柵結(jié)構(gòu)，而無須使用額外的掩蔽步驟。此外，可以避免先前所述的形成分離柵過程中的對準問題。
圖8示出了在清除層403和205剩余部分之后的圖7情況。在某些實施方案中，可以用濕法腐蝕或干法腐蝕方法來清除這些層。在其它實施方案中，不清除層403和205的剩余部分。
圖9示出了圖8所示晶體管的等角圖。在稍后的加工階段中，用常規(guī)的半導體技術(shù)來形成晶體管的隔墊和硅化物層。區(qū)域903和905用作電流端子接觸(例如FET的源/漏接觸)。而且，區(qū)域907和909分別用作柵結(jié)構(gòu)701和703的柵接觸。
圖10示出了在分別于區(qū)域907和909上形成柵通道1003和1005之后的圖8情況。低K介質(zhì)材料1009被示為淀積在得到的晶體管結(jié)構(gòu)上。可以在晶片101上執(zhí)行此處未示出的其它常規(guī)加工階段，以便形成半導體器件的其它常規(guī)結(jié)構(gòu)(例如互連和鈍化層)。然后，對晶片進行切割，以便分離晶片的各個集成電路。
可以用其它工藝來制作具有根據(jù)本發(fā)明的獨立柵結(jié)構(gòu)的晶體管。例如，可以如圖10所示在如上述形成隔墊和/或硅化物之后，來執(zhí)行平坦層403的形成和位于結(jié)構(gòu)104上的部分柵材料(例如在層203中)的清除。而且，可以不用共形氮化物層205來制作具有獨立柵結(jié)構(gòu)的晶體管。利用這些實施方案，平坦層403可以被形成為使位于結(jié)構(gòu)104上的柵材料(例如203)的頂部為腐蝕而被暴露。
在某些實施方案中，可以用硬布線(例如延伸在各個柵結(jié)構(gòu)之間的導電材料)或用使柵結(jié)構(gòu)能夠選擇性地耦合到一起的其它晶體管，將各個獨立的柵結(jié)構(gòu)耦合到一起。
圖11-17示出了在根據(jù)本發(fā)明的具有獨立柵結(jié)構(gòu)的晶體管的另一實施方案制造的各個階段中的半導體晶片。形成的晶體管也包括位于晶體管的柵和溝道區(qū)之間的電荷存儲位置。如稍后要描述的那樣，這種晶體管可以被用作非易失存儲器件，將數(shù)據(jù)存儲在電荷存儲位置中。
晶片1101包括具有絕緣層1103的襯底。結(jié)構(gòu)1104已經(jīng)被形成在絕緣層1103上。在一個實施方案中，結(jié)構(gòu)1104是一種具有電荷存儲位置的FinFET晶體管的“翅片”結(jié)構(gòu)。結(jié)構(gòu)1104包括形成在絕緣層1103上的半導體結(jié)構(gòu)部分1105、形成在半導體結(jié)構(gòu)部分1105和層1103上的介質(zhì)部分1111(例如二氧化硅)、以及位于1111部分和1105部分上的氮化物部分1109。在一個實施方案中，借助于在層1103上淀積半導體材料層、在半導體材料層上形成介質(zhì)層(例如用半導體層的熱氧化或用高K介質(zhì)的原子層淀積方法)、然后在介質(zhì)上淀積氮化物層，來形成結(jié)構(gòu)104。然后對半導體層、介質(zhì)層、以及氮化物層進行圖形化，以便形成其中半導體層、介質(zhì)部分1111、以及氮化物部分1109的側(cè)壁彼此對齊的結(jié)構(gòu)。在所示的實施方案中，半導體層的剩余部分然后被裁剪(例如用具有各向同性組分的干法腐蝕方法)，以便使剩余半導體層的側(cè)壁凹陷而形成圖11所示的1105部分。在其它的實施方案中，結(jié)構(gòu)部分1105不被裁剪。在某些實施方案中，可以在用常規(guī)半導體加工技術(shù)對半導體材料層進行圖形化之前，對結(jié)構(gòu)部分1105進行摻雜，以便提供具有特殊導電類型的105部分的溝道區(qū)。
然后，介質(zhì)層1107被形成在半導體結(jié)構(gòu)部分1105的側(cè)壁上。如稍后要示出的那樣，溝道區(qū)和電流端子區(qū)被形成在1105部分中。在一個實施方案中，半導體結(jié)構(gòu)部分1105由鍵合在絕緣層1103上的外延硅組成。在其它實施方案中，1105部分可以由多晶硅或其它半導體材料組成。在一個實施方案中，結(jié)構(gòu)1104是一種FinFET的翅片形結(jié)構(gòu)。
參照圖12，電荷存儲材料層1203然后被淀積在包括結(jié)構(gòu)1104的晶片1101上。在一個實施方案中，層1203包括諸如多晶硅之類的導電材料層(例如浮柵晶體管的情況那樣)。在其它實施方案中，層1203可以包括其它類型的電荷存儲材料，包括具有多個電荷捕獲單元的材料(例如薄膜晶體管的情況那樣的氮化硅)。在另一些實施方案中，層1203可以包括分立的電荷存儲材料(例如埋置在介質(zhì)層中的納米晶體硅)。在某些實施方案中，納米晶體的直徑為2-10nm，密度為每平方厘米3-10×1011。在其它實施方案中，層1203可以由多個層組成，例如硅納米晶體層和淀積在硅納米晶體層上的氮化硅層或埋置在二個介質(zhì)材料層之間的硅納米晶體層。
圖13示出了層1203已經(jīng)被腐蝕以清除位于氮化物部分1109上和位于絕緣層1103上的層1203部分之后的晶片1101的局部剖面圖。剩余的層1203部分將稍后被腐蝕，以便形成位于結(jié)構(gòu)1104面對的側(cè)壁上的隔離的電荷存儲結(jié)構(gòu)1307和1305。在一個實施方案中，用各向異性干法腐蝕方法對層1203進行腐蝕，來形成存儲結(jié)構(gòu)1307和1305。在某些實施方案中，電荷存儲材料由高電阻率材料組成，致使泄漏電流很小，就不用腐蝕層1203。在這種實施方案中，具有電荷存儲位置的電荷存儲結(jié)構(gòu)可能是鄰接層1203的一部分。
圖14示出了已經(jīng)在晶片1101上淀積控制介質(zhì)共形層1403之后以及已經(jīng)在層1403上淀積柵材料共形層1407之后的晶片1101局部剖面圖。
在淀積柵材料層1407之后，相似于圖2-8所述的工藝那樣，對晶片進行進一步加工，以便形成二個柵結(jié)構(gòu)。例如，相似于圖2中的氮化物層205，氮化物層(未示出)被淀積在層1407上。然后對此氮化物層和層1407進行圖形化，以便形成相似于圖3所示柵結(jié)構(gòu)301的柵結(jié)構(gòu)。在某些實施方案中，在層1407已經(jīng)被腐蝕之后，位于介質(zhì)層1107側(cè)面上且不在柵結(jié)構(gòu)下方的部分電荷存儲層1203被腐蝕。在形成柵結(jié)構(gòu)之后，平坦層(相似于圖5中的層403)被形成，其中，位于結(jié)構(gòu)1104上的氮化物層部分被暴露(見圖5及其說明)。在清除氮化物層的暴露部分之后，位于結(jié)構(gòu)1104上的柵材料被腐蝕，以便以相似于圖6-8所述的方式形成柵結(jié)構(gòu)1505和1503(見圖15)。
圖15示出了形成柵結(jié)構(gòu)1505和1503之后的晶片1101局部側(cè)視圖。圖16是圖15所示晶體管結(jié)構(gòu)的局部等角圖。區(qū)域1607和1605用作電流端子區(qū)，以1611和1613用作這些區(qū)域的電流端子接觸(例如FET的源/漏接觸)。而且，區(qū)域1620和1617分別用作柵結(jié)構(gòu)1505和1503的柵接觸。
在某些實施方案中，柵結(jié)構(gòu)1503和1505被摻雜。在一個實施方案中，在柵材料層上淀積氮化物層(例如205)之前，這些柵結(jié)構(gòu)的材料被摻雜。而且，在某些實施方案中，在形成柵結(jié)構(gòu)1505和1503之后，電流端子區(qū)1607和1605被摻雜，以便提供不同于半導體結(jié)構(gòu)部分1105的溝道區(qū)導電類型的導電類型。
在稍后的加工階段中，用常規(guī)的半導體技術(shù)，在晶體管結(jié)構(gòu)1621上形成硅化物層、隔墊、柵通道、以及電流端子通道。低K介質(zhì)材料(例如1009)也可以淀積在得到的晶體管結(jié)構(gòu)1621上。可以在晶片1101上執(zhí)行此處未示出的其它常規(guī)加工階段，來形成集成電路的其它常規(guī)結(jié)構(gòu)(例如互連和鈍化層)。
圖16所示得到的晶體管結(jié)構(gòu)1621可以被用作非易失存儲單元，它具有4個隔離的電荷存儲位置(電荷存儲結(jié)構(gòu)1305和1307中各2個)，各能夠存儲1位數(shù)據(jù)。
圖17是圖16所示晶體管結(jié)構(gòu)1621的局部切開俯視圖。電荷存儲結(jié)構(gòu)1305包括二個電荷存儲位置1709和1711，且電荷存儲結(jié)構(gòu)1307包括二個電荷存儲位置1713和1715。借助于將電壓施加到電流端子區(qū)1605和1607以及柵結(jié)構(gòu)1503和1505，這4個電荷存儲位置可以被編程、讀取、以及擦除。
在一個實施方案中，晶體管結(jié)構(gòu)1621用作二個共用源/漏區(qū)且各具有二個電荷存儲位置的功能MOSFET晶體管。柵結(jié)構(gòu)1503用作一個功能晶體管的柵，而柵結(jié)構(gòu)1505用作另一功能晶體管的柵。電荷存儲位置1709和1711用作以柵結(jié)構(gòu)1503作為其柵的功能晶體管的電荷存儲位置。電荷存儲位置1713和1715用作以柵結(jié)構(gòu)1505作為其柵的功能晶體管的電荷存儲位置。
在所示實施方案中，半導體結(jié)構(gòu)部分1105包括位于電流端子區(qū)1605與1607之間的溝道區(qū)1725(大致由虛線分隔)。溝道區(qū)1725被摻雜，以便提供第一導電類型，而電流端子區(qū)1605和1607被摻雜以便提供第二導電類型。
在晶體管結(jié)構(gòu)1621的工作過程中，當超過與柵結(jié)構(gòu)1503相關(guān)的功能晶體管的閾值電壓的電壓被施加到柵結(jié)構(gòu)1503時，反型區(qū)就沿鄰接柵結(jié)構(gòu)1503的溝道區(qū)1725的側(cè)壁形成。當超過與柵結(jié)構(gòu)1505相關(guān)的功能晶體管的閾值電壓的電壓被施加到柵結(jié)構(gòu)1505時，反型層就沿鄰接柵結(jié)構(gòu)1505的溝道區(qū)1725的側(cè)壁形成。在柵結(jié)構(gòu)1503與1505之間的1105部分比較薄的某些實施方案中，出現(xiàn)反型層的區(qū)域可能重疊。
可以將電荷注入到各個電荷存儲位置中(例如用熱載流子注入方法)，以便提高與此電荷存儲位置相關(guān)的功能晶體管的閾值電壓。例如，為了將電荷存儲在電荷存儲位置1709中，正電壓(Vpp)被施加到柵結(jié)構(gòu)1503，0.5Vpp被施加到電流端子區(qū)1605，且地電位被施加到電流端子區(qū)1607和柵結(jié)構(gòu)1505。
各個電荷存儲位置可以被彼此獨立地讀取。將正電壓(Vdd)施加到鄰接電荷存儲位置的柵結(jié)構(gòu)，且將正電壓(Vdd)施加到電荷存儲位置面對側(cè)上的電流端子，將會有效地讀取存儲在電荷存儲位置中的電荷，而不受存儲在其它電荷存儲位置中的電荷的影響。例如，為了讀取電荷存儲位置1709，正電荷被施加到柵結(jié)構(gòu)1503和電流端子區(qū)1607，地電位(VSS)被施加到柵結(jié)構(gòu)1505和電流端子區(qū)1605。施加到電流端子區(qū)1607的電壓足夠正，以便有效地掩蔽或遮擋任何存在于電荷存儲位置1711中的電荷。以這種方式，通過溝道區(qū)的電流主要受到存儲在位置1709中的電荷影響，而不受存儲在任何其它電荷存儲位置中的電荷的影響。
為了擦除存儲在電荷存儲位置中的電荷，可以采用熱載流子注入技術(shù)。例如，為了擦除存儲在電荷存儲位置1709中的電荷，負電壓(-Vpp)被施加到柵結(jié)構(gòu)1503，而正電壓(VPP)被施加到電流端子區(qū)1605和鄰接電荷存儲位置1709的電流端子。地電位(Vss)被施加到電流端子區(qū)1605和柵結(jié)構(gòu)1505。
在另一實施方案中，借助于將負電壓(-Vpp)施加到柵結(jié)構(gòu)1503和1505，且將正電壓(Vpp)施加到電流端子區(qū)1605和1607，可以同時擦除結(jié)構(gòu)1621的電荷存儲位置。
在其它實施方案中，可以用其它的編程、讀取、和/或擦除技術(shù)來對晶體管結(jié)構(gòu)1621電荷存儲位置中的電荷進行編程、讀取、和/或擦除。例如可以采用對具有二個存儲位置的非易失存儲單元進行讀取的其它常規(guī)技術(shù)。
在其它實施方案中，可以利用晶體管結(jié)構(gòu)1621使其僅僅提供二個電荷存儲位置。在一個這樣的實施方案中，第一電荷存儲位置位于電荷存儲結(jié)構(gòu)1305中，而第二電荷存儲位置位于電荷存儲結(jié)構(gòu)1307中。利用這些實施方案，晶體管結(jié)構(gòu)1621被用作二個功能晶體管，各個功能晶體管包括電荷存儲位置。在這一實施方案的一個實施例中，電荷存儲層可以如浮柵晶體管的情況那樣由導電材料(例如多晶硅)組成。
在僅僅具有二個電荷存儲位置的其它實施方案中，各個電荷存儲結(jié)構(gòu)(1305和1307)能夠獨立地存儲電荷，但晶體管結(jié)構(gòu)1621可以如具有4個閾值電壓電平的單個功能晶體管那樣被讀取。閾值電壓可以是存儲在二個電荷存儲結(jié)構(gòu)中的電荷的函數(shù)。在此實施方案中，可以用施加到各個柵結(jié)構(gòu)的不同電壓對電荷存儲結(jié)構(gòu)進行編程?？梢杂檬┘拥蕉€柵結(jié)構(gòu)的單個電壓來對晶體管結(jié)構(gòu)進行讀取。在某些這種實施方案中，各個柵結(jié)構(gòu)優(yōu)選為不同導電類型的，或優(yōu)選為具有不同的功函數(shù)。
在其它實施方案中，具有鄰接溝道區(qū)側(cè)壁的柵結(jié)構(gòu)的晶體管結(jié)構(gòu)，可以具有其它的構(gòu)造。例如，溝道區(qū)1725的寬度、長度、和/或高度可以是其它尺寸。而且，在其它實施方案中，多個晶體管結(jié)構(gòu)可以被連接到一起，其中，各個晶體管結(jié)構(gòu)共用一個具有鄰接晶體管結(jié)構(gòu)的電流端子區(qū)(例如1607)。溝道區(qū)(例如1725)和柵結(jié)構(gòu)(例如1503和1505)可以位于共用的電流端子區(qū)(例如1607和1605)之間。圖18所示的陣列可以代表這種做法的一個例子，其中，一個晶體管結(jié)構(gòu)的電流端子區(qū)用作另一個晶體管結(jié)構(gòu)的電流端子。例如，參照圖16，當結(jié)構(gòu)1104的中間結(jié)構(gòu)1631從末端結(jié)構(gòu)1630延伸時，第二中間結(jié)構(gòu)(未示出)可以沿相反的方向(向圖17所示的左邊)從末端結(jié)構(gòu)1630延伸。當中間結(jié)構(gòu)1631從末端結(jié)構(gòu)1629延伸時，第三中間結(jié)構(gòu)(未示出)可以沿相反的方向(向圖17所示的右邊)從末端結(jié)構(gòu)1629延伸。相似于柵結(jié)構(gòu)1503和1505的一對柵結(jié)構(gòu)可以鄰接第二中間結(jié)構(gòu)和第三中間結(jié)構(gòu)的各個側(cè)壁，相似于柵結(jié)構(gòu)1503和1505相對于中間結(jié)構(gòu)1631的位置。
在其它實施方案中，柵結(jié)構(gòu)1503和1505可以具有不同的導電類型。在一個實施方案中，利用不同摻雜劑種類的偏角注入，可以實現(xiàn)這一點。例如可以用P+摻雜劑來注入柵結(jié)構(gòu)1505，而用N+摻雜劑來注入柵結(jié)構(gòu)1503。
圖18是非易失存儲器陣列的電路圖，晶體管結(jié)構(gòu)1621被用作包括4個存儲位置(1713、1709、1715、1711)的存儲單元。在一個實施方案中，陣列1801是集成電路器件的非易失存儲器陣列。陣列1801包括許多存儲單元，各個單元(例如1809、1805、1807)提供一個相似于晶體管結(jié)構(gòu)1621的晶體管結(jié)構(gòu)。各個單元包括相似于存儲位置1713、1709、1715、1711的4個存儲位置。
各個單元的柵結(jié)構(gòu)(例如1505和1503)被耦合到字線。例如，柵結(jié)構(gòu)1505被耦合到字線WL0，而柵結(jié)構(gòu)1503被耦合到字線WL1。存儲單元的各個電流端子區(qū)被耦合到位線。例如，端子區(qū)的端子接觸1611被耦合到位線BL1，而電流端子接觸1613被耦合到位線BL2。陣列1801的位線(BL0、BL1、BL2、BL3)以及字線(WL0、WL1、WL2、WL3)被耦合到用來控制各線電壓的常規(guī)存儲器陣列控制電路(未示出)。各個存儲單元沿行和列被排列在陣列1801中。在所示的實施方案中，單元1809和晶體管結(jié)構(gòu)1621單元處于同一個行中，而單元1809和1807處于同一個列中。
圖19示出了施加到圖18所示位線和字線以便對存儲位置1713進行編程、擦除、以及讀取的電壓。在一個實施方案中，Vpp＝8.0V，VSS＝0，Vdd＝4.0。為了讀取存儲位置1713，BL1被耦合到如圖19表格中“SA”所示的讀出放大器(未示出)，以便確定晶體管是否已經(jīng)被開通。晶體管是否已經(jīng)被開通，依賴于電荷是否被存儲在被讀取的電荷存儲位置(例如1713)處。為了對位置1713進行編程，電壓VPP/2被施加到位線BL1和位于BL1之前的所有位線(例如BL0)，使那里具有被耦合到位于位線BL1之前的字線WL0的柵的位置(例如電荷存儲位置1821)不被編程。地電壓VSS被施加到BL1之后的所有位線(例如BL2和BL3)，使位于位線BL2之后的電荷存儲位置不被無意中編程。
在其它實施方案中，陣列1801的電荷存儲位置可以在分組擦除功能中被擦除。在這些實施方案中，正電壓被施加到所有位線，而負電壓被施加到所有字線。
圖20示出了施加到圖18所示位線和字線以便對存儲位置1711進行編程、擦除、以及讀取的電壓。
如圖19和20中表格所示，面對被編程、擦除、或讀取的電荷存儲位置的單元的柵，在這些操作中被偏置在地(VSS)。例如，在位置1713的編程、擦除、以及讀取操作中，面對電荷存儲位置1713的柵結(jié)構(gòu)1503被偏置在VSS。
圖21和22示出了在另一實施方案中被施加到陣列1801的位線和字線，以便對1801的電荷存儲位置進行編程、擦除、以及讀取的電壓。在此實施方案中，面對被編程單元的電荷存儲位置的柵，被偏置在與此位置相關(guān)的單元的柵的反電壓。例如，參照圖21，為了對位置1713進行編程，正電壓VPP被施加到字線(WL0)，此字線WL0被耦合到柵結(jié)構(gòu)1505并與電荷存儲位置1713相關(guān)，而-VPP被施加到字線WL1，此字線WL1被耦合到柵結(jié)構(gòu)1503并與電荷存儲位置1713面對。在此實施方案中，晶體管結(jié)構(gòu)溝道區(qū)的寬度和導電性使鄰接柵結(jié)構(gòu)的溝道區(qū)的電位受面對的柵結(jié)構(gòu)影響。
由于負的編程電壓能夠被施加到面對被編程的電荷存儲位置的柵，故施加到與被編程的單元相關(guān)的柵的電壓可以相應地減小。例如，在一個實施方案中，VPP可以是6.0V。因此，由于此實施方案允許減小編程電壓，故可以利用較低的編程電壓。在某些實施方案中，減小編程電壓可以減小提供編程電壓的電路所需的面積。
在存儲器陣列中采用具有鄰接面對的側(cè)壁的柵結(jié)構(gòu)的晶體管而可能出現(xiàn)的另一優(yōu)點在于，電荷存儲位置的面對的柵能夠提供例如具有電壓控制電路的FinFET的晶體管，此電壓控制電路如平面CMOS晶體管的阱電壓控制電路那樣有效地工作。但與平面CMOS晶體管的阱電壓控制電路不同，能夠獨立于陣列其它行中的柵而控制對面柵的電壓。這使得與用其它類型的電荷存儲晶體管可能得到的技術(shù)相比，能夠?qū)﹃嚵胁捎酶鼮橄冗M的編程和擦除技術(shù)。
利用圖18所示的陣列而可能出現(xiàn)的一個優(yōu)點在于，與采用平面CMOS NVM單元相比，可以在給定的面積內(nèi)提供更多的電荷存儲位置。而且，利用圖18所示的陣列，由于能夠僅僅用二個電流端子接觸來對4個獨立的存儲位置進行編程，故各個晶體管可以被更緊密地安置在陣列中。在某些實施方案中，相似于晶體管結(jié)構(gòu)1621的晶體管結(jié)構(gòu)可以被容易地提供在具有實現(xiàn)FinFET技術(shù)或其它類型絕緣體上硅技術(shù)的集成電路中。
在另一實施方案中，晶體管結(jié)構(gòu)1261可以被修正成僅僅具有柵與溝道區(qū)側(cè)壁之間的一個電荷存儲結(jié)構(gòu)。利用這種晶體管的一個實施方案，對面的側(cè)壁在其與面對的柵之間可能不具有電荷存儲結(jié)構(gòu)。面對的柵可以用作有效的阱偏置電壓控制電路。
而且，上述的各種晶體管結(jié)構(gòu)可以被提供在具有其它構(gòu)造的存儲器陣列中。而且，在其它實施方案中，可能用本說明書所述之外的其它半導體工藝，包括用來形成獨立柵結(jié)構(gòu)的其它常規(guī)工藝，來制作具有鄰接半導體結(jié)構(gòu)面對的側(cè)壁的二個獨立柵結(jié)構(gòu)以及具有位于柵結(jié)構(gòu)與側(cè)壁之間的電荷存儲位置的存儲單元。
在本發(fā)明的一種情況下，存儲器件包括襯底和襯底上的半導體結(jié)構(gòu)。此半導體結(jié)構(gòu)包括第一電流區(qū)與第二電流區(qū)之間的溝道區(qū)。此半導體結(jié)構(gòu)具有第一側(cè)壁和第二側(cè)壁。第二側(cè)壁面對第一側(cè)壁。此存儲器件還包括鄰接第一側(cè)壁的柵結(jié)構(gòu)。溝道區(qū)包括沿鄰接柵結(jié)構(gòu)的第一側(cè)壁安置的部分。此存儲器件還包括至少包括位于第一側(cè)壁與柵結(jié)構(gòu)之間的部分的電荷存儲位置。
在本發(fā)明的另一情況下，存儲器包括多個存儲單元，各個存儲單元具有第一柵結(jié)構(gòu)、第二柵結(jié)構(gòu)、第一摻雜區(qū)、第二摻雜區(qū)、以及鄰接第一柵結(jié)構(gòu)和第二柵結(jié)構(gòu)并位于第一摻雜區(qū)與第二摻雜區(qū)之間的溝道區(qū)。各個多個存儲單元包括4個存儲位置。存儲器包括具有耦合到第一字線的第一柵結(jié)構(gòu)和耦合到第二字線的第二柵結(jié)構(gòu)的第一行多個存儲單元。存儲器還包括具有耦合到第三字線的第一柵結(jié)構(gòu)和耦合到第四字線的第二柵結(jié)構(gòu)的第二行多個存儲單元。存儲器還包括具有耦合到第一位線的第一摻雜區(qū)和耦合到第二位線的第二摻雜區(qū)的包括第一行和第二行的第一部分的第一列多個存儲單元。存儲器還包括具有耦合到第二位線的第一摻雜區(qū)和耦合到第三位線的第二摻雜區(qū)的包括第一行和第二行的第二部分的第二列多個存儲單元。
在本發(fā)明的另一情況下，制作半導體器件的方法包括提供襯底和在襯底上提供半導體結(jié)構(gòu)。此半導體結(jié)構(gòu)具有第一側(cè)壁、第二側(cè)壁、以及頂部表面。此方法還包括在半導體結(jié)構(gòu)中形成第一導電類型的第一區(qū)、在半導體結(jié)構(gòu)中形成第一導電類型的第二區(qū)、以及在第一區(qū)與第二區(qū)之間的半導體結(jié)構(gòu)中形成第二導電類型的溝道區(qū)。此方法還包括形成鄰接第一側(cè)壁的第一柵結(jié)構(gòu)以及形成至少包括位于第一側(cè)壁與第一柵結(jié)構(gòu)之間的部分的第一電荷存儲位置。
雖然已經(jīng)描述了本發(fā)明的一些具體的實施方案，但本技術(shù)領(lǐng)域的熟練人員可以理解的是，基于此處的闡述，可以作出進一步的改變和修正而不偏離本發(fā)明及其更廣泛的情況，因此，所附權(quán)利要求是為了將所有這些改變和修正包羅在本發(fā)明的構(gòu)思與范圍內(nèi)。
權(quán)利要求
1.一種存儲器件，它包括襯底；襯底上的半導體結(jié)構(gòu)，此半導體結(jié)構(gòu)包括第一電流區(qū)與第二電流區(qū)之間的溝道區(qū)，此半導體結(jié)構(gòu)具有第一側(cè)壁和第二側(cè)壁，第二側(cè)壁面對第一側(cè)壁；鄰接第一側(cè)壁的柵結(jié)構(gòu)，溝道區(qū)包括沿鄰接柵結(jié)構(gòu)的第一側(cè)壁而安置的部分；以及電荷存儲位置，它至少包括位于第一側(cè)壁與柵結(jié)構(gòu)之間的部分。
2.權(quán)利要求1的存儲器件，其中，電荷存儲位置被提供在導電材料層中。
3.權(quán)利要求2的存儲器件，其中，導電材料層包括多晶硅。
4.權(quán)利要求1的存儲器件，其中，電荷存儲位置被提供在包括多個電荷捕獲單元的材料層中。
5.權(quán)利要求4的存儲器件，其中，包括多個電荷捕獲單元的材料層包括氮化硅。
6.權(quán)利要求1的存儲器件，其中，電荷存儲位置被提供在包括分立的電荷存儲材料的結(jié)構(gòu)中。
7.權(quán)利要求6的存儲器件，其中，電荷存儲位置被提供在埋置有硅納米晶體的結(jié)構(gòu)中。
8.權(quán)利要求1的存儲器件，還包括鄰接第二側(cè)壁的第二柵結(jié)構(gòu)，其中，溝道區(qū)包括沿鄰接第二柵結(jié)構(gòu)的第二側(cè)壁而安置的部分。
9.權(quán)利要求8的存儲器件，還包括第二電荷存儲位置，它至少包括位于第二柵結(jié)構(gòu)與第二側(cè)壁之間的部分。
10.權(quán)利要求9的存儲器件，還包括第三電荷存儲位置，它至少包括位于所述柵結(jié)構(gòu)與第一側(cè)壁之間的部分；第四電荷存儲位置，它至少包括位于所述第二柵結(jié)構(gòu)與第二側(cè)壁之間的部分。
11.權(quán)利要求10的存儲器件，還包括包括電荷存儲材料的第一電荷存儲結(jié)構(gòu)，至少部分第一電荷存儲結(jié)構(gòu)位于所述柵結(jié)構(gòu)與第一側(cè)壁之間，電荷存儲位置和第三電荷存儲位置被提供在第一電荷存儲結(jié)構(gòu)中；包括電荷存儲材料的第二電荷存儲結(jié)構(gòu)，至少部分第二電荷存儲結(jié)構(gòu)位于所述第二柵結(jié)構(gòu)與第二側(cè)壁之間，第二電荷存儲位置和第四電荷存儲位置被提供在第二電荷存儲結(jié)構(gòu)中。
12.權(quán)利要求11的存儲器件，還包括第一電荷存儲結(jié)構(gòu)與所述柵結(jié)構(gòu)之間的第一控制介質(zhì)；以及第二電荷存儲結(jié)構(gòu)與所述第二柵結(jié)構(gòu)之間的第二控制介質(zhì)。
13.權(quán)利要求11的存儲器件，其中，第一電荷存儲結(jié)構(gòu)和第二電荷存儲結(jié)構(gòu)各位于包括電荷存儲材料的相鄰層中。
14.一種包括權(quán)利要求9的存儲器件的存儲器陣列，此存儲器陣列還包括耦合到所述柵結(jié)構(gòu)的第一字線；耦合到所述第二柵結(jié)構(gòu)的第二字線；其中，第一電壓被施加到第一字線，第二電壓被施加到第二字線，以便讀取電荷存儲位置；其中，第二電壓被施加到第一字線，第一電壓被施加到第二字線，以便讀取第二電荷存儲位置。
15.權(quán)利要求1的存儲器件，其中，電荷存儲位置被提供在所述柵結(jié)構(gòu)與第一側(cè)壁之間的包括電荷存儲材料的結(jié)構(gòu)中。
16.權(quán)利要求1的存儲器件，還包括第一側(cè)壁上的第一介質(zhì)層，電荷存儲位置被提供在位于第一介質(zhì)層上的結(jié)構(gòu)上。
17.權(quán)利要求1的存儲器件，其中第一電流區(qū)是第一導電類型的；第二電流區(qū)是第一導電類型的；溝道區(qū)是第二導電類型的。
18.權(quán)利要求1的存儲器件，其中，第一電流區(qū)具有第一接觸，且第二電流區(qū)具有第二接觸。
19.權(quán)利要求1的存儲器件，其中襯底還包括絕緣層；半導體結(jié)構(gòu)位于絕緣層上。
20.權(quán)利要求1的存儲器件，還包括位于部分半導體結(jié)構(gòu)頂部表面上的介質(zhì)結(jié)構(gòu)，此部分半導體結(jié)構(gòu)包括鄰接所述柵結(jié)構(gòu)的部分。
21.權(quán)利要求1的存儲器件，其中，半導體結(jié)構(gòu)包括半導體翅片，其中，第一電流區(qū)、第二電流區(qū)、以及溝道區(qū)，被提供在翅片中。
22.一種存儲器，它包括多個存儲單元，各個存儲單元具有第一柵結(jié)構(gòu)、第二柵結(jié)構(gòu)、第一摻雜區(qū)、第二摻雜區(qū)、以及鄰接第一柵結(jié)構(gòu)和第二柵結(jié)構(gòu)且位于第一摻雜區(qū)與第二摻雜區(qū)之間的溝道區(qū)，其中，各個多個存儲單元包括4個存儲位置；第一行多個存儲單元，它們具有耦合到第一字線的第一柵結(jié)構(gòu)和耦合到第二字線的第二柵結(jié)構(gòu)；第二行多個存儲單元，它們具有耦合到第三字線的第一柵結(jié)構(gòu)和耦合到第四字線的第二柵結(jié)構(gòu)；包括第一行和第二行中的第一部分的第一列多個存儲單元，它們具有耦合到第一位線的第一摻雜區(qū)和耦合到第二位線的第二摻雜區(qū)；以及包括第一行和第二行中的第二部分的第二列多個存儲單元，它們具有耦合到第二位線的第一摻雜區(qū)和耦合到第三位線的第二摻雜區(qū)。
23.一種對權(quán)利要求22的存儲器的位于第一行和第一列的存儲單元的第一電荷存儲位置進行編程的方法，它包括將第一正電壓施加到第一字線，將第一負電壓施加到第二字線，將第一負電壓施加到第二位線，將比第一負電壓負得更少的第二負電壓施加到第一位線，將不高于地的電壓施加到第三和第四字線，以及將第一負電壓施加到第三位線。
24.一種對權(quán)利要求22的存儲器的位于第一行和第一列的存儲單元的第一存儲位置進行擦除的方法，它包括將第一負電壓施加到第一字線，將第一正電壓施加到第一位線，以及將不高于地電位的電壓施加到第二和第三位線以及第二、第三、第四字線。
25.權(quán)利要求22的存儲器，其中，各個溝道區(qū)位于襯底上的硅結(jié)構(gòu)中，此硅結(jié)構(gòu)具有第一側(cè)壁和第二側(cè)壁，第一柵結(jié)構(gòu)被安置成鄰接第一側(cè)壁，且第二柵結(jié)構(gòu)被安置成鄰接第二側(cè)壁。
26.權(quán)利要求25的存儲器，其中各個存儲單元具有第一存儲結(jié)構(gòu)和第二存儲結(jié)構(gòu)，第一存儲結(jié)構(gòu)至少包括位于第一柵結(jié)構(gòu)與第一側(cè)壁之間的部分，第二存儲結(jié)構(gòu)至少包括位于第二柵結(jié)構(gòu)與第二側(cè)壁之間的部分；且第一存儲結(jié)構(gòu)具有二個電荷存儲位置，第二存儲結(jié)構(gòu)具有二個電荷存儲位置。
27.權(quán)利要求26的存儲器，其中，各個存儲單元還包括第一側(cè)壁與第一存儲結(jié)構(gòu)之間的第一柵介質(zhì)以及第二側(cè)壁與第二存儲結(jié)構(gòu)之間的第二柵介質(zhì)。
28.權(quán)利要求26的存儲器，其中，各個存儲單元還包括第一柵結(jié)構(gòu)與第一存儲結(jié)構(gòu)之間的第一控制介質(zhì)以及第二柵結(jié)構(gòu)與第二存儲結(jié)構(gòu)之間的第二控制介質(zhì)。
29.權(quán)利要求26的存儲器，其中第一存儲結(jié)構(gòu)包括更靠近第一摻雜區(qū)的第一電荷存儲位置和更靠近第二摻雜區(qū)的第二電荷存儲位置；且第二存儲結(jié)構(gòu)包括更靠近第一摻雜區(qū)的第三電荷存儲位置和更靠近第二摻雜區(qū)的第四電荷存儲位置。
30.權(quán)利要求22的存儲器，其中，各個存儲單元的溝道區(qū)被提供在半導體翅片中。
31.權(quán)利要求22的存儲器，其中，各個單元的第一柵結(jié)構(gòu)包括摻雜成第一導電類型的多晶硅，且各個單元的第二柵結(jié)構(gòu)包括摻雜成第二導電類型的多晶硅。
32.一種制作半導體器件的方法，它包括提供襯底；在襯底上提供半導體結(jié)構(gòu)，此半導體結(jié)構(gòu)具有第一側(cè)壁、第二側(cè)壁、以及頂部表面；在半導體結(jié)構(gòu)中形成第一導電類型的第一區(qū)；在半導體結(jié)構(gòu)中形成第一導電類型的第二區(qū)；在半導體結(jié)構(gòu)中的第一區(qū)與第二區(qū)之間形成第二導電類型的溝道區(qū)；形成鄰接第一側(cè)壁的第一柵結(jié)構(gòu)；以及形成至少包括位于第一側(cè)壁與第一柵結(jié)構(gòu)之間的部分的第一電荷存儲位置。
33.權(quán)利要求32的方法，還包括形成鄰接第二側(cè)壁的第二柵結(jié)構(gòu)；以及形成至少包括位于第二柵結(jié)構(gòu)與第二側(cè)壁之間的部分的第二電荷存儲位置。
全文摘要
一種存儲器，它具有鄰接半導體結(jié)構(gòu)(1105)面對的側(cè)壁的柵結(jié)構(gòu)，包括溝道區(qū)(1725)以及柵結(jié)構(gòu)與面對的側(cè)壁之間的多個電荷存儲位置(1713、1715、1709、1711)。溝道區(qū)位于在一個實施例中用作源/漏區(qū)的二個電流端子區(qū)之間。存儲單元可以被提供在存儲單元陣列(1801)中，其中，一個柵結(jié)構(gòu)被耦合到一個字線，而另一個柵結(jié)構(gòu)被耦合到另一個字線。在一個實施例中，各個單元包括4個電荷存儲位置，各存儲1位數(shù)據(jù)。
文檔編號H01L21/336GK1795510SQ200480014053
公開日2006年6月28日 申請日期2004年4月16日 優(yōu)先權(quán)日2003年5月22日
發(fā)明者利奧·馬修, 羅伯特·F.·斯蒂姆勒, 拉瑪禪德蘭·姆拉里德爾 申請人:飛思卡爾半導體公司