專利名稱：包括具有能帶工程超晶格的mosfet的半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體領域，更具體地說涉及基于能帶工程具有增強性能的半導體及相關方法。
背景技術：
已經(jīng)建議了各種結構和技術，例如通過提高載流子遷移率來提高半導體器件的性能。舉例來說，授予Currie等的美國專利申請第2003/0057416號公開了硅、硅-鍺和馳豫硅并且還包括否則將引起性能降低的無雜質區(qū)的應變材料層。在上面硅層中得到的雙軸應變改變導致得到更高速度和/或更低功率器件的載流子。授予Fitzgerald等的已公布的美國專利申請第2003/0034529號公開了同樣基于相似的應變硅技術的CMOS反相器。
授予Takagi等的美國專利第6,472,685 B2號公開了了包括硅層和碳層的半導體器件，所述碳層夾在硅層之間，使得第二層硅層的導帶和價帶受到拉伸應變。已經(jīng)被施加到柵電極上的電場誘導的具有更小有效質量的電子被限制在第二層硅層中，因此聲稱n-溝道MOSFET具有更高的遷移率。
授予Ishibashi等的美國專利第4,937,204號公開了一種超晶格，其中交替并外延生長了小于8個單層并且包含分數(shù)(fraction)或者二元化合物半導體層的多層。主電流流動的方向與超晶格的層垂直。
授予Wang等的美國專利第5,357,119號公開了通過減少在超晶格中的合金分散而實現(xiàn)更高遷移率的Si-Ge短周期超晶格。在這類方法中，授予Candelaria的美國專利第5,683,934號公開了一種遷移率提高的MOSFET，其溝道層包括硅合金和在硅晶格中以一定百分數(shù)替代存在的第二種材料，該百分數(shù)將溝道層置于拉伸應變下。
授予Tsu的美國專利第5,216,262號公開了包含兩個勢壘區(qū)和夾在所述勢壘區(qū)之間的外延生長的半導體薄層的量子阱結構。每個勢壘區(qū)由厚度通常在2至6個單層范圍內的SiO2/Si交替層組成。硅厚很多的部分夾在勢壘之間。
由Applied Physics and Materials Science & Processing于2000年9月6日在線發(fā)表(第391-402頁)的Tsu寫的標題為“Phenomena insilicon nanostructure devices”的文獻公開了硅和氧的半導體-原子超晶格(SAS)。所公開的Si/O超晶格可用于硅量子和發(fā)光器件。特別是構建并且測試了綠色電致發(fā)光二極管結構。該二極管結構中的電流垂直于SAS的多層。所公開的SAS可以包括由吸附的物質(例如氧原子和CO分子)隔離的半導體層。硅在吸附的氧單層之外的生長被描述成具有相當?shù)腿毕菝芏鹊耐庋?。一種SAS結構包括具有約8層硅原子層的1.1納米厚的硅區(qū)，并且另一種結構具有這種結構硅厚度的兩倍。Luo等在Physical Review Letters，第89卷，第7期(2002年8月12日)上發(fā)表的標題為“Chemical Design of Direct-Gap Light-EmittingSilicon”的文獻中進一步討論了Tsu的發(fā)光的SAS結構。
已公布的授予Wang，Tsu和Lofgren的國際申請WO 02/103,767Al公開了薄的硅和氧、碳、氮、磷、銻、砷或氫的勢壘結構塊(barrierbuilding block)，從而將通過晶格垂直流動的電流降低了四個數(shù)目級以上。絕緣層/勢壘層允許在絕緣層上接著沉積低缺陷的外延硅。
已公布的授予Mears等的英國專利申請2,347,520公開了非周期光帶隙(APBG)結構的原理可以適用于電子帶隙工程。具體地說，該申請公開了可以調節(jié)材料參數(shù)，例如能帶最小值的位置、有效質量等來實現(xiàn)具有所需能帶結構特性的新的非周期材料。該申請還公開了其它參數(shù)，例如電導率、熱導率和介電常數(shù)或者磁導率也可以被設計到材料中。
盡管在設計材料來增加半導體器件中載流子遷移率方面已有了大量的努力，但是仍需要更大的改進。更大的遷移率會增加器件的速度和/或降低器件的功率消耗。對于更大的遷移率，即使向更小器件特征持續(xù)移動，也可以維持器件的性能。

發(fā)明內容
從上述背景來看，因此本發(fā)明的目的是提供例如一種包括MOSFETs并且其中MOSFETs具有更高載流子遷移率的半導體器件。
通過包含襯底和至少一個與襯底相鄰且包含超晶格溝道的MOSFET的半導體器件提供了根據(jù)本發(fā)明的這個和其它目的、特征和優(yōu)點。所述超晶格溝道包括多個堆疊的層組(stacked groups oflayers)。更具體地說，MOSFET包括側面與所述超晶格溝道相鄰的源和漏區(qū)，以及重疊在超晶格溝道上面的柵極，用于使載流子在相對于堆疊層組平行的方向上通過超晶格輸送。每組超晶格溝道層組可以包括多個堆疊的基本半導體單層，其定義了基本半導體部分，以及其上面的能帶修改層(energy-band modifying layer)。另外，能帶修改層可以包括至少一層限制在相鄰基本半導體部分的晶格內的非半導體單層，從而超晶格溝道在平行的方向上比其它情況具有更高的載流子遷移率。超晶格溝道還可以具有常見的能帶結構。
載流子可以包含電子和空穴至少之一。在一些優(yōu)選的實施方案中，每個基本半導體部分可以包含硅，并且每層能帶修改層可以包含氧。每層能帶修改層可以是一個單層厚度，并且每個基本半導體部分可以小于8個單層的厚度，例如兩至六個單層的厚度。
作為由本發(fā)明實現(xiàn)的能帶工程的結果，超晶格溝道進一步具有基本上直接的能帶隙。超晶格溝道可以進一步在最上面的層組上包含半導體蓋層。柵極可以包括柵電極層和介于柵電極層和基本半導體蓋層之間的柵極介電層。
在一些實施方案中，全部基本半導體部分都可以是相同數(shù)目的單層厚。在另一些實施方案中，至少一些基本半導體部分可以是不同數(shù)目的單層厚。在再另一些實施方案中，所有基本半導體部分可以是不同數(shù)目的單層厚。每個非半導體單層優(yōu)選通過下一層的沉積而熱穩(wěn)定，從而便于制造。
每個基本半導體部分可以包含選自由IV族半導體、III-V族半導體和II-VI族半導體組成的組中的基本半導體。另外，每個能帶修改層可以包含選自由氧、氮、氟和碳-氧組成的組中的非半導體。
較高的遷移率可能源于載流子在平行方向中比其它情況具有更低的電導率有效質量(conductivity effective mass)。所述較低的電導率有效質量可以小于在別的方式下發(fā)生的電導率有效質量的2/3。當然，超晶格溝道中可以進一步包含至少一種導電類型的摻雜劑。


圖1是根據(jù)本發(fā)明的半導體器件的示意剖視圖；圖2是圖1中所示超晶格的放大的示意剖視圖；圖3是圖1中所示超晶格一部分的透視示意原子圖；圖4是可以在圖1的器件中使用的超晶格另一個實施方案的放大很多的示意剖視圖；圖5A是對于現(xiàn)有技術中的塊材硅和圖1-3所示的4/1 Si/O超晶格從γ點(G)計算的能帶結構圖；圖5B是對于現(xiàn)有技術中的塊材硅和圖1-3所示的4/1 Si/O超晶格從Z點計算的能帶結構圖；圖5C是對于現(xiàn)有技術中的塊材硅和圖4所示的5/1/3/1 Si/O超晶格從γ和Z點計算的能帶結構圖；圖6A-6H是根據(jù)本發(fā)明的另一個半導體器件在其制造期間一部分的示意剖視圖。
具體實施例方式
現(xiàn)在將參照附圖，在下文中更詳細地說明本發(fā)明，所述附圖中表示了優(yōu)選的實施方案。但是，本發(fā)明可以以許多不同的形式來體現(xiàn)并且不應該理解為局限于本文所提出的各個實施方案。相反，提供這些實施方案是為了使本發(fā)明的公開是完整且完全的，并且向本領域技術人員傳達本發(fā)明的范圍。類似的數(shù)字自始至終指類似的元件并且使用基本符號在不同的實施方案中表示相似的元件。
本發(fā)明涉及在原子或分子水平上控制半導體材料的性質，從而在半導體器件內實現(xiàn)改進的性能。此外，本發(fā)明涉及鑒別、創(chuàng)造和使用在半導體器件的導電路徑中使用的改進的材料。
在不希望受理論束縛的情況下，本申請人推理本文所述的某些超晶格降低了載流子的有效質量，因此導致了更高的載流子遷移率。有效質量在文獻中具有各種定義。作為有效質量的改進量度，本申請人使用“電導率倒易有效質量張量”，對于電子和空穴分別為Me-1和Mh-1，對于電子定義為Me,ij-1(EF,T)=ΣE>EF∫B.Z.(▿kE(k,n))i(▿kE(k,n))j∂f(E(k,n),EF,T)∂Ed3hΣE>EF∫B.Z.(E(k,n),EF,T)d3k]]>對于空穴為Mh,ij-1(EF,T)=-ΣE<EF∫B.Z.(▿kE(k,n))i(▿kE(k,n))j∂f(E(k,n),EF,T)∂Ed3kΣE<EF∫B.Z.(1-f(E(k,n),EF,T))d3k]]>其中，f是費米-迪拉克分配函數(shù)，EF是費米能量，T是溫度，E(k，n)是相應于波矢量k和第n級能帶狀態(tài)中的電子能量，指數(shù)i和j指笛卡兒坐標x、y和z，對布里淵區(qū)(B.Z.)積分，并且對于電子和空穴分別對能量在電子和空穴的費米能量上和下的能帶求和。
申請人對電導率倒易有效質量張量的定義，使得材料電導率的張量分量大于電導率倒易有效質量張量相應分量的較大值。申請人再次在不受理論的束縛情況下推理此處所述的超晶格設定了電導率倒易有效質量張量值，從而提高了材料的導電性質，典型地對于載流子輸送的優(yōu)選方向。適當?shù)膹埩砍煞值牡挂妆环Q作電導率有效質量。換句話說，為了表征半導體材料結構，使用如上所述并且在所需載流子輸送的方向中計算的電子/空穴的電導率有效質量來區(qū)別改進的材料。
使用上述措施，對于特定的目的，可以選擇具有改進的能帶結構的材料。一個這種實例是用于CMOS器件中溝道區(qū)的超晶格25材料。
現(xiàn)在首先參照圖1說明根據(jù)本發(fā)明的包括超晶格25的平面MOSFET20。但是，本領域技術人員將理解此處指出的材料可以在許多不同類型的半導體器件，如分立器件和/或集成電路中使用。
所示的MOSFET 20包括襯底21、源/漏區(qū)22，23、源/漏擴展區(qū)26，27和其間由超晶格25提供的溝道區(qū)。源/漏硅化物層30，31和源/漏接觸區(qū)32，33重疊在源/漏區(qū)的上面，這是本領域技術人員可以理解的。由虛線34，35表示的區(qū)域是用超晶格初始形成，然后重摻雜的可選殘留部分。在其它實施方案中，可以不存在這些殘留的超晶格區(qū)34，35，這也是本領域技術人員可以理解的。柵極35示例性包括與由超晶格25提供的溝道區(qū)相鄰的柵絕緣層37，以及柵絕緣層上面的柵電極層36。在所示的MOSFET 20中還提供側壁間隔層40，41。
申請人已經(jīng)發(fā)現(xiàn)用于MOSFET 20溝道區(qū)的改進的材料或者結構。更具體地說，申請人已經(jīng)發(fā)現(xiàn)具有如下能帶結構的材料或結構，對于該能帶結構，電子和/或空穴適當?shù)碾妼视行з|量基本上小于硅的相應值。
現(xiàn)在參照圖2和3，所述材料或結構是其結構控制在原子或分子水平上并且使用已知原子或分子層沉積技術形成的超晶格25的形式。超晶格25包括多個以堆疊關系排列的層組45a-45n，在具體參照圖2的示意剖視圖下也許更好理解。
超晶格25的每個層組45a-45n示例性地包括多個堆疊的基本半導體單層46，其定義了各自的基本半導體部分46a-46n，以及其上面的能帶修改層50。為了清楚地解釋，能帶修改層50在圖2中由點畫法表示。
能帶修改層50示例性地包含一個限制在相鄰基本半導體部分的晶格內的非半導體單層。在其它實施方案中，可以有多于一個的所述單層。申請人在不受理論束縛的情況下推理能帶修改層50和相鄰的基本半導體部分46a-46n導致超晶格25在平行的層方向中載流子的適當電導率有效質量低于其它情況?？紤]另一種方式，該平行方向與堆疊方向正交。能帶修改層50還可以引起超晶格25具有通常的能帶結構。
還推理出與其它情況相比，如所示MOSFET 20的半導體器件在更低電導率有效質量的基礎上具有更高的載流子遷移率。在一些實施方案中，并且作為本發(fā)明實現(xiàn)的能帶工程的結果，超晶格25可以進一步具有舉例來說對于光電器件特別有利的基本上直接的能帶隙，如在下面進一步詳細地說明的那樣。
本領域技術人員應當理解MOSFET 20的源/漏區(qū)22，23和柵極35可以看作引起載流子在相對于堆疊層組45a-45n平行的方向上通過超晶格輸送的區(qū)域。本發(fā)明也包涵其它的這種區(qū)域。
超晶格25還示例性地在上層組45n上包括蓋層52。蓋層52可以包含多個基本半導體單層46。蓋層52可以具有2至100個基本半導體單層，并且更優(yōu)選具有10至50個單層。
每個基本半導體部分46a-46n可以包含選自由IV族半導體、III-V族半導體和II-VI族半導體組成的組中的基本半導體。當然，本領域技術人員將理解術語IV族半導體還包括IV-IV族半導體。
每個能帶修改層50舉例來說可以包含選自由氧、氮、氟和碳-氧組成的組中的非半導體。非半導體還優(yōu)選通過沉積下一層而熱穩(wěn)定，從而便于制造。在其它實施方案中，本領域技術人員可以理解非半導體可以是另一種與給定的半導體工藝兼容的無機或有機元素或化合物。
應當指出術語單層意指包括一個原子層或者一個分子層。還應當指出由單層提供的能帶修改層50還意指包括其中沒有占據(jù)所有位置的單層。舉例來說，在具體參照圖3的原子圖情況下，對于作為基本半導體材料的硅和作為能帶修改材料的氧舉例說明4/1重復結構。氧只占據(jù)了一半可能的位置。在其它實施方案和/或不同材料的情況中，本領域技術人員將理解這種一半占據(jù)不一定是所有的情況。事實上甚至在所述示意圖中，也可以看出在給定單層中的單個氧原子沒有精確地沿著平面排列，這對于原子沉積領域的技術人員也是可以理解的。
硅和氧目前被廣泛地用于傳統(tǒng)的半導體工藝，因此生產商能夠容易地使用此處所述的這些材料?，F(xiàn)在也廣泛地使用原子或單層沉積。
因此，本領域技術人員能理解可以容易地采用并且實現(xiàn)根據(jù)本發(fā)明結合了超晶格25的半導體器件。
在不受理論束縛的情況下，本申請人推理對于舉例來說如Si/O的超晶格而言，硅單層的數(shù)目優(yōu)選地應該是7層或更少，使得超晶格的能帶是常見的或者整個是相對均勻的，從而實現(xiàn)所需的優(yōu)點。對于Si/O，已經(jīng)給出了圖2和3所示的4/1重復結構的模型，以指出在X方向上電子和空穴表現(xiàn)出增強的遷移率。舉例來說，所計算的電子電導率有效質量(對于塊材硅是各向同性的)是0.26并且對于X方向中4/1SiO超晶格是0.12，因此比例為0.46。相似地，對空穴的計算得到對于塊材硅的值為0.36，并且對于4/1 Si/O超晶格的值為0.16，因此比例為0.44。
盡管這種在方向上優(yōu)選的特征在某些半導體器件中是所需的時，其它器件受益于遷移率在平行于層組的任何方向上更均勻的增加。本領域技術人員可以理解電子或空穴，或者這類載流子中的僅一種具有增加的遷移率也是有利的。
對于超晶格25的4/1 Si/O實施方案，較低的電導率有效質量可以低于其它情況電導率有效質量的2/3，并且這對電子和空穴都適用。當然，本領域技術人員可以理解超晶格25可以進一步包含至少一種導電類型的摻雜劑。
事實上，現(xiàn)在參照圖4說明具有不同性質的根據(jù)本發(fā)明的超晶格25’的另一個實施方案。在該實施方案中，舉例說明了3/1/5/1的重復模式。更具體地說，最下面的基本半導體部分46a’具有三個單層，并且第二最下面的基本半導體部分46b’具有五個單層。在整個超晶格25’重復這種模式。能帶修改層50每個可以包括一個單層。對于這種包括Si/O的超晶格25’，載流子遷移率的提高與層平面的取向無關。圖4中沒有具體提到的那些其它元件與參照圖2在上面討論的元件相似并且在此處不需要進一步討論。
在一些器件實施方案中，超晶格的所有基本半導體部分可以都是相同單層數(shù)目的厚度。在另一些實施方案中，至少一些基本半導體部分可以是不同單層數(shù)目的厚度。在再另一些實施方案中，所有基本半導體部分可以都是不同單層數(shù)目的厚度。
在圖5A-5C中，表示了使用密度泛函理論(DFT)計算的能帶結構。本領域公知DFT會低估帶隙的絕對值。因此，所有能隙上面的能帶可以通過適當?shù)摹凹舻缎Ｕ?″scissors correction″)而偏移。但是，公知能帶的形狀是更加可靠的。應該按照這種方式解釋垂直能量軸。
圖5A表示了對于塊材硅(由連續(xù)的線表示)和如圖1-3所示的4/1Si/O超晶格25(由點線表示)從γ點(G)計算的能帶結構。該方向指4/1Si/O結構的單胞并且不是傳統(tǒng)的Si單胞，但是圖中(001)方向與傳統(tǒng)Si單胞的(001)方向相對應，因此表示了Si導帶最小值的所期望的位置。圖中的(100)和(010)方向與傳統(tǒng)Si單胞的(110)和(-110)方向相對應。本領域技術人員將理解圖上Si的能帶被折疊來表示它們在4/1Si/O結構的適當?shù)挂拙Ц裆稀?br> 可以看出4/1Si/O結構的導帶最小值位于與塊材硅(Si)相反的γ點上，而價帶最小值位于(001)方向布里淵區(qū)的邊緣，我們稱作Z點。還可以注意到由于由附加氧層引起的擾動造成的能帶分裂，與Si導帶最小值的曲率相比，4/1 Si/O結構的導帶最小值具有更大的曲率。
圖5B表示了對于塊材硅(連續(xù)線)和4/1 Si/O超晶格25(點線)從Z點計算的能帶結構。該圖舉例說明了價帶在(100)方向中具有增大的曲率。
圖5C表示了對于塊材硅(連續(xù)線)和圖4的5/1/3/1 Si/O超晶格25’(點線)從γ點和Z點計算的能帶結構。由于5/1/3/1 Si/O結構的對稱性，在(100)和(010)方向上計算的能帶結構是等價的。因此，在與多層平行的平面中，即垂直于(001)堆疊方向，電導率有效質量和遷移率期望是各向同性的。注意在5/1/3/1 Si/O樣品中，導帶最小值和價帶最大值都處于或者接近Z點。盡管曲率增加表示有效質量降低，但是借助電導率倒易有效質量張量計算可以做出適當?shù)谋容^和辨別。這就導致申請人進一步推理5/1/3/1超晶格25’應該基本上是直接帶隙的。本領域技術人員可以理解用于光躍遷的適當矩陣元是直接和間接帶隙行為的另一個辨別指標。
現(xiàn)在參照圖6A-6H，討論在制造PMOS和NMOS晶體管的簡化CMOS制造工藝中，形成由上述超晶格25提供的溝道區(qū)。實施例工藝從8英寸輕摻雜的<100>取向P-型或N-型單晶硅晶片402開始。在該實施例中，形成了兩個晶體管，一個是NMOS，一個是PMOS。在圖6A中，在襯底402中注入深N-阱404用于隔離。在圖6B中，使用用公知技術制造的SiO2/Si3N4掩模分別形成N-阱和P-阱區(qū)406，408。舉例來說，這可能需要n阱和p-阱注入、剝離、驅入(drive-in)、清洗和重新生長的步驟。剝離步驟指除去掩模(在此情況下，光刻膠和氮化硅)。使用驅入步驟來使摻雜劑位于適當?shù)纳疃?，假定注入是較低能量(即80keV)而不是高能的(200-300keV)。典型的驅入條件為在1100-1150℃下大約9-10小時。驅入步驟還會退火消除注入損傷。如果注入的能量足以將離子注入正確的深度，那么接著在較低溫度下進行較短時間的退火步驟。在氧化步驟前進行清洗步驟，從而避免用有機物質、金屬等污染爐子。也可以使用其它公知的方法或工藝來達到這一點。
在圖6C-6H中，在一側200上示出NMOS器件，并且在另一側400上示出PMOS器件。圖6C描述了淺溝道隔離，其中圖案化晶片、刻蝕溝道410(0.3-0.8微米)、生長薄氧化物、用SiO2填充溝道，并且然后使表面平面化。圖6D描述了定義并沉積本發(fā)明的超晶格作為溝道區(qū)412、414。形成SiO2掩模(未顯示)，使用原子層沉積技術沉積本發(fā)明的超晶格，形成外延硅蓋層，并且平面化表面，實現(xiàn)圖6D的結構。
外延硅蓋層可以具有優(yōu)選的厚度，從而在柵極氧化物生長期間防止超晶格消耗，或者任何其它隨后的氧化，而同時降低或最小化硅蓋層的厚度，降低超晶格的任何平行導電通道。根據(jù)對于給定的氧化物生長會消耗大約45％底層硅的公知關系，硅蓋層可能大于生長的柵極氧化物厚度的45％加上本領域技術人員公知的制造公差的小增量。對于本實施方案，假定生長了25埃的柵極，可以使用大約13-15埃的硅蓋層厚度。
圖6E描述了形成了柵極氧化物層和柵極后的器件。為了形成這些層，沉積薄的柵極氧化物，并且實施多晶硅沉積、圖案化和刻蝕步驟。多晶硅沉積指將硅低壓化學氣相沉積(LPCVD)到氧化物上面(因此形成多晶材料)。該步驟包括用P+或As-摻雜，以使之導電并且該層的厚度約為250納米。
該步驟取決于精確的工藝，所以250納米的厚度只是一個實例。圖案化步驟由旋涂光刻膠、烘焙、曝光(光刻步驟)，以及顯影刻蝕劑組成。通常，圖案被轉移成在刻蝕步驟中用作刻蝕掩模的另一層(氧化物或氮化物)?？涛g步驟典型地是等離子體刻蝕(各向異性，干刻蝕)，這種刻蝕是材料選擇性的(例如刻蝕硅比刻蝕氧化物快10倍)，并且將光刻圖案轉移成感興趣的材料。
在圖6F中，形成低摻雜的源和漏區(qū)420，422。使用n型和p型LDD注入、退火和清洗來形成這些區(qū)。“LDD”指n型低摻雜漏極，或者在源極側指p型低摻雜源極。這是與源/漏區(qū)相同離子類型的低能/低劑量注入。在LDD注入后可以使用退火步驟，但是取決于具體的工藝，可以省略該步驟。清洗步驟是化學刻蝕，在沉積氧化物層前除去金屬和有機物。
圖6G表示間隔的形成和源和漏注入。沉積SiO2掩模并且回刻蝕(etched back)。使用N-型和P-型離子注入來形成源和漏區(qū)430、432、434和436。然后，退火并清洗該結構。圖6H描述了自對準的硅化物形成，也稱作硅化金屬沉積(salicidation)。硅化金屬沉積過程包括金屬沉積(例如Ti)、氮氣退火、金屬刻蝕和第二次退火。當然，這只是本發(fā)明可以使用的工藝和器件的一個實例，并且本領域技術人員會理解其應用及在許多其它工藝和器件中的使用。在其它工藝和器件中，可以在一部分晶片或者基本上全部晶片上形成本發(fā)明的結構。在其它工藝和器件中，可以在一部分晶片或者基本上全部晶片上形成本發(fā)明的結構。
根據(jù)本發(fā)明的另一個制造工藝，不使用選擇性沉積。相反，可以形成覆蓋層并且使用掩模步驟來除去器件之間的材料，例如使用STI區(qū)域作為刻蝕停止。這就可以在圖案的氧化物/Si晶片上方使用受控制的沉積。在一些實施方案中也可不需要使用原子層沉積工具。例如，本領域技術人員可以理解可以使用工藝條件與單層控制兼容的CVD工具來形成單層。盡管上面討論了平面化過程，但是在一些工藝實施方案中可以不需要該過程?？梢栽谛纬蒘TI區(qū)之前形成超晶格結構，從而消除掩模步驟。另外，在再另一個變化中，例如可以在形成阱之前形成超晶格結構。
考慮不同的方式，根據(jù)本發(fā)明的方法可以包括形成包括多個堆疊層組45a-45n的超晶格25。該方法還包括形成引起載流子在相對于堆疊層組平行的方向上通過超晶格輸送的區(qū)域。每組超晶格層可以包含多個堆疊的基本半導體單層，其定義了基本半導體部分，以及其上面的能帶修改層。如本文所述，能帶修改層可以包含至少一個非半導體單層，其限制在相鄰的基本半導體部分的晶格內，使得超晶格中具有常見的能帶結構，并且具有比其它情況更高的載流子遷移率。
另外，在前面的說明和相關附圖給出的教導下，本領域技術人員可以對本發(fā)明做出許多修改和其它的實施方案。因此，應當理解本發(fā)明不局限于所公開的具體實施方案，其它的修改和實施方案也包括在附加權利要求的范圍內。
權利要求
1.一種半導體器件，其包含襯底；及至少一個與所述襯底相鄰的MOSFET，其包含包括多個堆疊層組的超晶格；及側面與所述超晶格溝道相鄰的源和漏區(qū)，以及重疊在超晶格溝道上面的柵極，用于使載流子在相對于堆疊層組平行的方向上通過超晶格輸送，所述超晶格溝道的每個層組包括多個堆疊的基本半導體單層，其定義基本半導體部分，以及其上面的能帶修改層，所述能帶修改層包括至少一個限制在相鄰基本半導體部分的晶格內的非半導體單層，使得超晶格溝道在平行的方向上比其它情況具有更高的載流子遷移率。
2.根據(jù)權利要求1的半導體器件，其中所述超晶格具有常見的能帶結構。
3.根據(jù)權利要求1的半導體器件，其中所述具有更高遷移率的載流子包含電子和空穴至少之一。
4.根據(jù)權利要求1的半導體器件，其中每個基本半導體部分包含硅。
5.根據(jù)權利要求1的半導體器件，其中每個能帶修改層包含氧。
6.根據(jù)權利要求1的半導體器件，其中每個能帶修改層是一個單層厚度。
7.根據(jù)權利要求1的半導體器件，其中每個基本半導體部分小于8個單層厚度。
8.根據(jù)權利要求1的半導體器件，其中每個基本半導體部分是2至6個單層厚度。
9.根據(jù)權利要求1的半導體器件，其中所述超晶格進一步具有基本上直接的能帶隙。
10.根據(jù)權利要求1的半導體器件，其中所述超晶格進一步在最上面的層組上面包含基本半導體蓋層。
11.根據(jù)權利要求1的半導體器件，其中所述柵極包含柵電極層和介于所述柵電極層和所述基本半導體蓋層之間的柵極介電層。
12.根據(jù)權利要求1的半導體器件，其中全部所述基本半導體部分都是相同數(shù)目單層的厚度。
13.根據(jù)權利要求1的半導體器件，其中所述基本半導體部分中至少一些具有不同數(shù)目單層的厚度。
14.根據(jù)權利要求1的半導體器件，其中全部所述基本半導體部分具有不同數(shù)目單層的厚度。
15.根據(jù)權利要求1的半導體器件，其中每個非半導體單層通過沉積下一層而熱穩(wěn)定。
16.根據(jù)權利要求1的半導體器件，其中每個基本半導體部分包含選自由IV族半導體、III-V族半導體和II-VI族半導體構成的組中的基本半導體。
17.根據(jù)權利要求1的半導體器件，其中每個能帶修改層包含選自由氧、氮、氟和碳-氧構成的組中的非半導體。
18.根據(jù)權利要求1的半導體器件，其中所述更高的載流子遷移率源于在平行方向上載流子比其它情況具有更低的電導率有效質量。
19.根據(jù)權利要求18的半導體器件，其中所述更低的電導率有效質量低于其它情況電導率有效質量的2/3。
20.根據(jù)權利要求1的半導體器件，其中所述超晶格內進一步包含至少一種導電類型的摻雜劑。
全文摘要
一種半導體器件，包括襯底和至少一個與襯底相鄰的MOSFET。MOSFET包括又包括多個堆疊的層組的超晶格溝道。MOSFET也可包括側面與所述超晶格溝道相鄰的源和漏區(qū)，以及重疊在超晶格溝道上面的柵極，用于使載流子在相對于堆疊層組平行的方向上通過超晶格輸送。每組超晶格溝道可以包括多個堆疊的基本半導體單層，其定義了基本半導體部分，以及其上面的能帶修改層。能帶修改層可以包括至少一個限制在相鄰基本半導體部分的晶格內的非半導體單層，從而超晶格溝道在平行的方向上比其它情況具有更高的載流子遷移率。
文檔編號H01L29/10GK1813355SQ200480018093
公開日2006年8月2日 申請日期2004年6月28日 優(yōu)先權日2003年6月26日
發(fā)明者羅伯特·J·梅爾斯, 吉恩·A.·C·S·F·伊普彤, 邁爾柯·伊薩, 斯科特·A.·柯瑞普斯, 伊利佳·杜庫夫斯基 申請人:Rj梅爾斯有限公司