專利名稱：用于非易失性存儲器中的基準(zhǔn)晶體管的可變柵偏置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路存儲器，更特別涉及為非易失性存儲器中的基準(zhǔn)晶體管建立可變柵偏置。
背景技術(shù)：
在典型的具有浮動?xùn)啪w管的非易失性存儲器中，比如閃速存儲器，通過改變所選擇的浮動?xùn)糯鎯卧拈撾妷簛韺σ晃痪幊?。未被編程的或者擦除的單元具有與編程的單元不同的閾電壓。讀操作被用于確定浮動?xùn)糯鎯卧木幊虪顟B(tài)，該讀操作是通過在單元的源極端子與預(yù)定電壓(例如，地電平)耦合的同時(shí)，將預(yù)定電壓施加到所選擇的存儲單元的柵極來執(zhí)行的。結(jié)果產(chǎn)生的漏極電流與讀出放大器中的基準(zhǔn)電流相比較，以確定編程狀態(tài)。例如，如果單元電流大于基準(zhǔn)電流，則該單元可以被認(rèn)為是處于擦除狀態(tài)。同樣地，如果單元電流小于基準(zhǔn)電流，則該單元可以被認(rèn)為是處于編程狀態(tài)。一般來講，基準(zhǔn)電壓或者電流被建立為處于存儲單元的邏輯高電壓和邏輯低電壓之間的大約中間級別。
在過去已經(jīng)使用了若干技術(shù)，用于為使用電壓感測的存儲器產(chǎn)生基準(zhǔn)電壓。用于產(chǎn)生基準(zhǔn)電壓的一種技術(shù)取決于“多余單元(dummycell)”的使用。多余單元是使用與存儲器陣列的標(biāo)準(zhǔn)單元相同的工藝技術(shù)制造的，以便盡可能接近地模仿標(biāo)準(zhǔn)單元的工作情況。然而，多余單元在物理上較小，以便產(chǎn)生在單元的邏輯高電壓和邏輯低電壓之間的基準(zhǔn)電壓。這一技術(shù)所帶來的問題是，單元的縮減的幾何參數(shù)在保持多余單元與標(biāo)準(zhǔn)單元的時(shí)間-電流比率恒定方面產(chǎn)生了工藝問題。
此外，也可以使用與標(biāo)準(zhǔn)單元相同尺寸的多余單元。然而，分壓器被用來為標(biāo)準(zhǔn)尺寸的單元提供減少的柵電壓。
另一技術(shù)是以串聯(lián)或并聯(lián)組合來連接標(biāo)準(zhǔn)尺寸的多余單元。這些單元之一被編程為讀取“0”狀態(tài)，而其余單元被編程為讀取“1”邏輯狀態(tài)，以便產(chǎn)生所需要的基準(zhǔn)電壓。然而，這一技術(shù)可能由于電阻與電壓的非線性關(guān)系而導(dǎo)致錯(cuò)誤。
還有另一種技術(shù)涉及使用電流鏡像來建立基準(zhǔn)電壓。然而，電流鏡像有時(shí)并不產(chǎn)生具有可接受精度的期望電流。
納米晶體存儲器使用嵌入諸如氧化物之類的絕緣體中的納米晶體來作為電荷存儲介質(zhì)。在采用熱載流子注入進(jìn)行編程并采用溝道擦除進(jìn)行擦除的納米晶體存儲器中，已經(jīng)發(fā)現(xiàn)傾向于在納米晶體之間區(qū)域中的上部氧化物和底部通道氧化物之間的界面中捕獲到電子。即使增加擦除次數(shù)和/或使用極高擦除電壓也無法除去這些電子。由于這樣的電子捕獲，擦除閾電壓和編程閾電壓均傾向于隨著編程/擦除操作的累積次數(shù)而增加。在為讀操作選擇基準(zhǔn)電壓時(shí)，這產(chǎn)生了問題。如果基準(zhǔn)電壓過高，則柵氧化層可能受到損害，并且讀取速度也將降低。然而，如果基準(zhǔn)電壓被選擇的過低，則將遭遇讀取裕度。
因此，需要一種電路，其能夠在納米晶體存儲單元中產(chǎn)生精確基準(zhǔn)電壓，以便在整個(gè)存儲器壽命期間維持速度和讀取裕度。


對于本領(lǐng)域中技術(shù)人員而言，通過結(jié)合以下附圖對其最佳實(shí)施例所作的如下詳細(xì)描述，本發(fā)明的上述的和進(jìn)一步的以及更特別的目的和優(yōu)點(diǎn)將變得易于理解。
圖1是用于圖示納米晶體存儲器的恒定讀取基準(zhǔn)電壓和編程/擦除閾電壓的圖表，其為編程/擦除周期的數(shù)目的函數(shù)。
圖2是用于圖示納米晶體存儲器的可變讀取基準(zhǔn)電壓和編程/擦除閾電壓的圖表，其為編程/擦除周期的數(shù)目的函數(shù)。
圖3圖示出根據(jù)本發(fā)明的非易失性存儲器。
圖4更詳細(xì)地圖示出圖3的存儲器的讀取控制電路。
圖5更詳細(xì)地圖示出圖3中的存儲器的存儲陣列。
圖6-圖11圖示出根據(jù)本發(fā)明的用于制造納米晶體存儲器陣列和基準(zhǔn)單元的方法。
具體實(shí)施例方式
一般來講，本發(fā)明提供了一種非易失性存儲器，其中該非易失性存儲器單元包括具有納米團(tuán)(nanoclusters)或者納米晶體的晶體管。由于電子捕獲，存儲單元晶體管的編程和擦除閾電壓隨著編程/擦除操作的數(shù)目而升高。存儲在所選擇的存儲單元中的數(shù)據(jù)值是通過比較單元電流與基準(zhǔn)電流來確定的?；鶞?zhǔn)晶體管被用于提供基準(zhǔn)電流。除了基準(zhǔn)晶體管并未使用納米團(tuán)之外，基準(zhǔn)晶體管是通過與制造存儲單元晶體管的工藝相類似的工藝來制造的。通過使用類似的工藝來制造基準(zhǔn)晶體管和存儲單元晶體管兩者，基準(zhǔn)晶體管的閾電壓將跟蹤升高的存儲單元晶體管閾值電壓。讀取控制電路被用于對基準(zhǔn)晶體管的柵極進(jìn)行偏置。讀取控制電路檢測基準(zhǔn)晶體管的漏極電流，并調(diào)節(jié)柵偏置或者基準(zhǔn)晶體管的電壓，以便將基準(zhǔn)電流維持在相對于單元電流基本恒定的值上。
圖1是用于圖示出納米晶體存儲器的擦除閾電壓12和編程閾電壓14如何隨著編程/擦除周期的數(shù)目而增加的圖表10。在圖1中，一恒定的讀取基準(zhǔn)單元柵電壓16被選擇用于提供在存儲器的整個(gè)預(yù)計(jì)壽命期間的至少最小的所需裕度18。然而，相對較高的恒定讀取基準(zhǔn)單元柵電壓16可能導(dǎo)致柵氧化層受到過度壓力。此外，較高的基準(zhǔn)單元柵電壓16可能降低存儲器的工作速度。此外，提供相對較高的柵電壓可能需要電荷泵，而這可能需要相當(dāng)大百分比的集成電路來實(shí)現(xiàn)。
圖2是圖示出納米晶體存儲器的擦除閾電壓22和編程閾電壓24與編程/擦除周期數(shù)目相對的圖表20。讀取基準(zhǔn)單元的閾電壓跟蹤標(biāo)準(zhǔn)存儲單元的編程/擦除閾電壓。當(dāng)編程/擦除閾電壓隨著編程/擦除周期的數(shù)目而變化時(shí)，可變讀取基準(zhǔn)單元柵電壓26也隨之變化，從而維持在編程閾電壓和擦除閾電壓之間的最佳電壓裕度28。
圖3圖示出根據(jù)本發(fā)明的非易失性存儲器30。存儲器30包括存儲器陣列32、列譯碼器34、行譯碼器36、控制塊38和讀取控制電路41。讀取控制電路41包括基準(zhǔn)電路42、讀出放大器40、和數(shù)據(jù)輸出緩沖器44，圖4中更詳細(xì)地示出了該讀取控制電路41。存儲器32是與位線和字線耦合的可編程非易失性存儲器單元的陣列，圖5中更詳細(xì)地示出了該存儲器32。響應(yīng)于多個(gè)地址信號(未示出)，行譯碼器36和列譯碼器34選擇存取一個(gè)或多個(gè)存儲單元。控制塊38提供控制信號，以控制存儲器30的各部分的操作。例如，控制塊38向存儲器陣列32提供多個(gè)控制信號，以控制施加一些對存儲單元進(jìn)行編程、擦除和讀取所需要的電壓。此外，控制塊38還為行譯碼器36和列譯碼器34提供控制信號，以控制地址信號的定時(shí)。此外，控制塊38提供標(biāo)記為“RE”的讀出使能信號，以控制基準(zhǔn)電路42的操作。
基準(zhǔn)電路42向行譯碼器36提供控制信號49，并向讀出放大器40的一個(gè)輸入提供基準(zhǔn)電流。讀出放大器40的第二輸入與列譯碼器34耦合，以便從所選擇的存儲單元接收存儲單元電流。讀出放大器40將表示存儲在所選擇存儲單元中的邏輯狀態(tài)或者數(shù)據(jù)值的輸出電壓提供給輸出數(shù)據(jù)緩沖器44。數(shù)據(jù)緩沖器44則緩存并進(jìn)一步放大輸出電壓，并提供標(biāo)記為“OUTPUT”的數(shù)據(jù)信號。同樣被包括在存儲器30中但未被示出的是一條輸入數(shù)據(jù)路徑，用于接收將被編程到存儲器陣列32中的數(shù)據(jù)。該輸入數(shù)據(jù)路徑的組成對于非易失性存儲器而言是常規(guī)的，并不需要為了描述本發(fā)明而對它們的操作進(jìn)行功能性的描述。
圖4更詳細(xì)地圖示出圖3中的存儲器的讀取控制電路41。讀取控制電路41包括基準(zhǔn)電路42、基準(zhǔn)晶體管46、行選擇晶體管52、存儲器單元50、列選擇晶體管54、讀出放大器40和數(shù)據(jù)輸出緩沖器44。
一般來講，存儲器陣列32包括多個(gè)非易失性存儲器單元，這些非易失性存儲器單元響應(yīng)于改變單元的閾電壓而存儲信息。具體來講，在圖示出的實(shí)施例中，存儲器陣列32包括多個(gè)納米晶體存儲單元。基準(zhǔn)晶體管46被制造為與存儲器陣列32中的存儲單元相同，只除了基準(zhǔn)晶體管46不包括用于存儲信息的納米晶體。基準(zhǔn)晶體管46具有用于接收標(biāo)記為“VREF”的基準(zhǔn)電壓的柵極，用于接收標(biāo)記為“VSR”的源電壓的源極端子，和與讀出放大器40的一個(gè)輸入耦合的漏極。存儲單元50具有與行選擇晶體管52的漏/源極端子耦合的柵極，用于接收標(biāo)記為“VSC”的源電壓的源極端子，和與列選擇晶體管54的漏/源極端子耦合的漏極。將在圖6至11的討論中詳細(xì)說明制造存儲器陣列32和基準(zhǔn)晶體管46的方法。
為了使基準(zhǔn)晶體管46的閾電壓跟蹤存儲器陣列32的閾電壓，每當(dāng)存儲器陣列32循環(huán)時(shí)，基準(zhǔn)晶體管46也循環(huán)。也就是說，每當(dāng)存儲器陣列被編程或者擦除時(shí)，基準(zhǔn)晶體管46將接收與存儲器陣列32相同的編程或者擦除電壓，并持續(xù)相同的時(shí)間。如下所述，因?yàn)榫w管46是使用與標(biāo)準(zhǔn)存儲單元相同的工藝步驟制造的，因此電荷將在上部氧化物和底部通道氧化物之間的界面處被捕獲，從而無法除去。該閾電壓在存儲單元的閾電壓響應(yīng)于編程/擦除周期的數(shù)目而發(fā)生改變時(shí)，也隨之發(fā)生變化。在存儲器30中實(shí)現(xiàn)的實(shí)際編程和擦除操作是常規(guī)的，對于描述本發(fā)明并不重要，因此未對其進(jìn)行進(jìn)一步的說明。
在讀取操作期間，選擇預(yù)定存儲單元來為讀出放大器40的一個(gè)輸入提供電流。響應(yīng)于地址，向耦合晶體管52的柵極提供標(biāo)記為“RS”的行選擇信號，而向耦合晶體管54的柵極提供標(biāo)記為“CS”的列選擇信號。響應(yīng)于標(biāo)記為“RE”的控制信號，標(biāo)記為“VREF”的基準(zhǔn)電壓被提供給基準(zhǔn)晶體管46的柵極，而柵電壓“VCELL”被提供給所選擇的存儲單元(例如，存儲單元50)的柵極。源電壓VSC和VSR均處于地電勢?；鶞?zhǔn)電流iREF被提供給讀出放大器40的一個(gè)輸入，而單元電流iCELL被提供給讀出放大器40的另一個(gè)輸入。讀出放大器40是電流檢測型的讀出放大器。電流檢測通常用于邏輯高和邏輯低電壓之間的電壓差相對較小的時(shí)候。如果單元電流iCELL大于基準(zhǔn)電流iREF，則存儲單元50具有低閾電壓，并且處于擦除狀態(tài)。然而，如果單元電流iCELL低于基準(zhǔn)電流iREF，則存儲單元50具有高閾電壓，并且處于編程狀態(tài)。在其他非易失性的存儲器中，高閾電壓可以表示擦除狀態(tài)而低閾電壓可以表示擦除狀態(tài)。讀出放大器將向數(shù)據(jù)輸出緩沖器44提供與存儲單元50的檢出狀態(tài)相對應(yīng)的輸出電壓。數(shù)據(jù)輸出緩沖器44將向存儲器30外部的電路(未示出)提供緩沖的輸出電壓OUTPUT。
如圖1和圖2中所示，隨著編程和擦除操作的數(shù)目增加，存儲單元的編程和擦除閾電壓升高。因?yàn)榛鶞?zhǔn)晶體管46經(jīng)受到與存儲器陣列32相同的編程和擦除操作，所以它的閾電壓也將升高，這使得基準(zhǔn)電流iREF降低對應(yīng)的量。在讀操作期間，基準(zhǔn)電流iREF被反饋到電壓控制電路48。電壓控制48將按照所降低的基準(zhǔn)電流的函數(shù)的方式，來調(diào)節(jié)基準(zhǔn)晶體管46的柵電壓VREF和單元電壓VCELL。結(jié)果得到的單元電壓VCELL隨著存儲器被編程和擦除的時(shí)間過去而升高，如圖2中所示出的。
根據(jù)本發(fā)明的可變基準(zhǔn)柵電壓的使用在納米晶體存儲單元中提供了精確的基準(zhǔn)電流，從而跟蹤變化的單元閾電壓。這提供了一種納米晶體存儲器，其在整個(gè)存儲器壽命期間以最佳讀取裕度工作，并維持存取速度。
圖5更詳細(xì)地圖示出圖3中的存儲器的存儲器陣列32。存儲器陣列32包括四個(gè)代表性的納米晶體存儲單元50、56、58和60。存儲器陣列32是按行和列來組織的。例如，存儲單元50和58構(gòu)成了存儲單元的一“列”，而存儲單元50和56構(gòu)成了存儲單元的一“行”。一行中的所有單元被耦合在一起，以便接收單元柵電壓VCELL，并且一列單元的所有漏極端子被連接在一起。此外，存儲器陣列32的所有浮動?xùn)啪w管使其源極端子連接在一起(共源極)，以接收源電壓VSC。響應(yīng)于一個(gè)地址來選擇一個(gè)存儲單元，以便如上所述，在讀取操作期間將單元電流iCELL提供給讀出放大器40。
圖6-11以剖面圖的角度圖示出根據(jù)本發(fā)明的在集成電路62中制造納米晶體存儲陣列32和基準(zhǔn)單元46的方法。
在圖6中，存儲陣列阱66和基準(zhǔn)單元阱68被植入半導(dǎo)體襯底64的預(yù)定區(qū)域中。存儲陣列阱66被形成為具有第一預(yù)定涂布濃度，而基準(zhǔn)單元阱68被形成為具有第二預(yù)定涂布濃度。第一和第二涂布濃度可以相同或不同。第二預(yù)定涂布濃度的選擇取決于對于該基準(zhǔn)單元理想的固有閾電壓值。在典型電路中，存儲陣列阱66和基準(zhǔn)單元阱68均是在相同時(shí)間時(shí)形成的，以便基準(zhǔn)單元和存儲陣列單元具有相同的固有閾電壓。涂布濃度的典型值為5-10×1017cm-3，這為本發(fā)明中描述的氧化物層疊產(chǎn)生了范圍為2-3V的固有閾電壓。
可以在襯底的其他區(qū)域中形成其他電路70。其他電路可以包括存儲器30的外圍電路，比如譯碼器或者讀出放大器，或者是諸如微處理器核心或者隨機(jī)邏輯電路之類的可能或者可能不與存儲器30通信的其他電路。在襯底上方形成第一介質(zhì)層72。在所示出的實(shí)施例中，第一介質(zhì)層是通過在襯底64表面上將二氧化硅熱生長至大約50埃厚度來形成的。在第一介質(zhì)層72上方形成了存儲材料層76。在所圖示出的實(shí)施例中，存儲材料層76包括納米晶體或者納米團(tuán)。納米晶體或者納米團(tuán)是非常小的硅點(diǎn)，用于在陣列的存儲單元中存儲電荷。在另一實(shí)施例中，這些點(diǎn)可以由氮化物或者鍺來形成。此外，可以任何金屬來形成這些點(diǎn)，比如銀、鉑、金、鎢或者鉭。至少在某些區(qū)域上將這些點(diǎn)間隔開，以便互相不直接接觸。第二介質(zhì)層74被形成為覆蓋和包圍存儲材料層76。第二介質(zhì)層74由高溫氧化物制成，并淀積到大約100埃的厚度。在第二介質(zhì)層74上方形成第一隔離層78。隔離層78是具有大約75埃厚度的淀積的氮化物。隔離層78用作后續(xù)處理步驟中的硬掩模，并將在隨后完全除去。在第一隔離層78上淀積一層圖案化的光致抗蝕劑79，并如圖6中所示的那樣圖案化。
如圖7所示，從除存儲器陣列阱66上方之外的所有區(qū)域除去第一隔離層78、介質(zhì)層74和72以及存儲材料層76。然后除去光致抗蝕劑79。
圖8圖示出在襯底64上方以及第一隔離層78上方形成第三介質(zhì)層80的步驟。在第三介質(zhì)層80上方形成第四介質(zhì)層82。在第四介質(zhì)層82上方形成第二隔離層84?？梢詫⒌谌橘|(zhì)層80的厚度和第四介質(zhì)層82的厚度分別制造成與第一介質(zhì)層72和第二介質(zhì)層74的厚度相同。然而，某些電路應(yīng)用可能要求第三介質(zhì)層80的厚度和第四介質(zhì)層82的厚度不同于第一介質(zhì)層72和第二介質(zhì)層74的厚度。通過使用基準(zhǔn)單元阱68中的涂布濃度以及第三介質(zhì)層80和第四介質(zhì)層82的厚度的組合，可以將基準(zhǔn)晶體管46(在圖10中)的固有閾電壓制造成與存儲器陣列晶體管的固有閾電壓相同或者不同。
如圖9中所示，從除了與基準(zhǔn)晶體管阱68重疊的之外的任何地方除去第二隔離層84、第三介質(zhì)層80和第四介質(zhì)層82。存儲器陣列阱66上方的第一隔離層78和基準(zhǔn)晶體管阱上方的第二隔離層84保留。在除去第一和第二隔離層之前，執(zhí)行形成其他電路70的元件所需要的任何其他對襯底的加熱氧化。
圖10圖示出除去第二隔離層84和第一隔離層78的步驟。
圖11被用于圖示在第二介質(zhì)層74和第四介質(zhì)層82上方淀積了導(dǎo)電柵極材料86。柵極材料86可以是多晶硅或者金屬，比如鋁或者銅。使用掩模操作來選擇性地除去柵極材料86、介質(zhì)層74、存儲材料層76和第一介質(zhì)層72，以便為陣列的存儲單元50、51和53定義晶體管的柵層疊，并且為基準(zhǔn)晶體管46定義柵層疊。然后將源/漏區(qū)域88擴(kuò)散到襯底64里。應(yīng)注意的是，基準(zhǔn)晶體管46的柵層疊的厚度可能不同于存儲單元的柵層疊的厚度。此外，為了簡潔和清晰起見，沒有示出其他的常規(guī)處理步驟。例如，通常在柵層疊的側(cè)壁上形成側(cè)壁隔離層，但未示出。
本領(lǐng)域普通技術(shù)人員將容易想到對于此處為了舉例說明的目的挑選的實(shí)施例作出的各種改變和改進(jìn)。例如，可以容易地在晶體管的導(dǎo)電性類型、晶體管類型等等方面作出改變，只要此類改進(jìn)和變化沒有脫離本發(fā)明的范圍，則意圖將它們均歸入其范圍之內(nèi)，該范圍僅僅由以下權(quán)利要求書的公正翻譯來評定。
權(quán)利要求
1.一種存儲器包括按行和列形成的存儲單元陣列；與存儲單元陣列耦合的讀出放大器，所述讀出放大器具有用于從存儲單元之一接收與一數(shù)據(jù)值相對應(yīng)的電流的第一輸入、用于接收預(yù)定基準(zhǔn)電流的第二輸入、和在讀取存儲器的時(shí)候提供輸出數(shù)據(jù)值的輸出；以及與讀出放大器的第二輸入耦合的讀取控制電路，所述讀取控制電路具有用于響應(yīng)于基準(zhǔn)電壓提供預(yù)定基準(zhǔn)電流的基準(zhǔn)晶體管，所述讀取控制電路以將所述預(yù)定基準(zhǔn)電流維持在基本恒定值的方式來改變基準(zhǔn)電壓。
2.根據(jù)權(quán)利要求1所述的存儲器，其中所述陣列存儲單元由具有納米團(tuán)的晶體管組成，所述基準(zhǔn)晶體管由不具有納米團(tuán)的晶體管組成。
3.根據(jù)權(quán)利要求2所述的存儲器，其中納米團(tuán)還包括硅納米晶體。
4.根據(jù)權(quán)利要求3所述的存儲器，其中所述讀取控制電路具有與讀出放大器的第二輸入耦合的輸入，用于響應(yīng)于由編程和擦除周期數(shù)目所引起的基準(zhǔn)電流變化來對基準(zhǔn)晶體管進(jìn)行偏置。
5.根據(jù)權(quán)利要求1所述的存儲器，其中與由陣列存儲單元提供的數(shù)據(jù)值相對應(yīng)的電流作為存儲器的編程和擦除周期的數(shù)目的函數(shù)來變化，并且基準(zhǔn)晶體管與陣列存儲單元編程和擦除相同的次數(shù)。
6.根據(jù)權(quán)利要求5所述的存儲器，其中讀取控制電路還提供第一控制信號和第二控制信號，作為響應(yīng)于接收到讀出使能信號而對基準(zhǔn)晶體管和陣列存儲單元的編址存儲器單元分別施加基本相同柵電壓的值。
7.一種用于延長存儲器的使用壽命的方法，包括提供按行和列形成的存儲單元陣列；將讀出放大器耦合到存儲單元陣列，所述讀出放大器具有用于從存儲單元之一接收與一數(shù)據(jù)值相對應(yīng)的電流的第一輸入、用于接收預(yù)定基準(zhǔn)電流的第二輸入、和在讀取存儲器的時(shí)候提供輸出數(shù)據(jù)值的輸出；以及將讀取控制電路耦合到讀出放大器的第二輸入，所述讀取控制電路具有用于響應(yīng)于基準(zhǔn)電壓來提供預(yù)定基準(zhǔn)電流的基準(zhǔn)晶體管，所述讀取控制電路以將所述預(yù)定基準(zhǔn)電流維持在基本恒定值的方式來改變基準(zhǔn)電壓。
8.根據(jù)權(quán)利要求6的方法，還包括以下步驟使用具有納米團(tuán)的晶體管來實(shí)現(xiàn)陣列存儲單元，而使用不具有納米團(tuán)的晶體管來實(shí)現(xiàn)基準(zhǔn)晶體管。
9.根據(jù)權(quán)利要求6的方法，還包括以下步驟以存儲器的編程和擦除周期的數(shù)目的函數(shù)的方式來改變與由陣列存儲單元提供的數(shù)據(jù)值相對應(yīng)的電流，并對基準(zhǔn)晶體管編程或?qū)⒒鶞?zhǔn)晶體管擦除與存儲單元陣列相同的次數(shù)。
10.根據(jù)權(quán)利要求6的方法，還包括以下步驟響應(yīng)于由多個(gè)編程和擦除周期所引起的基準(zhǔn)電流的變化來偏置基準(zhǔn)晶體管。
全文摘要
非易失性存儲器(30)包括納米晶體存儲單(50、51、53)。存儲單元晶體管(50、51、53)的編程和擦除閾電壓隨著編程/擦除操作的數(shù)目而升高。在讀操作期間，基準(zhǔn)晶體管(46)提供基準(zhǔn)電流，以便與單元電流相比較?；鶞?zhǔn)晶體管(46)是通過與用于制造存儲單元晶體管(50、51、53)類似的工藝來制造的，但除了基準(zhǔn)晶體管(46)不包括納米晶體。通過使用類似的工藝來制造基準(zhǔn)晶體管(46)和存儲單元晶體管(50、51、53)兩者，基準(zhǔn)晶體管(46)的閾電壓將跟蹤存儲單元晶體管(50、51、53)的閾電壓偏移。讀取控制電路(42)被用于對基準(zhǔn)晶體管(46)的柵極進(jìn)行偏置。讀取控制電路(42)檢測基準(zhǔn)晶體管(46)的漏極電流，并調(diào)節(jié)柵極偏置電壓，以便將基準(zhǔn)電流維持在相對于單元電流基本恒定的值上。
文檔編號H01L21/8247GK1813311SQ200480018151
公開日2006年8月2日 申請日期2004年4月30日 優(yōu)先權(quán)日2003年6月27日
發(fā)明者高里尚卡爾·L·真達(dá)洛爾, 拉杰什·A·拉奧, 簡·A·耶特 申請人:飛思卡爾半導(dǎo)體公司