專利名稱：集成電路技術(shù)中極均勻的硅化物的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體技術(shù)，尤其涉及半導(dǎo)體裝置中的硅化(siliciding)。
背景技術(shù)：
現(xiàn)今，電子產(chǎn)品幾乎已使用于生活的每一方面，而集成電路是這些電子產(chǎn)品的核心。集成電路用于從飛機(jī)及電視至手表等一切事物中。
集成電路由非常復(fù)雜的系統(tǒng)制作于硅晶片內(nèi)及表面，所述系統(tǒng)需要協(xié)調(diào)數(shù)以百計(jì)或甚至數(shù)以千計(jì)的精確控制過程以產(chǎn)生完成的半導(dǎo)體晶片。每一個完成的半導(dǎo)體晶片具有數(shù)百個至數(shù)萬個集成電路，且每一晶片都價值數(shù)百或數(shù)千美元。
集成電路由數(shù)百個至數(shù)百萬個獨(dú)立組件組成。一種普遍的組件為半導(dǎo)體晶體管。當(dāng)今所使用的最普遍也最重要的半導(dǎo)體技術(shù)為硅基(silicon-based)技術(shù)，且最優(yōu)選的硅基半導(dǎo)體裝置是互補(bǔ)式金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor，CMOS)晶體管。
CMOS晶體管的主要元件一般由硅襯底構(gòu)成，該硅襯底具有隔離晶體管區(qū)域的淺溝氧化物隔離區(qū)域。晶體管區(qū)域在硅襯底之上包含多晶硅柵極，該多晶硅柵極在氧化硅(silicon oxide)柵極或柵氧化物上。將多晶硅柵極兩側(cè)的硅襯底輕微摻雜，以成為導(dǎo)電性的。硅襯底的輕微摻雜區(qū)域稱之為“淺源極/漏極結(jié)(shallow source/drain junctions)”，其通過多晶硅柵極下的溝道區(qū)域分隔。彎曲的氧化硅或氮化硅(silicon nitride)間隔層稱為“側(cè)壁間隔層”，其位于多晶硅柵極的側(cè)邊，允許額外摻雜的沉積以形成淺源極/漏極結(jié)的重?fù)诫s區(qū)域，該區(qū)域稱為“深源極/漏極結(jié)”。淺源極/漏極結(jié)及深源極/漏極結(jié)統(tǒng)稱為“S/D結(jié)”。
欲完成晶體管，則沉積氧化硅介電層以覆蓋住多晶硅柵極、彎曲的間隔層及硅襯底。為了提供晶體管的電性連接，在氧化硅介電層內(nèi)蝕刻開口至多晶硅柵極以及源極/漏極結(jié)，開口填充有金屬以形成電性接觸。而欲完成集成電路，則將接觸連接至另外層級的線路(additionallevel of wiring)，該另外層級的線路位于另外層級的介電材料內(nèi)至介電材料外部。
在運(yùn)作中，傳至柵極接觸再傳至多晶硅柵極的輸入信號控制著從一個源極/漏極接觸通過一個源極/漏極結(jié)再通過溝道至另一個源極/漏極結(jié)及另一個源極/漏極接觸的電流流動。
晶體管是通過在半導(dǎo)體晶片的硅襯底上熱成長柵氧化物層并在該柵氧化物層上形成多晶硅層而制造。將氧化物層及多晶硅層圖案化及蝕刻，以分別形成柵氧化物及多晶硅柵極。依次使用柵氧化物及多晶硅柵極作為掩模，通過離子注入硼或磷雜質(zhì)原子到硅襯底的表面中以形成淺源極/漏極區(qū)域。在離子注入后，進(jìn)行高于700℃的高溫退火，使注入的雜質(zhì)原子活化(activate)以形成淺源極/漏極結(jié)。
將氮化硅層沉積及蝕刻，以在柵氧化物及多晶硅柵極的側(cè)表面周圍形成側(cè)壁間隔層。將側(cè)壁間隔層、柵氧化物及多晶硅柵極作為傳統(tǒng)源極/漏極區(qū)域的掩模，離子注入硼或磷雜質(zhì)原子到硅襯底的表面中并進(jìn)入且通過淺源極/漏極結(jié)。在離子注入后，再次進(jìn)行高于700℃的高溫退火，使注入的雜質(zhì)原子活化而形成S/D結(jié)。
當(dāng)晶體管形成后，將氧化硅介電層沉積于晶體管上方，并將接觸開口向下蝕刻至源極/漏極結(jié)以及多晶硅柵極。接著以導(dǎo)電金屬填充接觸開口，并通過在其它介電層中形成導(dǎo)線而將接觸開口互連。
隨著晶體管尺寸縮小，發(fā)現(xiàn)金屬接觸與硅襯底或多晶硅之間的電阻已增大至?xí)w管性能產(chǎn)生負(fù)面影響的程度。為了降低該電阻，在金屬接觸與硅襯底或多晶硅之間形成過渡材料(transition material)。發(fā)現(xiàn)該過渡材料最佳為硅化鈷(CoSi2)及硅化鈦(TiSi2)。
形成硅化物是通過先將鈷或鈦薄層施加在位于源極/漏極結(jié)及多晶硅柵極上面的硅襯底上。半導(dǎo)體晶片在高于800℃的溫度下經(jīng)過一次或一次以上的退火步驟，這致使鈷或鈦選擇性地與硅及多晶硅反應(yīng)以形成金屬硅化物。該過程一般稱為“硅化”。由于淺溝槽氧化物及側(cè)壁間隔層并不會反應(yīng)形成硅化物，所以硅化物對準(zhǔn)在源極/漏極結(jié)及多晶硅柵極上方，因此該過程又稱為“自對準(zhǔn)硅化(self-aligned siliciding)”或者“自對準(zhǔn)硅化(saliciding)”。
然而，現(xiàn)行的硅化及自對準(zhǔn)硅化并沒有解決關(guān)于連接金屬接觸至硅的全部問題。
這些問題包括但不限于金屬接觸與硅化物之間的高電阻。
解決這些問題的辦法探索已久，然而先前的發(fā)展并未給出或提示任何解決方法，因此，本領(lǐng)域的技術(shù)人員長久以來并不知道如何解決這些問題。

發(fā)明內(nèi)容
本發(fā)明提供一種集成電路結(jié)構(gòu)及其形成方法。柵極電介質(zhì)形成在半導(dǎo)體襯底上，而柵極形成在半導(dǎo)體襯底上的柵極電介質(zhì)上方。源極/漏極結(jié)形成在半導(dǎo)體襯底中。極均勻的硅化物(ultra-uniform silicide)形成在源極/漏極結(jié)上，而介電層沉積在半導(dǎo)體襯底上。然后接觸形成在介電層中且與極均勻的硅化物接觸。此方法顯著地提高強(qiáng)韌性(robustness)并降低接觸與硅之間的電阻，大大地改善集成電路的性能。
本發(fā)明的某些實(shí)施例具有除上述優(yōu)點(diǎn)之外的或可替代上述優(yōu)點(diǎn)的其它優(yōu)點(diǎn)。通過閱讀以下詳細(xì)說明并參考附圖，這些優(yōu)點(diǎn)對本領(lǐng)域的技術(shù)人員將是顯而易見的。


圖1是依據(jù)本發(fā)明在中間制造階段的晶體管的示意圖；圖2是其上沉積有襯里層(liner layer)的圖1結(jié)構(gòu)；圖3是在離子注入以形成淺源極/漏極結(jié)期間的圖2結(jié)構(gòu)；圖4是在形成側(cè)壁間隔層后的圖3結(jié)構(gòu)；圖5是在離子注入以形成深源極/漏極結(jié)期間的圖4結(jié)構(gòu)；圖6是在硅化物形成期間的圖5結(jié)構(gòu)；圖7是在硅化物、側(cè)壁間隔層及淺溝隔離上沉積介電層后的圖6結(jié)構(gòu)；圖8是在形成金屬接觸后的圖7結(jié)構(gòu)；以及圖9是依據(jù)本發(fā)明制備硅化物的方法的簡化流程圖。
具體實(shí)施例方式
在以下說明中給出了許多特定的細(xì)節(jié)以提供對本發(fā)明的全面了解。然而，對本領(lǐng)域的技術(shù)人員顯而易見的是，不用這些特定的細(xì)節(jié)，本發(fā)明仍可實(shí)施。為了避免模糊本發(fā)明，一些熟知的結(jié)構(gòu)及過程步驟并未詳細(xì)揭示。此外，顯示裝置實(shí)施例的附圖是半示意性質(zhì)的且沒有以實(shí)際比例繪制，尤其是，某些尺寸是為了顯示的清楚并可能在附圖中有所夸大。在所有的附圖中，相同數(shù)字代表相同組件。
在此所使用的詞匯“水平”定義為與襯底或晶片平行的平面，而詞匯“垂直”是指與前述所定義的水平呈垂直的方向。諸如“在...上”、“在...之上”、“在...下”、“底部”、“頂部”、“側(cè)”(如在“側(cè)壁”中)、“較高”、“較低”、“在...上面”及“在...下面”的詞匯是相對于水平面而定義的。
參照圖1，其顯示依據(jù)本發(fā)明在中間制造階段的集成電路100。
為形成該中間階段，將諸如氧化硅的柵極介電層沉積在由諸如硅的材料所制成的半導(dǎo)體襯底102上，并將諸如多晶硅的導(dǎo)電柵極層沉積在該柵極介電層上。這些層膜經(jīng)過圖案化與蝕刻以形成柵極電介質(zhì)104及柵極106。半導(dǎo)體襯底102更進(jìn)一步經(jīng)圖案化、蝕刻并用氧化硅材料填充以形成淺溝隔離(shallow trench isolation，STI)108。
參照圖2，其顯示其上沉積有襯里層202的圖1結(jié)構(gòu)。襯里層202一般由氧化硅制成，覆蓋了半導(dǎo)體襯底102、柵極電介質(zhì)104，柵極106及STI 108。襯里層202可由蝕刻終止材料或注入保護(hù)材料(implant-protection material)制成。
參照圖3，其顯示在離子注入302以形成淺源極/漏極結(jié)304及306期間的圖2結(jié)構(gòu)。
柵極106及柵極電介質(zhì)104作為形成淺源極/漏極結(jié)304及306的掩模，其中，淺源極/漏極結(jié)304及306的形成是通過離子注入302硼(B)或磷(P)雜質(zhì)原子到半導(dǎo)體襯底102的表面中。在離子注入302后，進(jìn)行700℃以上的高溫退火將注入的雜質(zhì)原子活化，以形成淺源極/漏極結(jié)304及306。
參照圖4，其顯示在形成側(cè)壁間隔層402后的圖3結(jié)構(gòu)。
將用以保護(hù)免受注入損傷的襯里層202去除，并將一般由氮化硅所制成的側(cè)壁間隔層經(jīng)沉積及蝕刻以形成側(cè)壁間隔層402的彎曲形狀。
參照圖5，其顯示在離子注入502以形成深源極/漏極結(jié)504及506期間的圖4結(jié)構(gòu)。
側(cè)壁間隔層402、柵極106及STI 108作為形成深源極/漏極結(jié)504及506的掩模，其中，深源極/漏極結(jié)504及506的形成是通過離子注入502硼或磷雜質(zhì)原子到半導(dǎo)體襯底102的表面中并分別進(jìn)入且穿過淺源極/漏極結(jié)304及306。在離子注入502后再次進(jìn)行700℃以上的高溫退火將已注入的雜質(zhì)原子活化，以形成深源極/漏極結(jié)504及506。
參照圖6，其顯示根據(jù)本發(fā)明用于形成極均勻的硅化物604、606及608的沉積過程602。極均勻的硅化物604及608分別以深源極/漏極結(jié)504及506上的半導(dǎo)體襯底102的硅表面形成，而極均勻的硅化物606則是以柵極106的多晶硅表面形成。
形成硅化物有三種技術(shù)。在第一種技術(shù)中，沉積過程602將純金屬沉積在露出的硅區(qū)域上(包括單晶硅及多晶硅)。之后，金屬與硅反應(yīng)形成所知的第一階段的、富含金屬的硅化物(first phase，metal-richsilicide)。接著去除未反應(yīng)的金屬，然后先存在的第一階段產(chǎn)物再次與下方的硅反應(yīng)形成第二階段的、富含硅的硅化物(second phase，silicon-rich silicide)。在第二種技術(shù)中，沉積過程602涉及將金屬及硅共蒸發(fā)(co-evaporation)到暴露的硅上。金屬及硅都是通過例如電子束來蒸發(fā)的。然后將蒸氣導(dǎo)入至晶片上并越過硅。在第三種技術(shù)中，沉積過程602涉及將金屬及硅共濺射(co-sputtering)至硅表面上。共濺射需要從合成靶或分離靶實(shí)際移動金屬及硅材料，然后將合成材料引導(dǎo)至晶片上。
對于具有淺源極/漏極結(jié)的當(dāng)今半導(dǎo)體裝置而言，例如，結(jié)深度為1000埃()的量級，傳統(tǒng)的自對準(zhǔn)硅化過程存在問題。特別地，在這種自對準(zhǔn)硅化過程的期間，會消耗掉一些存在的源極/漏極區(qū)域。
當(dāng)使用鈷作為難熔金屬時，在鈷轉(zhuǎn)變成金屬硅化物的過程中，鈷大約消耗其兩倍厚度的硅，例如，100的鈷層消耗大約103的硅。這種消耗減少了存在于源極/漏極結(jié)內(nèi)的摻雜劑，并可能對源極/漏極結(jié)的電性能特性產(chǎn)生不利的影響，最終降低集成電路的性能。
當(dāng)難熔金屬是鈦時，硅化鈦形成在金屬接觸之間，因?yàn)閭?cè)壁間隔層隨著集成電路變小而變小，從而允許電容性耦合或完全導(dǎo)電的路徑位于多晶硅柵極及源極/漏極結(jié)之間，類似地也降低了集成電路的性能。
盡管本發(fā)明可使用各種不同的難熔金屬硅化物，但是已發(fā)現(xiàn)硅化鎳(nickel silicide)具有許多所期望的特性。但是，在使用硅化鎳的過程中，發(fā)現(xiàn)難以形成強(qiáng)韌的鎳。人們認(rèn)為厚度大約為100且具有粗糙表面的厚硅化物可最好地保護(hù)硅襯底，并提供較好的附著能力(adhesion)。
經(jīng)許多研究后，發(fā)現(xiàn)與傳統(tǒng)認(rèn)識相反，極均勻的硅化鎳將形成非常強(qiáng)韌的硅化鎳。根據(jù)定義，極均勻的硅化物是指厚度變化不超過總厚度的大約3％的硅化物層。
形成極均勻鎳極均勻硅化物604、606及608的一個例子發(fā)現(xiàn)是通過非常低功率的氣相沉積過程將鎳沉積在露出的硅區(qū)域上，其中該非常低功率是指功率標(biāo)準(zhǔn)低于500瓦的直流電，優(yōu)選在大約400及300瓦之間的直流電。
此外，還發(fā)現(xiàn)必須使用特別低速的金屬沉積，該特別低速限定為每秒低于7.0，優(yōu)選在每秒大約6.8及6.0之間。
另外，還發(fā)現(xiàn)必須在這些功率標(biāo)準(zhǔn)及沉積速率下沉積鎳至不超過50厚的極薄厚度，以提供極均勻且極薄的硅化物。然后鎳通過退火過程轉(zhuǎn)變?yōu)楣杌?，諸如大約700℃的高溫退火。
上述方式極大地改善了強(qiáng)韌性并降低了接觸與硅或多晶硅之間的電阻，從而極大地提高了集成電路的性能。
參考圖7，其顯示在極均勻的硅化物604、606及608，側(cè)壁間隔層402以及STI 108上沉積介電層702后的圖6結(jié)構(gòu)。
在不同的實(shí)施例中，介電層702由中等介電常數(shù)的介電材料所制成，諸如介電常數(shù)從4.2至3.9的氧化硅(SiOx)、原硅酸乙酯(tetraethylorthosilicate，TEOS)、硼磷硅酸鹽玻璃(borophosphosilicateglass，BPSG)等，或者由低介電常數(shù)的介電材料所制成，諸如介電常數(shù)低于3.9至2.5的氟化原硅酸乙酯(fluorinated tetraethylorthosilicate，F(xiàn)TEOS)、倍半硅氧烷氫化物(hydrogen silsesquioxane，HSQ)、雙苯并環(huán)丁烯(bis-benzocyclobutene，BCB)、原硅酸甲酯(tetramethylorthosilicate，TMOS)、八甲基環(huán)四硅氧烷(octamethylcyclotetrasiloxane，OMCTS)、六甲基二硅氧烷(hexamethyldisiloxane，HMDS)、三甲基硅borxle(trimethylsilil borxle，SOB)、二乙酰氧基二第三丁氧硅氧烷(diaceloxyditerliarybutosiloxane，DADBS)、三甲基硅磷酸鹽(trimethylsilil phosphate，SOP)等。介電常數(shù)低于2.5且可獲得的極低介電常數(shù)介電材料包括商業(yè)上可獲得的特氟隆-AF(Teflon-AF)、特氟隆微乳膠(Teflon microemulsion)、聚酰亞胺納米泡沫(polyimide nanofoams)、二氧化硅氣凝膠(silica aerogels)、二氧化硅干凝膠(silica xerogels)以及介孔性二氧化硅(mesoporous silica)。終止層及覆蓋層(當(dāng)使用時)由諸如氮化硅(SixNx)或氮氧化硅(SiON)的材料所制成。
參考圖8，其顯示在形成金屬接觸802、804及806后的圖7結(jié)構(gòu)。
金屬接觸802、804及806分別電性連接至極均勻的硅化物604、606及608，以及分別連接至深源極/漏極結(jié)504、柵極106及深源極/漏極結(jié)506。
在不同的實(shí)施例中，金屬接觸802、804及806是由金屬諸如鉭(Ta)、鈦(Ti)、鎢(W)、其合金、或其化合物所構(gòu)成。在其它實(shí)施例中，金屬接觸802、804及806是由金屬諸如銅(Cu)、金(Au)、銀(Ag)、其合金、或其化合物所構(gòu)成，其中一種或一種以上的前述元素周圍有擴(kuò)散阻擋層。
參考圖9，其顯示依據(jù)本發(fā)明制造極均勻硅化物604、606及608的方法900的簡化流程圖。方法900包括于步驟902提供半導(dǎo)體襯底；于步驟904在該半導(dǎo)體襯底上形成柵極電介質(zhì)；于步驟906在該柵極電介質(zhì)上形成柵極；于步驟908在該半導(dǎo)體襯底中形成源極/漏極結(jié)；于步驟910在該源極/漏極結(jié)以及該柵極上形成極均勻的硅化物；于步驟912在該半導(dǎo)體襯底上沉積介電層；以及于步驟914在該介電層中形成至極均勻硅化物的接觸。
雖然以上所述為本發(fā)明的最佳實(shí)施方式，但是應(yīng)了解，由前述說明，許多替代、修改及變更對于本領(lǐng)域的技術(shù)人員而言將是顯而易見的。因此，意在涵蓋落入所附權(quán)利要求的精神及范圍內(nèi)的所有此種替代、修改及變更。在此所提出或在附圖中所顯示的所有事項(xiàng)都應(yīng)以示意性的及非限定性的方式來解釋。
權(quán)利要求
1.一種形成集成電路的方法(900)，包括提供半導(dǎo)體襯底(102)；在所述半導(dǎo)體襯底(102)上形成柵極電介質(zhì)(104)；在所述柵極(106)電介質(zhì)上形成柵極(106)；在所述半導(dǎo)體襯底(102)內(nèi)形成源極/漏極結(jié)(504/506)；在所述源極/漏極結(jié)(504/506)上形成極均勻的硅化物(604/608)；在所述半導(dǎo)體襯底(102)上沉積介電層(702)；以及在所述介電層(702)中形成至所述極均勻的硅化物(604/608/606)的接觸。
2.如權(quán)利要求1所述的方法(900)，其中利用非常低功率的沉積技術(shù)來形成所述極均勻的硅化物(604/608/606)，所述非常低功率的沉積技術(shù)采用功率標(biāo)準(zhǔn)低于500瓦的直流電。
3.如權(quán)利要求1所述的方法(900)，其中利用每秒低于7.0的超低速率的硅化物金屬沉積來形成所述極均勻的硅化物(604/608/606)。
4.如權(quán)利要求1所述的方法(900)，其中形成所述極均勻的硅化物(604/608/606)是形成了厚度不超過50的極薄厚度的硅化物金屬。
5.如權(quán)利要求1所述的方法(900)，其中沉積所述介電層(702)是沉積了介電常數(shù)選自中、低及極低介電常數(shù)所構(gòu)成群組的介電材料。
6.如權(quán)利要求1所述的方法(900)，其中形成至所述極均勻的硅化物(604/608/606)的接觸(802/806/804)使用了選自鉭、鈦、鎢、銅、金、銀、其合金、其化合物及其組合所構(gòu)成群組的材料。
7.一種集成電路，包括具有源極/漏極結(jié)(504/506)的半導(dǎo)體襯底(102)；在所述半導(dǎo)體襯底(102)上的柵極電介質(zhì)(104)；在所述柵極(106)電介質(zhì)上的柵極(106)；在所述源極/漏極結(jié)(504/506)上的極均勻的硅化物(604/608)；在所述半導(dǎo)體襯底(102)上的介電層(702)；以及在所述介電層(702)中至所述極均勻的硅化物(604/608/606)的接觸(802/806/804)。
8.如權(quán)利要求7所述的集成電路，其中所述極均勻的硅化物(604/608/606)是厚度不超過50的極薄厚度的硅化物金屬。
9.如權(quán)利要求7所述的集成電路，其中所述介電層(702)是以介電常數(shù)選自中、低及極低介電常數(shù)所構(gòu)成群組的介電材料所沉積。
10.如權(quán)利要求7所述的集成電路，其中所述至極均勻的硅化物(604/608/606)的接觸(802/806/804)是由選自鉭、鈦、鎢、銅、金、銀、其合金、其化合物及其組合所構(gòu)成群組的材料所制成。
全文摘要
本發(fā)明提供一種集成電路(100)的結(jié)構(gòu)及其形成方法(900)。柵極電介質(zhì)(104)形成在半導(dǎo)體襯底(102)上，而柵極(106)形成在半導(dǎo)體襯底(102)上的柵極電介質(zhì)(104)上面。源極/漏極結(jié)(504/506)形成在半導(dǎo)體襯底(102)中。極均勻的硅化物(604/608)形成在源極/漏極結(jié)(504/506)上，而介電層(702)沉積在半導(dǎo)體襯底(102)的上面。然后在介電層(702)中形成至極均勻硅化物(604/606/608)的接觸(802/804/806)。
文檔編號H01L21/285GK1820356SQ200480019688
公開日2006年8月16日 申請日期2004年7月6日 優(yōu)先權(quán)日2003年7月7日
發(fā)明者R·J·基烏, J·P·巴頓, P·R·貝塞爾, M·V·努 申請人:先進(jìn)微裝置公司