專利名稱：用于改善6t cmos sram單元穩(wěn)定性的方法和裝置的制作方法
背景技術：
1.發(fā)明領域本發(fā)明涉及半導體集成電路設計和制造領域，并特別涉及使用三柵全耗盡型襯底晶體管(tri-gate fully depleted substrate transistor)的6T CMOS SRAM單元及其制造方法。
2.相關領域討論隨著硅技術不斷從一代升級到下一代，最小幾何尺寸的體平面晶體管的本征閾值電壓(Vt)變化的影響減小了CMOS SRAM單元靜態(tài)噪聲容限(SNM)。由日益變小的晶體管幾何形狀所導致的SNM減小是不期望的。當Vcc被縮小到更低的電壓時，SNM被進一步減小。
平面晶體管閾值電壓(Vt)變化主要源自于晶體管耗盡區(qū)中摻雜物質(zhì)原子的數(shù)量和/或位置的統(tǒng)計波動。Vt變化給電源電壓、晶體管尺寸的縮小造成了障礙，因而給最小的6晶體管(6T)CMOS SRAM單元尺寸的縮小造成了障礙。由于管芯(die)尺寸和成本約束，這限制了以常規(guī)6T SRAM為主導的高性能CMOS ASIC和微處理器的總晶體管數(shù)。
目前，通過以下(a)或(b)手段，在電路/布圖(layout)層面(level)解決由SRAM單元晶體管的Vt不穩(wěn)定性導致的減小的SNM問題(a)增加使單元工作所需要的最小電源電壓(Vccmin)，并保持最小幾何尺寸晶體管，或者(b)增加單元晶體管的溝道(channel)長度和寬度，以便以最小單元尺寸為代價，使得更低的最小工作電壓成為可能。在器件層面上，以額外的制造工藝復雜性為代價，利用箱形阱(box-shaped well)或超陡倒摻雜阱(super-steep retrograde well)，可以最小化平面器件中源自隨機摻雜物質(zhì)波動(RDF)的Vt失配。


圖1中示出了一種使用平面晶體管的6T CMOS SRAM單元電路圖。該SRAM單元由兩個N型存取器件102，兩個N型下拉器件104，以及兩個P型上拉器件106組成。
圖2示出了使用平面晶體管的6T CMOS SRAM單元的布圖。每一個存取器件的柵極位于區(qū)域202中。每一個下拉器件的柵極位于區(qū)域204中。每一個上拉器件的柵極位于區(qū)域206中。柵極區(qū)域由P型擴散212或N型擴散210之上的多晶硅區(qū)域214指示。金屬層218提供電源(Vcc)和地(Vss)。金屬層218也可以將單元中的一個平面晶體管的柵極/源極/漏極連接到單元中另一個晶體管的柵極/源極/漏極，并且可以將一個單元互連到另一個。接觸體(contact)216指示可以連接到金屬層的區(qū)域。對于給定的Vcc，通過定出每一個存取晶體管寬度和每一個下拉晶體管寬度的大小來定制單元比率(cell ratio)，以便獲得最大的SNM值。
圖3是說明電源電壓縮小對使用平面晶體管的典型6T CMOS SRAM單元的影響的圖300。這些噪聲容限值假定為標稱閾值電壓、標稱Vcc，以及標稱器件尺寸。虛線310指示SNM的最小期望值240毫伏。該圖示出，當Vcc從2伏縮小到小于1伏時，單元比率必定增加，以便保持期望的SNM值。對于1.5的單元比率(302)，在保持240毫伏的標稱SNM的同時能夠獲得的最小電壓略低于2.0伏。當單元比率增加到2.0(304)時，在保持標稱SNM的同時能夠獲得的最小電壓小于1.5伏。如果單元比率增加到3.5(306)，則最小電壓可以被減小到小于1.0伏。但是，增加單元比率對應以增加單元尺寸為形式的面積損失。
附圖簡要說明圖1圖示使用平面晶體管的現(xiàn)有技術6T CMOS SRAM單元電路圖。
圖2圖示使用平面晶體管的現(xiàn)有技術6T CMOS SRAM單元布圖。
圖3為針對不同單元比率的6T SRAM單元圖示作為電源電壓的函數(shù)的靜態(tài)噪聲容限的圖。
圖4是單鰭三柵晶體管的剖視圖。
圖5是雙鰭三柵晶體管的剖視圖。
圖6圖示具有根據(jù)本發(fā)明的一個實施方案的三柵晶體管的6T CMOS SRAM單元電路圖。
圖7圖示使用根據(jù)本發(fā)明的一個實施方案的單鰭和雙鰭三柵晶體管的6T CMOSSRAM單元布圖。
圖8是根據(jù)本發(fā)明的一個實施方案的雙鰭三柵晶體管與平面晶體管的柵極寬度的比較。
圖9是將根據(jù)本發(fā)明一個實施方案的三柵SRAM的SNM(作為電源電壓的函數(shù))和平面SRAM的SNM(作為電源電壓的函數(shù))進行比較的圖，其中兩種SRAM單元具有相同的布圖面積。
圖10是描述形成根據(jù)本發(fā)明的一個實施方案的雙鰭三柵晶體管的流程圖。
圖11A到11J示出了根據(jù)本發(fā)明的一個實施方案的雙鰭三柵晶體管的形成。
具體實施例方式
本發(fā)明是使用非平面三柵晶體管的6T CMOS SRAM單元及其制造方法。在下面的描述中，為了提供對本發(fā)明透徹的理解，給出了許多具體細節(jié)。在其他的實例中，為了不要不必要地模糊本發(fā)明，未詳細地描述公知的半導體工藝以及制造技術。
本發(fā)明利用非平面三柵晶體管更高的驅(qū)動電流性能來改善6T CMOS SRAM單元的穩(wěn)定性，從而能夠?qū)崿F(xiàn)(enable)低電源電壓工作和減小的單元布圖尺寸。對于給定的布圖寬度，多鰭結構的三柵晶體管能夠比平面晶體管輸送更多的驅(qū)動電流。
圖4示出了典型的單鰭三柵晶體管400的剖面圖。單鰭三柵晶體管是具有單個半導體主體(semiconductor body)410的三柵晶體管。半導體主體也將被稱為“半導體鰭(fin)”。半導體主體在絕緣襯底402上形成。絕緣襯底由硅或其他在半導體襯底404之上的掩埋氧化物或其他的絕緣層406構成。在半導體鰭410之上以及側面上形成柵極電介質(zhì)416。在柵極電介質(zhì)之上以及側面上形成柵極電極420。柵極電極具有柵極寬度GL。在柵極電極兩側上的半導體鰭中形成源極S和漏極D區(qū)域。
半導體鰭具有上表面412和在橫向相對的側壁414。半導體鰭具有等于Tsi的高度或厚度。半導體鰭具有等于Wsi的寬度。單鰭三柵晶體管的柵極寬度等于在半導體主體上形成的三個柵極中的每一個的柵極寬度之和，或者說Tsi+Wsi+Tsi。
圖5示出了根據(jù)本發(fā)明的一個實施方案的典型雙鰭三柵晶體管500的剖面圖。雙鰭三柵晶體管是在絕緣襯底402之上具有兩個半導體主體或鰭的三柵晶體管，所述兩個鰭每一個均具有在上表面和在橫向相對的側壁上形成的柵極電介質(zhì)，并共享在柵極電介質(zhì)之上以及周圍形成的單個柵極電極。每一個半導體鰭均具有上表面412和在側面上相對的側壁414。這些半導體鰭被隔開距離Ds。利用常規(guī)光刻技術的圖形化允許大約240nm的最小Ds。雙鰭三柵晶體管的柵極寬度等于這兩個半導體主體中的每一個的柵極寬度之和，或者說[2(Tsi1)+(Wsi1)]+[2(Tsi2)+(Wsi2)]。如果以使得每一個半導體主體均具有基本類似的尺度的方式來形成這些半導體主體，則雙鰭三柵晶體管的柵極寬度實際上是單鰭三柵晶體管柵極寬度的兩倍。通過給三柵晶體管增加額外的鰭，能夠進一步增加三柵晶體管的柵極寬度。對于給定的布圖寬度，多鰭結構的三柵晶體管能夠比平面三極管輸送更多的驅(qū)動電流，因為具有和平面晶體管相同尺寸的三柵晶體管將具有更大的柵極寬度。
圖6示出了使用根據(jù)本發(fā)明的一個實施方案的三柵晶體管的6T CMOS SRAM單元電路圖。SRAM單元由兩個N型存取器件602，兩個N型下拉器件604，以及兩個P型上拉器件606組成。每一個N型存取器件602均為單鰭三柵晶體管。每一個P型上拉器件606均為單鰭三柵晶體管。每一個N型下列器件604均為雙鰭三柵晶體管。使用雙鰭三柵晶體管作為下拉器件允許電路設計者獲得SRAM單元的更高的單元比率。雙鰭三柵晶體管將比單鰭三柵晶體管輸送更多的電流，因而增加了單元比率卻不增加單元布圖尺寸。
SRAM單元的單元比率被定義為下拉N型晶體管的跨導因子與存取N型晶體管的跨導因子的比率。晶體管的跨導因子等于柵極寬度與柵極長度乘上遷移率(mobility)及柵極電容的比例。其中遷移率及柵極電容從存取晶體管到下拉晶體管是不變的，跨導因子變成晶體管柵極寬度與晶體管柵極長度的比例。雙鰭三柵晶體管的跨導因子將大于平面晶體管的跨導因子，因為在相同的布圖面積內(nèi)，雙鰭三柵晶體管的晶體管柵極寬度大于平面晶體管的晶體管柵極寬度。此外，雙鰭三柵晶體管的跨導因子將大于單鰭三柵晶體管的跨導因子，因為雙鰭器件的柵極寬度與柵極長度的比率將大于單鰭器件的這一比率。使用雙鰭三柵晶體管作為下拉器件增加了下拉器件的跨導因子，因而增加了SRAM單元的單元比率。如上所述，通過增加單元比率，能夠獲得更高的因而更令人期望的靜態(tài)噪聲容限(SNM)水平。在SRAM單元設計中使用非平面三柵晶體管允許增加單元比率而不增加物理單元布圖尺寸。下面的表1是使用平面晶體管的SRAM單元和使用三柵晶體管的SRAM單元的單元比率的比較，其中，每一個SRAM單元均具有相同的布圖面積。

表1圖7示出了使用根據(jù)本發(fā)明的一個實施方案的三柵晶體管的6T CMOS SRAM單元布圖。每一個存取器件的柵極均位于區(qū)域702中。每一個下拉器件的柵極均位于區(qū)域704中。每一個下拉器件均為雙鰭器件。器件的每一個鰭由犧牲塊(sacrificial block)709任一側上的區(qū)域708指示。犧牲塊709用于形成彼此非常鄰近的鰭。使用犧牲塊709允許鰭彼此被隔開小于100nm，這對于使用傳統(tǒng)的光刻來講是不可能的。每一個上拉器件的柵極均位于區(qū)域706中。柵極區(qū)域由P型擴散712或者N型擴散710區(qū)域之上的多晶硅區(qū)域714指示。金屬層718提供電源(Vcc)和地(Vss)。金屬層718也可以將單元中的一個平面晶體管的柵極/源極/漏極連接到單元中另一個晶體管的柵極/源極/漏極，并且可以將一個SRAM單元連接到另一個。接觸體716指示可以進行到金屬層的連接的區(qū)域。對于給定的Vcc，通過定出每一個存取晶體管寬度和每一個下拉晶體管寬度的大小來定制單元比率(cell ratio)，以便獲得最大的SNM值。如上所述，使用N型雙鰭三柵器件作為下拉器件以及N型單鰭三柵器件作為存取器件，允許三柵SRAM單元被設計成在和平面SRAM單元相同的布圖面積內(nèi)具有更高的單元比率。
圖8是根據(jù)本發(fā)明的一個實施方案的雙鰭三柵晶體管的柵極寬度與相同布圖面積內(nèi)的平面晶體管的柵極寬度的比較。剖面圖800示出了在絕緣襯底808上形成的雙鰭三柵晶體管。三柵晶體管的鰭由半導體主體802形成。鰭被分開的距離為Ds，距離Ds由上面描述的犧牲塊的寬度決定。距離Ds可以由可被圖形化的最小光刻特征尺寸來限定。柵極電介質(zhì)804覆蓋了柵極區(qū)域中三柵晶體管的每一個鰭。在柵極電介質(zhì)以及每一個半導體鰭之上以及周圍形成柵極電極806。針對該雙鰭三柵晶體管的每一個鰭，形成了三個柵極G1、G2和G3。被形成的每一個柵極均具有柵極寬度。G1的柵極寬度等于Z1，或者說鰭的高度。G2的柵極寬度等于Z2，或者說鰭的寬度。G3的柵極寬度等于Z3，或者說鰭的高度。。每一個鰭總的柵極寬度等于Z1+Z2+Z3。對于雙鰭三柵晶體管，總的柵極寬度等于2(Z1+Z2+Z3)。具有N個鰭的三柵晶體管具有等于N(Z1+Z2+Z3)的總柵極寬度。在本發(fā)明的一個實施方案中，Z1＝60nm，Z2＝60nm，Z3＝60nm，并且Ds＝60nm。根據(jù)這個實施方案的三柵晶體管的柵極寬度是2(60nm+60nm+60nm)，或者說360nm。所使用的總的布圖寬度等于Z3+D+Z3，或者說(60nm+60nm+60nm)＝180nm。
剖面圖820示出了在半導體襯底828上形成的平面晶體管。該平面晶體管的柵極寬度等于晶體管822的寬度，或者說Zp。對于180nm的布圖寬度，平面晶體管820的柵極寬度等于180nm。因為對于相同的布圖面積，三柵晶體管的柵極寬度是平面晶體管的柵極寬度的兩倍，所以有可能通過設計使用根據(jù)本發(fā)明的一個實施方案的單鰭和雙鰭三柵晶體管的單元，來增加6T CMOS SRAM單元的單元比率。
圖9為針對平面SRAM單元920和三柵SRAM單元910，示出作為Vcc的函數(shù)的靜態(tài)噪聲容限(SNM)的圖900，其中，這些單元尺寸相同。三柵SRAM單元設計允許在超過240mv(930)的SNM下限之前將Vcc縮小得更低。因為當使用根據(jù)本發(fā)明的一個實施方案的三柵晶體管設計SRAM單元時單元比率更高，所以電源電壓可以被縮小得更低而不將SNM減小到240毫伏以下。使用平面晶體管設計的SRAM單元能夠在略小于2.0伏的電源電壓下工作而不將SNM減小到240毫伏以下。尺寸相同但是使用根據(jù)本發(fā)明的一個實施方案的雙鰭和單鰭三柵晶體管設計的SRAM單元在遭遇SNM限制之前可以在低得多的電源電壓下工作。在SNM被減小到小于240毫伏之前，電源電壓可以低至1.25伏。
圖10為流程圖1000，示出了根據(jù)本發(fā)明的一種過程，說明用于形成具有減小的布圖寬度的多鰭三柵晶體管的一般方法。下面結合圖11A到11J進一步詳細地說明和描述流程圖1000中的每一個框。
如框1002中所描述的那樣，在絕緣襯底上形成硅或半導體膜。絕緣襯底包括底下的單晶硅襯底和頂部的絕緣層，例如二氧化硅膜或者氮化硅膜。絕緣層有時候被稱為“掩埋氧化物”層。在本發(fā)明的一個實施方案中，半導體膜具有60nm的厚度。
然后，在半導體膜上形成具有上表面和橫向相對的側壁的犧牲塊，如框1004中所描述的那樣。在本發(fā)明的一個實施方案中，通過首先形成犧牲材料層并且使用光刻來圖形化所述犧牲材料以便形成塊，從而形成所述犧牲塊。犧牲塊可以由氮化物構成，但是不限于氮化物。犧牲塊的寬度決定了鰭的間隔。在本發(fā)明的一個實施方案中，犧牲塊橫向相對的側壁間隔60nm。在本發(fā)明的另一個實施方案中，犧牲塊橫向相對的側壁間隔由使用光刻可形成的最小特征尺寸限定的距離。
形成犧牲塊以后，在所述犧牲塊和半導體膜之上以及周圍形成絕緣層，如框1006中所描述的那樣。絕緣層可以由氧化物或者另一種絕緣材料構成。沉積絕緣層使得該層的厚度大約等于期望的半導體鰭寬度。在本發(fā)明的一個實施方案中，絕緣層的厚度在40m到80nm之間。在本發(fā)明的另一個實施方案中，絕緣層的厚度是60nm。
然后，通過在絕緣層上執(zhí)行各向異性蝕刻，在犧牲塊的任一側面上均形成絕緣間隔物，如框1008中所描述的那樣。各向異性蝕刻以后，絕緣間隔物將保持在犧牲塊的任一側面上。絕緣間隔物的寬度將等于原始絕緣層的厚度。在本發(fā)明的一個實施方案中，絕緣間隔物是60nm寬。
在本發(fā)明的另一個實施方案中，可以形成多個犧牲塊，以便形成額外的間隔物?？梢允褂眠@種方法形成具有多于2個鰭的三柵晶體管。形成的鰭的數(shù)量將等于絕緣間隔物的數(shù)量。在本發(fā)明的一個實施方案中，可以形成偶數(shù)個鰭(2N)。為了形成具有2N個鰭的三柵晶體管，需要N個犧牲塊和2N個絕緣間隔物。
形成絕緣間隔物以后，可以通過常規(guī)方法去除犧牲塊，如框1010中所示。例如，可以使用選擇性蝕刻工藝去除犧牲塊，而絕緣間隔物保持不動。
接著，通過使用絕緣間隔物作為掩模蝕刻半導體膜形成兩個半導體鰭，如框1012中所示。在未被絕緣間隔物覆蓋的區(qū)域中的半導體膜被蝕刻掉，暴露出絕緣襯底。形成的每一個半導體鰭均具有上表面以及一對橫向相對的側壁。使用絕緣間隔物作為掩模允許鰭被分開比使用目前的光刻技術能夠獲得的距離更小的距離。目前的光刻允許印刷具有接近60nm的最小尺寸的特征以及特征之間接近240nm的最小間隔。使用根據(jù)本發(fā)明的方法的實施方案，可以形成間隔小于240nm的鰭。在本發(fā)明的一個實施方案中，鰭間隔60nm或者更小的距離。
圖11A到圖11J示出了根據(jù)本發(fā)明的一個實施方案的雙鰭三柵晶體管的形成。雙鰭三柵晶體管的制造以絕緣襯底1102開始，如圖11A中所示。在絕緣襯底1102上形成了硅或半導體膜1108。絕緣襯底1102可以由底下的單晶硅襯底1104和頂部的絕緣層1106構成，絕緣層1106例如二氧化硅或氮化硅膜。絕緣層1106使半導體膜1108與襯底1104隔離，并且有時候被稱為“掩埋氧化物”層。半導體膜1108可以由硅或另一種半導體構成，例如但不限于鍺(Ge)、鍺硅合金(SixGey)、砷化鎵(GaAs)、InSb、GaP、GaSb或碳納米管。半導體膜1108可以是本征或者說不摻雜的硅膜，或者，它可以被摻雜為p型或n型導電性。半導體膜1108被形成到厚度Tsi，厚度Tsi大約等于隨后形成的三柵晶體管的半導體鰭的期望高度。在本發(fā)明的一個實施方案中，半導體膜1108具有60nm或更小的厚度。
圖11B示出了在半導體膜1108上表面上形成犧牲塊。犧牲塊可以通過常規(guī)的半導體制造技術形成，包括但不限于沉積犧牲材料層1109，并隨后用抗蝕劑1111圖形化該層。未被抗蝕劑1111覆蓋的犧牲材料可以被蝕刻，以便在期望位置形成一個或更多個犧牲塊。在本發(fā)明的一個實施方案中，犧牲材料1109由氮化物構成。要形成的犧牲塊的寬度Ws將限定三柵晶體管的半導體鰭以后的間隔。在本發(fā)明的一個實施方案中，Ws是60m或者更小。使用犧牲塊允許將半導體鰭分開60nm或者更小的距離，所述距離遠遠小于特征之間通過常規(guī)光刻技術能夠獲得的距離。
圖11C示出了在絕緣塊1110之上和周圍，以及半導體膜1108的表面之上形成絕緣層1112。在本發(fā)明的一個實施方案中，絕緣層由氧化物構成。以允許絕緣層1112以具有均勻的厚度Tox的方式來沉積該層。在隨后的處理步驟中，絕緣層的厚度將決定半導體鰭的寬度。在本發(fā)明的一個實施方案中，絕緣層具有60nm或者更小的厚度。
圖11D示出了絕緣間隔物1114的形成。通過在圖11C的絕緣層1112上執(zhí)行各向異性蝕刻來形成絕緣間隔物1114。以允許絕緣層從犧牲塊的上表面被完全去除，但是留下犧牲塊的任一側面上的絕緣間隔物的方式來執(zhí)行各向異性蝕刻。絕緣層1114被形成為具有寬度Wox，寬度Wox等于圖11C的絕緣膜的厚度Tox。在本發(fā)明的一個實施方案中，每一個絕緣間隔物的寬度Wox是60nm或者更小。
圖11E示出了去除犧牲塊以后形成的結構。通過常規(guī)方法可以去除犧牲塊，包括使用選擇性蝕刻工藝。例如，可以使用濕法蝕刻去除犧牲氮化物塊，而氧化物將保持不受蝕刻工藝的影響。去除犧牲塊以后，保持兩個絕緣間隔物1114，每一個間隔物具有等于Wox的寬度。間隔物間隔等于犧牲塊寬度Ws的距離。
圖11F示出了半導體鰭1120的形成。通過使用絕緣間隔物1114作為掩模來蝕刻半導體膜1108，形成半導體鰭1120。在本發(fā)明的一個實施方案中，蝕刻是等離子干法蝕刻工藝。半導體膜被完全蝕刻，暴露出絕緣襯底1102的表面。半導體鰭被形成為具有寬度Wsi，寬度Wsi等于被用作掩模的絕緣間隔物的寬度。在本發(fā)明的一個實施方案中，Wsi是60nm或者更小。半導體鰭間隔等于先前形成的犧牲塊寬度的距離Ds。在本發(fā)明的一個實施方案中，Ds是60nm或者更小。
形成半導體鰭1120以后，可以通過常規(guī)技術去除絕緣間隔物，如圖11G中所示。在此刻，兩個半導體鰭1120保留在絕緣襯底1102上。半導體鰭1120具有上表面1121，以及橫向相對的側壁1123。器件總的布圖寬度將等于Wsi+Ds+Wsi。在本發(fā)明的一個實施方案中，器件總的布圖寬度是180nm或者更小。
圖11H示出了在每一個半導體鰭1120的上表面1121以及側壁1123上形成柵極電介質(zhì)層1122。通過仔細控制半導體鰭的拐角1125的幾何形狀，三柵晶體管可以被設計成固有地免受Vt不穩(wěn)定性影響。半導體鰭的拐角由器件相鄰的柵極G1、G2和G3(頂部和側面)的相交部分形成。因為三柵晶體管的拐角1125首先導通，所以它決定了器件的閾值電壓(Vt)。當Vt僅由摻雜物質(zhì)注入來設定時，摻雜物質(zhì)中可能存在波動，這反過來又可能引起Vt波動。當拐角的倒圓(rounding)受到控制時，三柵晶體管不依賴于摻雜來設定Vt，因此晶體管能夠被設計成固有地免受Vt不穩(wěn)定性影響。半導體鰭的拐角倒圓主要源自柵極電介質(zhì)形成過程。可以在硅鰭的表面和側壁上生長或者沉積柵極電介質(zhì)1122。在本發(fā)明的一個實施方案中，使用原子層沉積(ALD)來沉積柵極電介質(zhì)，這允許將拐角倒圓控制到原子尺度。在本發(fā)明的一個實施方案中，半導體鰭的每一個拐角的曲率半徑R小于10nm。
接著，在每一個半導體鰭的上表面和側壁之上以及絕緣襯底之上沉積柵極材料，如圖11I中所示。圖形化柵極材料以便在柵極電介質(zhì)層上形成柵極電極1124。
形成柵極電極以后，在柵極電極的相對側上的每一個半導體鰭中形成一對源極/漏極區(qū)域，如圖11J中所示。在本發(fā)明的一個實施方案中，如箭頭1130所示，通過將N型或者P型摻雜物質(zhì)注入半導體主體形成源極和漏極區(qū)域。在本發(fā)明的實施方案中，可以在三柵器件上執(zhí)行進一步的操作，包括但不限于形成尖端或源極/漏極延伸區(qū)域、暈(halo)區(qū)域、重摻雜源極/漏極接觸區(qū)域、沉積在源極/漏極和柵極電極區(qū)域上的硅，以及源極/漏極和柵極電極區(qū)域上的硅化物形成。
如圖11J中所示，最終的雙鰭三柵晶體管的每一個半導體鰭具有等于2Tsi+Wsi的柵極寬度。雙鰭三柵晶體管的柵極寬度等于每一個鰭的柵極寬度之和，或者說2(2Tsi+Wsi)?？梢栽诰哂?Wsi+Ds的布圖寬度的區(qū)域中制造該器件。在本發(fā)明的一個實施方案中，雙鰭三柵晶體管的柵極寬度是360nm或者更少，并且器件在具有180nm或者更小的布圖寬度的區(qū)域中形成。
在本發(fā)明其他的實施方案中，可以使用上面給出的方法形成具有多于2個的半導體鰭的三柵晶體管。
權利要求
1.一種電路，包括至少一個存取器件，所述至少一個存取器件由具有單個鰭的非平面晶體管構成；至少一個上拉器件，所述至少一個上拉器件由具有單個鰭的非平面晶體管構成；以及至少一個下拉器件，所示至少一個下拉器件由具有多個鰭的非平面晶體管構成。
2.如權利要求1所述的電路，其中，所述至少一個下拉器件由具有兩個鰭的非平面三柵晶體管構成。
3.如權利要求2所述的電路，其中，所述非平面三柵晶體管的所述兩個鰭被設置成彼此間隔小于60nm。
4.一種CMOS SRAM單元，包括兩個存取器件，每一個存取器件由具有單個鰭的三柵晶體管構成；兩個上拉器件，每一個上拉器件由具有單個鰭的三柵晶體管構成；兩個下拉器件，每一個下拉器件由具有多個鰭的三柵晶體管構成，并且，其中，所述CMOS SRAM單元具有單元比率，靜態(tài)噪聲容限(SNM)，以及電源電壓。
5.如權利要求4所述的CMOS SRAM單元，其中，每一個下拉器件由具有兩個鰭的三柵晶體管構成，每一個鰭具有高度和寬度。
6.如權利要求5所述的CMOS SRAM單元，其中，所述鰭被設置成彼此間隔小于60nm。
7.如權利要求5所述的CMOS SRAM單元，其中，每一個鰭的所述高度是60nm。
8.如權利要求5所述的CMOS SRAM單元，其中，每一個鰭的所述寬度是60nm。
9.如權利要求4所述的CMOS SRAM單元，其中，每一個三柵晶體管包含至少一個拐角，每一個拐角具有小于10nm的曲率半徑。
10.如權利要求4所述的CMOS SRAM單元，其中，所述單元比率大于2.0。
11.如權利要求4所述的CMOS SRAM單元，其中，所述靜態(tài)噪聲容限(SNM)大于240毫伏。
12.如權利要求11所述的CMOS SRAM單元，其中，所述電源電壓小于1.5伏。
13.一種CMOS SRAM單元，包括兩個N型存取器件，每一個N型存取器件由具有單個鰭的三柵晶體管構成；兩個P型上拉器件，每一個P型上拉器件由具有單個鰭的三柵晶體管構成；兩個N型下拉器件，每一個N型下拉器件由具有多個鰭的三柵晶體管構成。
14.如權利要求13所述的CMOS SRAM單元，其中，每一個N型下拉器件由具有兩個鰭的三柵晶體管構成，每一個鰭具有高度和寬度。
15.如權利要求14所述的CMOS SRAM單元，其中，所述鰭被設置成彼此間隔小于60nm。
16.一種形成六晶體管(6T)CMOS SRAM單元的方法，包括形成兩個N型存取器件，每一個N型存取器件由具有單個鰭的三柵晶體管構成；形成兩個P型上拉器件，每一個P型上拉器件由具有單個鰭的三柵晶體管構成；形成兩個N型下拉器件，每一個N型下拉器件由具有至少兩個鰭的三柵晶體管構成。
17.一種形成半導體器件的方法，包括在襯底上形成硅膜；在所述硅膜上形成犧牲塊，所述犧牲塊具有橫向相對的側壁；在所述犧牲塊和所述硅膜之上沉積絕緣層；通過在所述絕緣層上執(zhí)行各向異性蝕刻，在所述氮化物塊的每一個所述橫向相對的側壁上形成絕緣間隔物；去除所述犧牲塊；使用所述絕緣間隔物作為掩模，通過蝕刻穿過所述硅膜到達所述襯底，形成兩個硅鰭，其中，每一個硅鰭均具有上表面和一對橫向相對的側壁；以及去除所述絕緣間隔物，以便暴露每一個硅鰭的所述上表面。
18.如權利要求17所述的方法，其中，所述襯底是絕緣襯底。
19.如權利要求17所述的方法，其中，所述絕緣層由氧化物層構成。
20.如權利要求17所述的方法，其中，所述硅膜的厚度是60nm。
21.如權利要求17所述的方法，其中，所述犧牲塊的所述橫向相對的側壁間隔60nm。
22.如權利要求17所述的方法，其中，通過光刻來限定所述犧牲塊。
23.如權利要求18所述的方法，其中，所述犧牲塊由氮化物構成。
24.如權利要求17所述的方法，其中，所述絕緣層的厚度在40nm到80nm之間。
25.如權利要求17所述的方法，其中，所述絕緣層的厚度是60nm。
26.如權利要求17所述的方法，其中，所述兩個硅鰭間隔60nm或更小的距離。
27.如權利要求17所述的方法，還包括在每一個硅鰭的所述上表面和所述側壁上形成柵極電介質(zhì)層。
28.如權利要求27所述的方法，其中，通過原子層沉積(ALD)來形成所述柵極電介質(zhì)層。
29.如權利要求28所述的方法，其中，每一個硅鰭具有至少一個具有曲率半徑的拐角，所述曲率半徑由所述柵極電介質(zhì)層的所述原子層沉積拉來限定。
30.如權利要求29所述的方法，其中，所述曲率半徑小于10nm。
31.如權利要求27所述的方法，還包括在每一個硅鰭的所述上表面和側壁之上以及所述絕緣襯底之上沉積柵極材料。
32.如權利要求31所述的方法，還包括圖形化所述柵極材料以便在所述柵極電介質(zhì)層上形成柵極電極。
33.如權利要求32所述的方法，還包括在所述柵極電極的相對側上的每一個硅鰭中形成一對源極/漏極區(qū)域。
全文摘要
本發(fā)明是一種CMOS SRAM單元，包括兩個存取器件，每一個存取器件由具有單個鰭(410)的三柵晶體管(400)構成；兩個上拉器件，每一個上拉器件由具有單個鰭(410)的三柵晶體管(400)構成；以及，兩個下拉器件，每一個下拉器件由具有多個鰭(410)的三柵晶體管(500)構成。還提供了一種用于制造所述CMOS SRAM單元，包括雙鰭三柵晶體管的方法。由于鰭，柵極長度相對于具有相同面積的平面晶體管被增加了。因此，增加了單元比率和靜態(tài)噪聲容限，提供了改善的穩(wěn)定性而不增加單元面積或電源電壓。
文檔編號H01L27/11GK1890798SQ200480035651
公開日2007年1月3日 申請日期2004年9月29日 優(yōu)先權日2003年10月2日
發(fā)明者休曼·達塔, 布賴恩·多伊爾, 羅伯特·喬, 杰克·卡瓦萊厄斯, B·鄭, 斯科特·哈雷蘭 申請人:英特爾公司