專利名稱：用于射頻應(yīng)用的單片集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及集成電路技術(shù)領(lǐng)域，且更確切地說，本發(fā)明涉及包含晶體管和螺旋電感器的單片集成電路。
背景技術(shù)：
集成電感器已得以廣泛用于RF(射頻)功率應(yīng)用的集成電路中。電感器通常定位在與例如晶體管的有源器件分離的區(qū)域中，以避免不必要的干擾現(xiàn)象。歸因于由設(shè)計規(guī)則所強加的有限的可能幾何結(jié)構(gòu)，且歸因于所要的Q和電感值，所述電感器會占用相當(dāng)多的空間。這可導(dǎo)致體積龐大且因此減慢電路的速度。

發(fā)明內(nèi)容
因此，本發(fā)明的目標(biāo)在于提供一種包含晶體管和螺旋電感器的單片集成電路，尤其用于射頻應(yīng)用的集成電路，與現(xiàn)有技術(shù)解決方案所要求的芯片面積相比，所述單片集成電路使用更小的芯片面積。
因此，本發(fā)明的特殊目標(biāo)在于提供這樣一種電路，可對所述電路利用集成電路的新設(shè)計規(guī)則，這會導(dǎo)致所制造的器件的面積減少且速度可能增加。
根據(jù)本發(fā)明，通過如所附專利權(quán)利要求書中所主張的單片集成電路來達(dá)到這些目標(biāo)。
通過提供一種包含晶體管和螺旋電感器且其中所述螺旋電感器配置在所述晶體管的頂上的單片集成電路，尤其用于射頻應(yīng)用的集成電路，節(jié)省了有價值的芯片面積。晶體管具有指型布圖，以防止發(fā)生由螺旋電感器與晶體管之間的電磁耦合所導(dǎo)致的任何有效渦電流。
從下文給出的本發(fā)明的優(yōu)選實施例的詳細(xì)描述和附圖1至5中，本發(fā)明的進(jìn)一步特征及其優(yōu)勢將變得明顯。本發(fā)明的優(yōu)選實施例的詳細(xì)描述和附圖1-5僅以說明的方式給出，且因此不限制本發(fā)明。


圖1是根據(jù)本發(fā)明優(yōu)選實施例的單片集成電路的高度放大示意布。
圖2a是包含于圖1的單片集成電路的晶體管中的晶體管單元的高度放大示意布。
圖2b是圖2a的晶體管單元沿著線A-A截取的的高度放大橫截面圖，其中展示包含于圖1的單片集成電路中的鈍化層和電感器的一部分。
圖3是根據(jù)本發(fā)明進(jìn)一步優(yōu)選實施例的電路的電路圖。
圖4和圖5的每一者均是根據(jù)本發(fā)明個別進(jìn)一步優(yōu)選實施例的單片集成電路的高度放大示意布。
具體實施例方式
圖1中示意展示根據(jù)本發(fā)明第一優(yōu)選實施例的單片集成電路。所述電路尤其以RF應(yīng)用為目標(biāo)，其在半導(dǎo)體上包含晶體管11和配置在所述晶體管11的頂上的螺旋電感器12，所述半導(dǎo)體優(yōu)選為硅，芯片襯底。在此實施例中，晶體管11為LDMOS功率晶體管，晶體管11具有指型布圖且包含平行配置的若干柵極指狀物13a至13f。類似地，若干導(dǎo)電漏極指狀物14a至14c配置于所述柵極指狀物13a至13f之間，以形成相互交叉結(jié)構(gòu)。摻雜的細(xì)長漏極區(qū)域形成于襯底中且位于所述漏極指狀物14a至14c中的每一者的下面。柵極指狀物13a至13f經(jīng)由在晶體管11的第一側(cè)處的共柵連接(common gate connection)15而彼此連接，而漏極指狀物14a至14c經(jīng)由在晶體管11的大體上與所述第一側(cè)相對的第二側(cè)處的共漏連接16而彼此連接。LDMOS晶體管的源極連接在芯片襯底的底部或后側(cè)。細(xì)長的摻雜源極區(qū)域形成于襯底中且在柵極指狀物13b與13c之間和柵極指狀物13d與13e之間，使得如從上方所見，漏極指狀物/區(qū)域和源極區(qū)域交替地配置于每兩個鄰近的柵極指狀物13a至13f之間。
可重復(fù)所述結(jié)構(gòu)以形成LDMOS晶體管11，其與圖1中所說明的晶體管相比，具有更多柵極與漏極指狀物/區(qū)域和源極區(qū)域。
另外，LDMOS晶體管11可不連接在芯片襯底的后側(cè)處，而是在源極區(qū)域中的每一者的頂上包含導(dǎo)電源極指狀物，其中這些源極指狀物連接在一起，與柵極指狀物13a至13f或漏極指狀物14a至14c連接在一起的方式類似。
借助于本發(fā)明，包括晶體管和電感器的電路所需要的芯片面積大大減小。如果晶體管的橫向尺寸與電感器的橫向尺寸類似，那么所需的芯片面積減為二分之一。面積節(jié)省當(dāng)然取決于特定電路設(shè)計，但此對于晶體管和螺旋電感器的大小類似的功率放大器件且對于電路或芯片的主要部分而言非常常見。
單片集成電路優(yōu)選地以例如標(biāo)準(zhǔn)BiCMOS或CMOS工藝的常規(guī)硅IC工藝來制造，且不需要使用既復(fù)雜又麻煩、或與常規(guī)IC處理不兼容、或包括過多數(shù)目的步驟的處理。通常在以此類工藝形成的一些金屬化層中制成所述電感器。因此，晶體管11與電感器12之間的垂直距離通常對應(yīng)于形成于晶體管與金屬化層之間的鈍化層的厚度。如果在一些上金屬化層中制造電感器(此為優(yōu)選的以避免直接短路且使與下面的晶體管的磁耦合最小化)，那么垂直間隔可能歸因于下金屬化層及其中間介電層的厚度而更大。晶體管11與電感器12之間的垂直距離優(yōu)選地小于25微米，更優(yōu)選地小于10微米，且最優(yōu)選地小于幾微米。
雖然圖1的配置節(jié)省有價值的芯片面積，但兩個器件之間的不必要的電磁耦合很難避免。晶體管11中最可能會感應(yīng)到與螺旋電感器12中的電流類似但具有相對方向的環(huán)電流。
晶體管11的指型布圖對防止由電磁耦合導(dǎo)致的任何有效環(huán)電流或渦電流流動來說很重要，有效環(huán)電流或渦電流對電路的操作而言是災(zāi)難性的。因此，雖然任意選擇的晶體管布圖不會適當(dāng)?shù)夭僮?，但在指型布圖中具有相對導(dǎo)電類型(P，N)的狹窄層交替地配置在芯片襯底中或配置在芯片襯底的表面上，從而防止任何嚴(yán)重的渦電流流動。
圖2a中說明包含于圖1的單片集成電路的晶體管11中的最小晶體管單元的高度放大示意布。所述單元包含中心漏極指狀物14a和配置在所述中心漏極指狀物14a的任一側(cè)上的兩個柵極指狀物13a及b。在所述柵極指狀物13a及13b中的每一者外部，形成個別離子注入源極區(qū)域21-b。
圖2b中以沿著線A-A截取的橫截面圖來說明圖2a的晶體管單元。芯片包含襯底22，在襯底22的上部中形成N+摻雜漏極區(qū)域23。源極區(qū)域21-b通過P+摻雜散熱區(qū)域(P+doped sinker region)24而與N+摻雜漏極區(qū)域23分離。
形成于所述結(jié)構(gòu)的頂上的介電鈍化層25，和形成于其上且在電路的一些金屬化層中的電感器26的一部分表示為阱。可通過以導(dǎo)電材料填充的通孔(via hole)以常規(guī)方式來制成從金屬化層向下到漏極指狀物14a和柵極指狀物13a及13b的接觸器。通常，源極區(qū)域21-b借助于襯底表面上的金屬層接觸器而電氣連接到P+摻雜散熱區(qū)域24。經(jīng)由這些金屬層接觸器，源極區(qū)域21a及21b通常如上文所指示而接觸到襯墊的后側(cè)處。
所屬領(lǐng)域的技術(shù)人員應(yīng)了解，通常用于RF功率放大器的大晶體管器件包含圖2a及圖2b中所說明的大量的最小晶體管單元。
圖3中說明本發(fā)明可適用的以等級A操作的單片集成標(biāo)準(zhǔn)功率放大器的電路圖。即使大多數(shù)功率放大器不以等級A操作，但它們具有類似元件。功率放大器包含晶體管11、螺旋電感器12、DC阻塞電容器和諧振電路(tank circuit)32，所述諧振電路32包括電感器L、電容器C和電阻器R。
所述晶體管11為如上文所述的指型，且連接到所述電感器12和所述電容器13，以分別阻塞RF和DC電流。將諧振電路32調(diào)到共振頻率，使得負(fù)載變成有電阻性的。電感器12以及電容器31必須較大以便令人滿意地操作。根據(jù)此描述內(nèi)容的任何其它優(yōu)選實施例，電感器12配置在芯片上的晶體管11的頂上。
渦電流通常會出現(xiàn)在具有有效導(dǎo)電性的晶體管的任何一層中。這些以重要性的次序包括共用柵極和共漏連接，以及任選地(如果源極不連接在襯底的后側(cè)處)，作為金屬互連線的共用源極連接件、襯底、反型層、柵極、源極和漏極擴(kuò)散區(qū)(即，摻雜的漏極和源極區(qū)域)。然而，對于指型功率放大器晶體管而言，柵極和反型層變得不重要，因為它們不允許有效半徑的任何環(huán)電流。為了減少源極和漏極擴(kuò)散區(qū)中與共用柵極和漏極以及可選地源極連接件中的渦電流，并使所述渦電流變得無效，如從上方所見，電感器僅覆蓋晶體管的指狀物。最終，襯底將總是對電感器的Q值作最終限制，但通過本發(fā)明避免或減少了其它影響。
圖4中說明根據(jù)本發(fā)明進(jìn)一步優(yōu)選實施例的單片集成電路的高度放大示意布。晶體管11包含如上文所述的由共柵連接15互連的柵極指狀物13a至13f和由共漏連接16互連的漏極指狀物14a至14c。然而，此實施例包含略小的螺旋電感器41。所述螺旋電感器經(jīng)配置，使得如從上方所見，其覆蓋柵極指狀物13a至13f中的復(fù)數(shù)個(即13b至13d)的至少一部分，且如從上方所見，使柵極和漏極連接件15、16保持未被覆蓋。優(yōu)選地，應(yīng)將與晶體管指狀物平行的最小數(shù)目的繞組直接放置于指狀物的上面，因為與垂直于晶體管指狀物流動的渦電流相比，沿著指狀物的渦電流更難以解決。
圖5中說明根據(jù)本發(fā)明又一進(jìn)一步優(yōu)選實施例的單片集成電路的高度放大示意布。所述集成電路包含配置在長且窄的晶體管51的頂上的多個螺旋電感器52、53，其中仍避免渦電流。所說明的晶體管51包含柵極指狀物13a至13k和交錯的漏極指狀物14a至14f。柵極指狀物13a至13k連接到共柵連接15，且漏極指狀物14a至14f連接到共漏連接16。源極連接在芯片的后側(cè)處。
應(yīng)了解，雖然本發(fā)明主要希望供基于硅的RF功率集成電路使用，但其仍可在例如GaAs的其它材料系統(tǒng)中實現(xiàn)且/或為其它種類的應(yīng)用而實現(xiàn)。
應(yīng)進(jìn)一步了解，在不脫離本發(fā)明的情況下，晶體管11完全可與具有指型布圖的雙極晶體管或MOS晶體管互換。如果所述雙極晶體管為垂直晶體管，那么操作期間所使用的電流主要為垂直的，這使操作更不受橫向環(huán)電流和渦電流的影響。指型布圖在任何情況下均使這些橫向電流最小化。
權(quán)利要求
1.一種單片集成電路，尤其一種用于射頻應(yīng)用的集成電路，其包含一晶體管和一螺旋電感器，所述單片集成電路的特征在于所述螺旋電感器(12；26；41；52，53)配置在所述晶體管(11；51)的頂上，藉此獲得所述螺旋電感器與所述晶體管之間的一電磁耦合，且所述晶體管具有一指型布圖(13a至13k，14a至14f)以防止發(fā)生由所述電磁耦合導(dǎo)致的任何有效渦電流。
2.根據(jù)權(quán)利要求1所述的集成電路，其中所述螺旋電感器的一橫向尺寸與所述晶體管的一橫向尺寸具有相同的數(shù)量級。
3.根據(jù)權(quán)利要求1或2所述的集成電路，其中所述螺旋電感器與所述晶體管具有類似的橫向延伸部分。
4.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的集成電路，其中所述螺旋電感器(12)形成于所述集成電路的金屬化層，優(yōu)選地為上金屬化層中，所述金屬化層僅通過一鈍化層(25)而與所述晶體管分離。
5.根據(jù)權(quán)利要求1至4中任一權(quán)利要求所述的集成電路，其中所述晶體管(11)與所述螺旋電感器(12)之間的一垂直距離小于25微米，優(yōu)選地小于10微米，且最優(yōu)選小于幾微米。
6.根據(jù)權(quán)利要求1至5中任一權(quán)利要求所述的集成電路，其中所述晶體管為一RF功率放大器晶體管，且所述螺旋電感器為一RF阻塞電感器。
7.根據(jù)權(quán)利要求1至6中任一權(quán)利要求所述的集成電路，其中所述晶體管為一LDMOS晶體管。
8.根據(jù)權(quán)利要求1至7中任一權(quán)利要求所述的集成電路，其中所述晶體管包含多個柵極指狀物和多個漏極指狀物；且如從上方所見，所述螺旋電感器覆蓋多個柵極指狀物中的復(fù)數(shù)個的至少一部分，且如從上方所見，使得分別使所述多個柵極和漏極指狀物互連的共柵極和漏極連接(15，16)保持未被覆蓋。
9.根據(jù)權(quán)利要求1至8中任一權(quán)利要求所述的集成電路，其中所述集成電路包含配置在所述晶體管的頂上的多個螺旋電感器。
全文摘要
一種單片集成電路，尤其一種用于射頻功率應(yīng)用的集成電路，其包含一晶體管(11；15)，優(yōu)選地為一功率LDMOS晶體管；和一螺旋電感器(12；26；41；52，53)，優(yōu)選地為一RF阻塞電感器。將所述螺旋電感器配置在所述晶體管的頂上，藉此所述螺旋電感器與所述晶體管之間的電磁耦合通常不可能避免。然而，所述晶體管具有一指型布圖(13a至13k，14a至14f)以防止發(fā)生由所述電磁耦合導(dǎo)致的任何有效渦電流。通過此類配置大大減小了所述電路所需要的芯片面積。
文檔編號H01L27/06GK1934703SQ200480039899
公開日2007年3月21日 申請日期2004年12月22日 優(yōu)先權(quán)日2004年1月9日
發(fā)明者T·阿恩博格 申請人:英飛凌科技股份公司