專利名稱:相變存儲單元陣列寫電流的對稱位線補償方法
技術領域:
本發(fā)明屬于大規(guī)模數(shù)字集成電路技術領域,具體涉及一種利用對稱位線補償相變存儲單元陣列寫電流不均勻性的方法。
背景技術:
閃存技術(FLASH)是目前不揮發(fā)存儲器市場中的主流產(chǎn)品,但是FLASH結構中的浮柵由于存儲電荷的需要無法隨著特征尺寸的變小而一直減薄,因此遭遇發(fā)展瓶頸。而相變存儲器作為一種新興的不揮發(fā)存儲技術,在讀寫速度、讀寫次數(shù)、數(shù)據(jù)保持時間、單元面積、多值實現(xiàn)等諸多方面都具有極大的優(yōu)越性,成為未來不揮發(fā)存儲技術市場主流產(chǎn)品最有力的競爭者。[1]目前應用最廣泛的是Ge,Sb,Te的合金(以下簡稱GST),在電等形式的能量作用下,該材料可在多晶和非晶兩相間發(fā)生可逆轉變,相應地,電阻在低阻和高阻間發(fā)生可逆變化,從而用于信息1或0的存儲。典型相變材料的I-V特性曲線如圖1所示,當處于多晶態(tài)時,其I-V曲線基本符合歐姆特性,隨著外加偏壓的增加,流經(jīng)GST的電流逐漸增大,當電流達到圖中所標識的Reset位置時,局部熔融的GST在淬冷過程中來不及規(guī)律性地成鍵,材料便進入非晶態(tài),電阻增大導致電流迅速減小,對于非晶態(tài),令電流增大至圖中的set位置,GST可成鍵進入穩(wěn)定的多晶態(tài),對應于低阻態(tài)。相變材料的多晶與非晶兩種穩(wěn)定的組態(tài)構成了存儲器完成數(shù)據(jù)記憶的基礎。
目前應用最廣泛的相變存儲單元當屬1T1R的串聯(lián)結構,圖2為其示意圖。MOS管2作為選通管,源、漏中一端接地,另一端與作為存儲介質的相變材料1相連,而相變材料1的另一端則與位線相連。由于相變材料在多晶態(tài)與非晶態(tài)分別有低阻與高阻兩種對外表象,因而這一單一存儲單元可以用來存儲“0”或“1”即一位二進制數(shù)據(jù)。下面詳細說明該1T1R存儲單元的工作原理。
從位線向GST單元注入不同的寫電流來實現(xiàn)材料在高或低阻值之間的轉換。當選通MOS管被選中,由位線向GST單元注入一個高而短的脈沖電流后,材料進入非晶態(tài)(高阻態(tài)),對應的邏輯值為“0”;若位線向GST單元注入一個低而長的脈沖電流,則材料進入多晶態(tài)(低阻態(tài)),對應的邏輯值為“1”。上述兩種寫脈沖的形狀如圖3所示。讀操作則是在讀取GST單元所存儲的數(shù)據(jù)時,在位線上加一個不至于使材料發(fā)生相變的較小的讀電壓,通過測取電流的大小判別當前的記憶狀態(tài)。
相變存儲器寫操作的特殊性在于相變材料從高阻態(tài)轉為低阻態(tài)時所需的set電流既有上限,又有下限,從而構成了一個set窗口。如圖4所示,與set電流相對應的兩個電壓分別為set電壓的上、下限Vset_min與Vset_max,其中Vset_min為GST材料開始發(fā)生相轉變的閾值電壓Vth,而Vset_max為GST材料開始局部發(fā)生熔化的reset電壓。
由于GST組分控制和生產(chǎn)工藝引入的不確定性,在一個大規(guī)模的存儲陣列中,GST存儲單元的set窗口往往是不一樣的。圖5給出了Samsung64M相變存儲單元陣列中大量GST存儲單元set窗口的統(tǒng)計分布,這個統(tǒng)計結果提供了設計存儲單元陣列時不得不考慮的一些參數(shù)set窗口的平均值為1.55V,標準差σ為380mV距平均值3σ的最小set窗口為390mV,這意味著有0.13%的單元可能無法成功完成相轉變。[2]除此之外,在一個大規(guī)模存儲單元陣列中,過長的位線會引入更嚴重的問題,圖6示例了一個長位線或非陣列結構,寫驅動源位于位線的最底部。由于位線本身的電阻效應,寫驅動電平在流經(jīng)位線到達較遠的存儲單元時會產(chǎn)生一個電壓降。如果在寫驅動電流的設計上滿足了最近單元的set窗口,那么最遠的單元有可能無法完成相轉變;反過來,如果滿足了最遠單元的set窗口,那么最近的單元有可能就進入了reset電流區(qū)域,從而引起邏輯錯誤。
為了解決set電流分布不均勻的問題,Samsung提出了一種單元電流調(diào)整(Cell CurrentRegulation,CCR)方法,如圖7所示,其主體思想是將一條位線上的單元按離寫驅動源的距離劃分為幾個不同的分組,對離寫驅動源較遠的存儲單元提供較大的寫驅動電壓,對離寫驅動源較近的存儲單元提供較小的寫驅動電壓,使不同區(qū)域的存儲單元盡可能獲得比較均勻的set電流,減輕位線分布電阻效應的影響。但是這一方法要求外圍電路產(chǎn)生多個不同的寫驅動電平,同時向寫驅動電路提供必要的位線地址進行信號選擇,大大增加了外圍電路的規(guī)模與復雜度。
在當今的相變存儲器研究領域,外圍電路規(guī)模過大已經(jīng)成為存儲芯片面積據(jù)高不下的最主要原因之一,Samsung的單元電流調(diào)整方法進一步加重了外圍電路面積負擔,提高了可靠性,犧牲了生產(chǎn)成本,無法從根本上改善相變存儲器的整體水準。
關于這一問題,目前還沒有其它更有效的解決方法出現(xiàn)。
發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種利用對稱位線補償相變存儲單元陣列寫電流不均勻性的方法,該方法絲毫沒有增加外圍電路的規(guī)模與復雜性,而是通過對存儲單元陣列組態(tài)的微小調(diào)整,對位線分布電阻進行補償,最終獲得遠優(yōu)于位線電流調(diào)整(CCR)方法的補償效果,使得不同位置的存儲單元,其寫電流均勻性大大提高。
本發(fā)明提出的相變存儲單元陣列讀寫電流的對稱位線補償(Symmetric Bit lineCompensation,SBC)方法,是利用一根與原位線相同的連接線,對稱的補償在原位線上由于不同的存儲單元離寫驅動源距離不同引起的電阻差異,從而使寫電流值的相對變化減小,達到提高可靠性的目的。在這種方法下,對于任何一個存儲單元,編寫電流除均流過單元內(nèi)的一個相變電阻和一個MOS選通管外,將流過相同長度的位線。因此,對于任何一個存儲單元,位線上電壓降的影響趨向相同,由此使得不同位置上的單元,其位置對編寫電流的影響大大減弱,不同的位線電壓降影響存儲電路可靠性的問題將大大緩解。該問題之所以仍然不能完全消除,是因為各單元內(nèi)的MOS選通管此時具有不同的襯底偏置效應,因而在相同的柵電壓下具有不同的導通電阻。
對于位線過長,即存儲陣列規(guī)模過大的情況,襯底偏置的影響較為突出。為此,本發(fā)明進一步提出一種分段對稱位線補償方法(Divided Symmetric Bit line Compensation,DSBC)。對于位線較長以致其分布電阻阻值超過晶態(tài)下相變電阻阻值的情況,進一步將存儲單元開關選通器件何信息存儲器件位置互換,以補償單調(diào)變化的襯底偏置效應。例如將單元內(nèi)的MOS選通管與相變電阻的位置互換。這樣,雖然經(jīng)歷位置互換的MOS管的襯底偏置效應增加了,但每條位線所連接的單元內(nèi),各個MOS選通管的襯底偏置效應的相對差別卻大大減小了。最終使得不同單元在更顯著的襯底偏置效應下具有更加趨向一致的電流。因而,電路工作的可靠性又一次得到了提升。
以上方法改變了存儲單元的結構和相關的布線情況每個單元增加了1個位線接觸點。這將導致單元面積的增大,對提高存儲密度十分不利。為此,本發(fā)明在SBC和DSBC的基礎上,結合前兩者的結構,進一步提出共享位線的方法,使得原先每個單元所需的2個位線接觸點均可以與鄰近單元共用,即將存儲單元陣列中相鄰的驅動位線何補償位線共享,每個存儲單元平均只占用一個金屬接觸孔面積。這樣,平均每個單元所需的位線接觸點僅為1個(與傳統(tǒng)的1T1R方法相同),在盡可能消除位線電壓降以保證可靠性的同時,較高的存儲密度得到了保證。我們稱此改進的共享位線方法為共享位線形式的對稱位線補償(SSBC)方法。
對于根據(jù)上述共享位線形式的對稱位線補償方法構成的嵌套其他結構(如與非結構)的共享位線形式存儲單元陣列,將基本的存儲單元換成不同的電路結構形成復式存儲單元,但是在復式存儲單元的抽象層次上仍維持原來的位線共享形式陣列,則可進一步減小存儲單元陣列的面積??梢姳景l(fā)明方法,包括SBC方法,DSBC方法,SSBC方法適用于任何與非(NAND)和或非(NOR)結構的存儲單元陣列。
圖1為相變材料Ge2Sb2Te5的I-V特性曲線。
圖2為相變存儲單元的結構示意圖。
圖3為提供相變材料發(fā)生相轉變能量的電流脈沖示意圖。
圖4為GST存儲單元set窗口示意圖。
圖5為GST存儲單元set窗口統(tǒng)計分布圖。
圖6為或非組態(tài)存儲單元陣列的結構示意圖。
圖7為單元電流調(diào)整(CCR)方法結構示意圖。
圖8為對稱位線補償(SBC)方法結構示意圖。
圖9為對稱位線補償(SBC)方法補償效果曲線。
圖10為MOS選通管寬長比對對稱位線補償(SBC)方法的調(diào)制效應曲線。
圖11為MOS選通管柵壓對對稱位線補償(SBC)方法的調(diào)制效應曲線。
圖12為分段對稱位線補償(DSBC)方法結構示意圖。
圖13為分段對稱位線補償(DSBC)方法補償效果曲線。
圖14為共享位線形式的對稱位線補償(SSBC)方法結構示意圖。
圖15為共享位線形式的對稱位線補償(SSBC)方法嵌套使用與非結構示意圖。
具體實施例方式
圖1至圖7已經(jīng)在背景資料和發(fā)明原理中做簡要說明。
本發(fā)明的原理如下圖8為根據(jù)上述工作原理提出的對稱位線補償相變存儲單元陣列寫電流不均勻性的方法的實例。它的核心是將原或非陣列中的一條位線的所有存儲單元選通管2的源端用一條與位線相同的對稱位線6連接起來,并在離寫驅動源4最遠的位置接入真實的地。3為寫驅動電路,4為行地址譯碼器,WL為字線。當離寫驅動源4最近的單元被選中時,該單元的MOS管導通,其他單元的MOS管均關斷,寫驅動電流通過的路徑為WA0B0G,當次近的單元被選中時,寫驅動電流通過的路徑為WA1B1G;以此類推,當最遠的單元被選中時,寫驅動電流通過的路徑為WAnBnG。由此可見,由位線分布電阻引起的差異被一條完全相同的對稱位線6補償了。由于對稱位線的分布電阻給不同行的MOS選通管引入了不同的襯底偏置電壓,同時,因為所有的字線電壓都是相等的,由此還引入了不同的柵源偏置電壓,所以導致不同行的MOS管工作在不同的線性區(qū)。在這里,MOS管的電阻差異是引起寫電流分布不均勻的主要因素。
下面對這一補償方法進行簡單的評估在存儲器陣列中的字線電壓一般比較高,使MOS選通管工作在深線性區(qū),所以
IDS=β[(VGS-VT)VDS-12VDS2]≈β(VGS-VT)VDS]]>RDS=1β(VGS-VT)]]>其中IDS為MOS管輸出電流,VGS為柵源電壓,VDS為漏源電壓,VT為MOS管閾值電壓,β為MOS管的工藝參數(shù)。
當距離寫驅動源最近的存儲單元被選中時,寫驅動電流通過的路徑為WA0B0G,該存儲單元的MOS選通管襯底偏置效應最顯著VT=VT0+γ(2ΦF+InearRBL-2ΦF)]]>其中VT0為無襯底偏置時的閾值電壓,γ為襯底偏置效應系數(shù),ΦF為MOS管的費米勢,RBL為位線的分布電阻。
設寫驅動源的位線驅動電壓為Vwrite,則Vwrite=Inear[RBL+RGST+1β(VGS-VT)]]]>=Inear{RBL+RGST+1β[VG-InearRBL-VT0-γ(2ΦF+InearRBL-2ΦF)]}]]>其中RGST為GST材料在多晶態(tài)時的歐姆電阻,VG為字選中電壓。
令RDS(near)=1β[VG-InearRBL-VT0-γ(2ΦF+InearRBL-2ΦF)]]]>則Vwrite=Inear[RBL+RGST+RDS(near)]Inear=VwriteRBL+RGST+RDS(near)]]>其中RDS(near)是Inear的函數(shù),考慮到該方法的補償效果是令寫驅動電流在不同行的存儲單元中趨于均勻,我們令RDS(near)=RDS(Iideal),其中Iideal是最理想的set電流值,這里取典型值0.4mA。經(jīng)過上述處理,可以認為Inear的計算值在Iideal10%以內(nèi)的誤差范圍中波動時,還是接近實際情況的。
當距離寫驅動源最遠的存儲單元被選中時,寫驅動電流通過的路徑為WAnBnG,該存儲單元的MOS選通管無襯底偏置效應,因此Vwrite=Ifar[RBL+RGST+1β(VG-VT0)]]]>令RDS(far)=1β(VG-VT0)]]>
則Vwrite=Ifar[RBL+RGST+RDS(far)]Ifar=VwriteRBL+RGST+RDS(far)]]>為考察本方法在長位線存儲單元陣列中的可行性,定義σ=|Ifar-InearInear|]]>并據(jù)此繪出σ-RBL曲線,如圖9所示。
計算中采用的0.25μm工藝典型值如下β=1.15×10-4A/V2VT0=0.43Vγ=0.4RGST=1.2kΩФF=0.36VVG=4V從圖中可以看出,采用對稱位線補償方法(SBC)以后,當位線分布電阻RBL達到1kΩ時,寫驅動電流最大、最小值的歸一化差別為8.24%,比原來減小了13.33個百分點。
如果對方法中的一些參數(shù)進行調(diào)整,補償效果將的到進一步改善。圖10描繪了MOS選通管采用不同寬長比對補償效果產(chǎn)生的影響。當寬長比分別為1、1.2、1.4時,對1kΩ的位線分布電阻,寫驅動電流的歸一化差別分別為8.24%、7.52%、6.92%,寬長比越大,補償效果越好。直觀地看,當MOS選通管地寬長比增大時,其導通電阻就越小,在寫驅動電流通過的路徑總電阻中所占的比例也就越小,這樣對稱位線電阻就能發(fā)揮主導作用,改善補償?shù)男Ч?br>
圖11描繪了MOS選通管采用不同的柵電壓(字選通電壓)時對補償效果產(chǎn)生的影響。當柵電壓分別為4V和4.5V時,對1kΩ的位線分布電阻,寫驅動電流的歸一化差別分別是824%和6.65%,柵電壓越高,補償效果越好。其原因同樣是MOS選通管的導通電阻在寫驅動電流通過的路徑總電阻中所占的比例減少,對稱位線補償起主導作用。
同時采用寬長比為1.4的MOS選通管和4.5V的柵電壓,寫驅動電流的歸一化差別可達5.53%。
由此可見,MOS選通管的導通電阻在對稱位線補償方法中起到至關重要的作用,為了進一步提高不同行MOS選通管導通電阻的均勻性,可以采用分段對稱位線補償(DividedSymmetric Bitline Compensation)方法。
如圖12所示,分段對稱位線補償方法在前m行采用與對稱位線補償方法相同的結構,從第m行開始令MOS選通管與GST材料位置互易,m的選取原則是使第m行以前的位線分布電阻與GST材料在多晶態(tài)時的電阻相同。在這一方法中,第0行的MOS選通管與第m行的MOS選通管在選中時的具有完全相同的襯底偏置效應。由于對第m行以后所有的MOS選通管人為增加了一個襯底偏置,所以整條位線上的MOS選通管的襯底偏置比原來更趨于均勻化,從而MOS選通管的導通電阻也更趨于均勻化。
下面對這一補償方法進行簡單的評估當?shù)?行或第m行的存儲單元被選中時,MOS選通管的襯底偏置效應最顯著,對應于導通電阻最大,寫驅動電流也最小,此時Iset0=Inear=VwriteRBL+RGST+RDS(near)]]>其中RDS(near)=1β[VG-InearRBL-VT0-γ(2ΦF+InearRBL-2ΦF)]]]>這里采用了與前面相同的處理,令分母中的Inear=Iideal=0.4mA。
當位線分布電阻未超過RGST時,分段對稱位線補償方法的補償效果同第一種方法完全相同。
當位線分布電阻超過RGST而又小于2RGST時,襯底偏置電壓最小的是第(m-1)行的MOS選通管,所以當這一行的存儲單元被選中時,位線中通過的寫驅動電流最大,此時RDS(n-1)=1β{VG-I(m-1)(RBL-RGST)-VT0-γ[2ΦF+I(m-1)(RBL-RGST)-2ΦF]}]]>Iset(m-1)=VwriteRBL+RGST+RDS(m-1)]]>σ=Iset(m-1)-Iset0Iset0]]>當位線分布電阻超過2RGST時,第n行的MOS選通管襯底偏置電壓最小,所以當這一行的存儲單元被選中時,位線中通過的寫驅動電流最大,此時RDS(n)=1β[VG-InRGST-VT0-γ(2ΦF+InRGST-2ΦF)]]]>Isetn=VwriteRBL+RGST+RDS(n)]]>σ=Isetn-Iset0Iset0]]>
據(jù)此繪出的σ-R曲線如圖13所示。
從圖中可以看出,對于長位線的存儲單元陣列,分段對稱位線補償方法具有更好的補償效果。同時,在這一方法中,MOS選通管的寬長比和寫驅動電壓對補償效果具有相同的調(diào)制效應。
對稱位線補償方法雖然有效地提高了寫驅動電流的均勻性,但是由于在每個MOS選通管的源端都要增加一個接觸孔與上層的補償位線金屬互連,所以增加了存儲陣列的整體面積。為了克服單元面積大的缺陷,可以采用共享位線形式的對稱位線補償方法(SharedSymmetric Bitline Compensation,SSBC),如圖14所示。第一列的存儲單元結構即普通的對稱位線補償方法,第二列的存儲結構由第一列沿其補償位線6水平翻轉得到,這樣第一列的存儲單元便與第二列的存儲單元共享一根補償位線6;同樣地,第三列的存儲單元結構由第二列沿其驅動位線7水平翻轉得到,這樣第二列的存儲單元便與第一列的存儲單元共享一根驅動位線7。由于相鄰列存儲單元的位線共享,所以相鄰的列的存儲單元不能同時被選中,奇數(shù)列的存儲單元必須與偶數(shù)列的存儲單元采用不同的字線來選中。比如當?shù)诙序寗游痪€7和第一條字線WL0為高電平時,第二列第一行的存儲單元9被選中,此時驅動電流從第二列的寫驅動源5出發(fā)經(jīng)過該存儲單元9由第一列補償位線6流入地;而當?shù)诙序寗游痪€7和第一條WL1為高電平時,第三列第一行的存儲單元10被選中,此時驅動電流從第二列的寫驅動源5出發(fā)經(jīng)過該存儲單元10由第二列補償位線8流入地。在這個結構中,除了陣列兩邊的驅動位線11外所有的驅動位線和補償位線都別相鄰列的存儲單元共享,平均每個存儲單元只占用一個接觸孔,所以整個存儲陣列占用的面積與傳統(tǒng)結構基本相當。
為了進一步減小存儲陣列面積,可以采用圖15所示的共享位線形式的對稱位線補償方法嵌套與非結構陣列。如果把類似16、17、18的結構看成一個復式的存儲單元,那么該陣列結構的抽象形式同圖14完全相同。MOS管25、27作為奇數(shù)列復式存儲單元的選通管,MOS管26則作為偶數(shù)列復式存儲單元的選通管。復式存儲單元內(nèi)部的結構采用GST電阻與MOS選通管并聯(lián)的與非結構,選通操作采用負邏輯,即當MOS選通管21、22等輸入低電平時,管子處于高組態(tài),電流通過上方的GST電阻,相應地GST電阻被選中,而輸入高電平時,管子導通將GST電阻短路,因此字線12、13中同時有且只能有一個為低電平。一般來說,每個復式存儲單元中的與非結構包括2n個由一個GST電阻和一個MOS選通管構成的基本存儲單元。例如,當字線14為高電平時,奇數(shù)列復式存儲單元被選中,此時若寫驅動源4輸出寫驅動電流,則復式存儲單元17被選中,MOS選通管21、22等中只有一個管子為高阻態(tài),則驅動電流流過與之并聯(lián)的GST電阻,其他的MOS選通管均處于導通狀態(tài)將與之并聯(lián)的GST電阻短路。由于在復式存儲單元內(nèi)部采用了與非結構,所以可以節(jié)省部分場氧化區(qū)的面積,使整個存儲陣列的面積進一步減小,對稱位線補償方法的劣勢在這樣的結構中可以得到完全彌補。
本發(fā)明提出的對稱位線補償方法,利用一根與原位線對稱的連接線的電阻補償原位線的分布電阻,在提高寫驅動電流均勻性的同時,又沒有增加外圍電路占用的面積,其多種衍生形式如共享位線形式的對稱位線補償和共享位線形式的對稱位線補償嵌套與非陣列結構的優(yōu)化甚至進一步縮小了存儲單元陣列所占用的面積,為提高相變存儲器的集成密度提供了一種新的技術。
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1.一種相變存儲單元陣列寫電流的對稱位線補償方法,其特征在于利用一根與原位線相同的連接線,模擬原位線的分布電阻,進而對稱地補償原位線分布電阻引起的電壓降,以提高寫電流的均勻性。
2.根據(jù)權利要求1所述的對稱位線補償方法,其特征在于進一步將存儲單元開關選通器件和信息存儲器件位置的互換補償單調(diào)變化的襯底偏置效應,以進一步提高寫電流的均勻性。
3.根據(jù)權利要求2所述的對稱位線補償方法,其特征在于存儲單元陣列相鄰列的驅動位線和補償位線共享,每個存儲單元平均只占用一個金屬接觸孔面積,以減小存儲單元陣列的面積。
4.根據(jù)權利要求3所述的對稱位線補償方法,其特征在于將基本存儲單元換成不同的電路結構形成復式存儲單元,但是在復式存儲單元的抽象層次上仍維持原來的位線共享形式陣列,以進一步減小存儲單元陣列的面積。
全文摘要
本發(fā)明屬大規(guī)模數(shù)字集成電路技術領域,具體為一種利用對稱位線補償相變存儲單元陣列寫電流不均勻性的方法。該方法利用一根與原位線相同的連接線,按比例模擬位線的電阻分布,進而對稱地補償原位線分布電阻引起的電壓降,以提高寫電流的均勻性,同時用分段對稱位線補償方法進一步提高寫電流的均勻性,并通過存儲單元陣列中相鄰列的驅動位線和補償位線共享以減少存儲單元陣列面積。本發(fā)明方法沒有增加外圍電路的規(guī)模和復雜性,但獲得了遠優(yōu)于位線電流調(diào)整方法的補償效果。
文檔編號H01L27/10GK1734674SQ20051002650
公開日2006年2月15日 申請日期2005年6月6日 優(yōu)先權日2005年6月6日
發(fā)明者林殷茵, 洪洋, 劉欣, 丁益青, 湯庭鰲, 陳邦明 申請人:復旦大學, 硅存儲技術公司