專利名稱：薄膜晶體管陣列基板及其制造方法
技術領域：
本發(fā)明涉及一種薄膜晶體管陣列基板及其制造方法。
背景技術：
在薄膜晶體管液晶顯示器(TFT LCD)當中，顯示區(qū)(Active Area)的透光度取決于液晶層上下電極之間的電壓差。當TFT打開將信號線電壓寫至液晶之后，立即將TFT關閉，以將電荷保持在液晶電容上，此時所儲存的電荷若有漏失，即會造成液晶電壓的改變，直到新的電壓再次寫入之前，此電壓的改變不能使受影響的亮度變化量超過一個灰階，否則可能導致圖像質(zhì)量異常。造成電荷漏失的原因，包括液晶本身和TFT的漏電流。在此情況下，為了減小施加在液晶上的電壓變化量，以使像素電容變大，所以一般在液晶顯示像素中，會加上一個儲存電容，以減少漏電流對電壓變化的影響。
如上所述，儲存電容是用以協(xié)助電荷的儲存，然而儲存電容還有一個很重要的功能，即減少電容耦合效應對施加在液晶上的電壓的影響。施加在液晶上的電壓即為公共電極(Common Electrode)和像素電極(Pixel Electrode)之間的電壓。當TFT關閉時，像素電極并未連接至任何電壓源，而處于浮動的狀態(tài)，此時該像素電極的周圍若有任何電壓變動，此電壓變動會透過寄生的電容而耦合至像素電極，造成其電壓的改變因而影響施加在液晶上的電壓。以圖1所示的像素單元等效電路作說明，其中電容12和22各為像素電極至左右數(shù)據(jù)線1、2之間的寄生電容Cpd和Cpd’，電容14和24各為像素電極至上下掃描線3、4之間的寄生電容Cpg和Cpg’，電容16為液晶電容CLC，電容15為儲存電容Cs，而電容11為TFT本身柵極8和漏極9之間的寄生電容Cdgm。當所設計的像素電極與數(shù)據(jù)線1部分重疊時，即產(chǎn)生電容12。而數(shù)據(jù)線電壓由于配合所顯示的畫面，會在0V至10V之間變動，此時像素電極的電壓，會產(chǎn)生變動量Vpixel＝VData[Cpd/(Cpd+CLC+Cs+Cpd’+Cpg’+Cpg+Cdgm)]
其中數(shù)據(jù)線上的電壓VData的值在0～10V范圍內(nèi)變動，由上式可看出，變動量Vpixel因數(shù)據(jù)線電壓不同而改變。此變動量會影響顯示效果，此變動量越小對顯示效果的影響越小，甚至當變動量Vpixel達到最大值時，也不足以對所顯示的亮度造成太大的影響。為達成此目的，一是使方程式的分子部分變小，即減少Cpd，二是增加其分母部分，使總電容變大。但是在分母的各個電容Cpd’，Cpg’，Cpg，Cdgm中，所連接的是數(shù)據(jù)線或者掃描線，在儲存電荷期間會有所改變，故Cpd’，Cpg’，Cpg，Cdgm電容值不易控制，因此一般不增加Cpd’，Cpg’，Cpg，Cdgm電容值；只有CLC和Cs所連接的電壓源，在儲存電荷期間不會改變，才能利用增加CLC和Cs電容值的方式，加大分母而減小變動量Vpixel。然而，增加CLC會造成增加像素電壓變化量的負面效果，故只有增加Cs一種途徑，這便是儲存電容的第二個功能降低電壓耦合效應。
為了增加儲存電容值，可以通過平行板的電容公式來解決，C＝εA/d，C為電容值，ε為介電質(zhì)的介電常數(shù)，A為平行板的面積，d為平行板之間的距離。儲存電容的幾何結構與透光率和漏電特性互有取舍，當平行板面積越大時，儲存電容越大，然而卻會減少透光區(qū)域的面積。當平行板電容電極之間的介電質(zhì)厚度越薄時，電容愈大，然而卻會增加漏電的風險。因此，為了增加儲存電容值，可以通過增加介電質(zhì)的介電常數(shù)著手。
請參閱圖2，是一種現(xiàn)有技術薄膜晶體管陣列基板制造方法的流程圖，該薄膜晶體管陣列基板的制造方法包括如下步驟在玻璃基底上沉積非晶硅層，并使其結晶成多晶硅薄膜(步驟101)；摻雜多晶硅，形成P型半導體(步驟102)；重摻雜形成n+型多晶硅(步驟103)；形成柵極絕緣層(步驟104)；形成柵極金屬線和公共電極線(步驟105)；形成鈍化層(步驟106)；蝕刻形成接觸孔(步驟107)；形成源/漏極金屬與柵極金屬(步驟108)；沉積平坦化層(步驟109)；形成像素電極(步驟110)。
請一并參閱圖3至圖12，是該現(xiàn)有技術薄膜晶體管陣列基板制造方法的流程，其包括以下步驟
步驟101如圖3所示，提供一玻璃基底300，在該玻璃基底300上沉積氮化硅301和氧化硅302作為緩沖層，接著該緩沖層上沉積非晶硅層，并用雷射退火結晶法(Excimer Laser Annealing，ELA)使其結晶成多晶硅薄膜303。
步驟102如圖4所示，在該多晶硅薄膜303內(nèi)摻雜三價離子，形成P型半導體304。
步驟103如圖5所示，在該P型半導體層304上的一部分涂布光阻劑306，后由光阻劑306做為遮蔽，在該P型半導體層304內(nèi)進行重摻雜五價離子，形成n+型多晶硅305，該利用光阻遮住的部分P型半導體304為TFT的通道區(qū)(Channel)。
步驟104如圖6所示，除去光阻劑306，然沉積氧化硅SiOx，形成柵極絕緣層307。
步驟105如圖7所示，該柵極絕緣層307上沉積一層金屬層，并將其蝕刻圖案化形成柵極金屬線309和公共電極線308，后以柵極金屬線為光罩其周圍未能重摻雜的P型半導體層進行輕摻雜(Lightly Doped Drain，LDD)形成n-型多晶硅310，并進行活化修補摻雜區(qū)域的缺陷。
步驟106如圖8所示，再沉積氫氮化硅(SiNx:H)和氧化硅(SiOx)，形成鈍化層312。
步驟107如圖9所示，蝕刻形成接觸孔313。
步驟108如圖10所示，沉積一金屬層，再進行蝕刻形成源/漏極金屬接觸314、316與柵極金屬接觸315。
步驟109如圖11所示，旋涂一平坦化層317，并形成一接觸孔318。
步驟110如圖12所示，沉積銦錫氧化物(ITO)，再進行蝕刻形成像素電極319。
上述制程包括TFT部分的制程和Cst部分的制程，該Cst部分產(chǎn)生二并聯(lián)儲存電容，其分別為公共電極線308和重摻雜的n+型多晶硅層305之間的儲存電容以及公共電極線308和像素電極319之間的儲存電容，其中以公共電極線308和重摻雜的n+型多晶硅層305之間的儲存電容為主導，該儲存電容的介電質(zhì)是柵極絕緣層307。
但是，現(xiàn)有技術薄膜晶體管陣列基板制造方法中，公共電極線308和重摻雜之n+型多晶硅層305之間的介電質(zhì)，即柵極絕緣層307是單純的采用業(yè)界常用的氧化硅SiOx材質(zhì)構成，其介電常數(shù)約為3.9，由平板的電容公式C＝εA/d可以看的出，在平行板的面積A和平行板之間的距離d不變的情況下，該Cst部分產(chǎn)生的儲存電容值達不到足夠大，因此無法使變動量Vpixel更小，進而無法減小對顯示效果的影響。

發(fā)明內(nèi)容為克服現(xiàn)有技術薄膜晶體管陣列基板儲存電容值較小的缺陷，有必要提供一種可增加儲存電容值的薄膜晶體管陣列基板。
同時，還提供一種上述薄膜晶體管陣列基板的制造方法。
一實施方式解決上述技術問題所采用的技術方案是提供一種薄膜晶體管陣列基板，其包括一玻璃基底、一在該玻璃基底上形成的半導體層、一形成在該半導體層上的柵極絕緣層和一形成在該柵極絕緣層上的柵極線和公共電極線，其中，該柵極絕緣層包括一低介電常數(shù)區(qū)域和一高介電常數(shù)區(qū)域，該高介電常數(shù)區(qū)域具有可增加介電常數(shù)的離子元素，且該公共電極線對應該柵極絕緣層的高介電常數(shù)區(qū)域設置。
另一實施方式提供一種上述薄膜晶體管陣列基板的制造方法，其包括以下步驟提供一玻璃基底，在該玻璃基底上形成一半導體層；沉積氧化硅形成柵極絕緣層；該柵極絕緣層的一部分植入可增加介電常數(shù)的離子元素；形成柵極線和公共電極線，其中該公共電極線形成在該植入離子元素部分的柵極絕緣層上。
與現(xiàn)有技術相比，本發(fā)明的薄膜晶體管陣列基板的柵極絕緣層包括一低介電常數(shù)區(qū)域和一高介電常數(shù)區(qū)域，該高介電常數(shù)區(qū)域植入有使介電常數(shù)增大的離子元素，且該公共電極線對應該柵極絕緣層的高介電常數(shù)區(qū)域設置，即公共電極線和半導體層之間的柵極絕緣層介電常數(shù)增加，從而增加公共電極線和半導體層之間的儲存電容值。

圖1是一種現(xiàn)有技術的具有儲存電容的像素單元等效電路示意圖。
圖2是一種現(xiàn)有技術薄膜晶體管陣列基板制造方法流程圖。
圖3是圖2所示薄膜晶體管陣列基板制造方法的沉積非晶硅示意圖。
圖4是圖2所示薄膜晶體管陣列基板制造方法的摻雜形成P型多晶硅示意圖。
圖5是圖2所示薄膜晶體管陣列基板制造方法的重摻雜形成n+型多晶硅示意圖。
圖6是圖2所示薄膜晶體管陣列基板制造方法的沉積柵極絕緣層示意圖。
圖7是圖2所示薄膜晶體管陣列基板制造方法的形成柵極金屬線和公共電極線示意圖。
圖8是圖2所示薄膜晶體管陣列基板制造方法的沉積鈍化層示意圖。
圖9是圖2所示薄膜晶體管陣列基板制造方法的形成接觸孔示意圖。
圖10是圖2所示薄膜晶體管陣列基板制造方法的形成源/汲極與柵極金屬示意圖。
圖11是圖2所示薄膜晶體管陣列基板制造方法的沉積平坦化層示意圖。
圖12是圖2所示薄膜晶體管陣列基板制造方法的形成像素電極示意圖。
圖13是本發(fā)明的薄膜晶體管陣列基板制造方法流程圖。
圖14是本發(fā)明的薄膜晶體管陣列基板制造方法的沉積非晶硅示意圖。
圖15是本發(fā)明的薄膜晶體管陣列基板制造方法的摻雜形成P型多晶硅示意圖。
圖16是本發(fā)明的薄膜晶體管陣列基板制造方法的重摻雜形成n+型多晶硅示意圖。
圖17是本發(fā)明的薄膜晶體管陣列基板制造方法的沉積柵極絕緣層示意圖。
圖18是本發(fā)明的薄膜晶體管陣列基板制造方法的于該柵極絕緣層內(nèi)布植離子示意圖。
圖19是本發(fā)明的薄膜晶體管陣列基板制造方法的形成柵極金屬線和公共電極線示意圖。
圖20是本發(fā)明的薄膜晶體管陣列基板制造方法的沉積鈍化層示意圖。
圖21是本發(fā)明的薄膜晶體管陣列基板制造方法的形成接觸孔示意圖。
圖22是本發(fā)明的薄膜晶體管陣列基板制造方法的形成源/汲極與柵極金屬示意圖。
圖23是本發(fā)明的薄膜晶體管陣列基板制造方法的沉積平坦化層示意圖。
圖24是本發(fā)明的薄膜晶體管陣列基板制造方法的形成像素電極示意圖。
具體實施方式請參閱圖13，是本發(fā)明薄膜晶體管陣列基板制造方法的流程圖。該薄膜晶體管陣列基板的制造方法包括如下步驟在玻璃基底上沉積非晶硅層，并使其結晶成多晶硅薄膜(步驟201)；多晶硅摻雜，形成P型半導體(步驟202)；重摻雜形成n+型多晶硅(步驟203)；沉積氧化硅形成柵極絕緣層(步驟204)；該柵極絕緣層的一部分進行離子元素植入，使該部分的氧化硅層成為介電常數(shù)較大的介電層(205)；形成柵極金屬線和公共電極線(步驟206)；形成鈍化層(步驟207)；蝕刻形成接觸孔(步驟208)；形成源/漏極金屬與柵極金屬(步驟209)；沉積平坦化層(步驟210)；形成像素電極(步驟211)。
請一并參閱圖14至圖24，是本發(fā)明薄膜晶體管陣列基板制造方法的流程，其包括以下步驟步驟201如圖14所示，提供一玻璃基底430，在該玻璃基底上沉積氮化硅401和氧化硅402作為緩沖層，接著該緩沖層401、402上沉積非晶硅層，并用雷射退火結晶法使其結晶成多晶硅薄膜403。
步驟202如圖15所示，在該多晶硅薄膜內(nèi)摻雜三價離子，形成P型半導體層404。
步驟203如圖16所示，在該P型半導體層404上的一部分涂布光阻劑406。然后由光阻劑406做為遮避，在該P型半導體層404內(nèi)進行重摻雜五價離子，形成n+型多晶硅層405，從而形成半導體層440。該利用光阻遮住的部分為TFT的通道區(qū)404。
步驟204如圖17所示，除去光阻劑406，然后沉積氧化硅SiOx，形成柵極絕緣層407。
步驟205如圖18所示，在該柵極絕緣層407上沉積氮化硅層408，蝕刻該氮化硅層408使部分柵極絕緣層407暴露，植入氮離子元素在該柵極絕緣層407的暴露部分，再將氮化硅層408除去，進行加熱制程，進而減少植入離子元素對薄膜所造成的傷害，也可以修補已產(chǎn)生的一些缺陷。植入氮離子元素時所采用的方法是離子布植(Ion Implantation)方法。
其中，該柵極絕緣層407的被氮化硅層408遮蔽的部分介電常數(shù)無變化，等于形成該柵極絕緣層407的氧化硅介電常數(shù)3.9，該柵極絕緣層407暴露的部分經(jīng)實施植入氮離子元素成為含氧氮化硅(Silicon Oxynitride)的柵極絕緣層409，該含氧氮化硅的柵極絕緣層409的介電常數(shù)可達到大于氧化硅介電常數(shù)3.9，小于氮化硅介電常數(shù)7.9，該氮離子布植劑量由所需介電常數(shù)大小而控制。
步驟206如圖19所示，該柵極絕緣層上沉積一金屬層，并將其蝕刻圖案化形成柵極金屬線410和公共電極線411，該公共電極線411形成在該含氧氮化硅的柵極絕緣層409上，并覆蓋該柵極絕緣層409；后以柵極金屬線為光罩，其周圍未能重摻雜的P型半導體層進行輕摻雜五價離子形成n-型多晶硅412，并加熱修補摻雜區(qū)域的缺陷。
步驟207如圖20所示，再沉積氫氮化硅(SiNx:H)和氧化硅(SiOx)，形成鈍化層413。
步驟208如圖21所示，蝕刻形成接觸孔414。
步驟209如圖22所示，沉積一金屬層，再進行蝕刻形成源/漏極金屬接觸416、417與柵極金屬接觸415。
步驟210如圖23所示，旋涂一平坦化層418，并形成一接觸孔419。
步驟211如圖24所示，沉積銦錫氧化物(ITO)，再進行蝕刻形成像素電極420。
請參閱圖24，是本發(fā)明薄膜晶體管陣列基板400示意圖。該薄膜晶體管陣列基板400包括一玻璃基底430、一在該玻璃基底430上形成的半導體層440、一形成在該半導體層440上的柵極絕緣層407和一在該柵極絕緣層407上形成的柵極線410和公共電極線411，其中，該柵極絕緣層407的與該公共電極線411重疊的部分具有可增加柵極絕緣層407介電常數(shù)的離子元素。
相較于現(xiàn)有技術，本發(fā)明的薄膜晶體管陣列基板400在該柵極絕緣層407的一部分布植有氮離子，從而使該柵極絕緣層407的該部分介電常數(shù)增加，可使其大于3.9，并公共電極線411覆蓋該柵極絕緣層407的布植有氮離子部分，從而增加公共電極線411和重摻雜的n+型多晶硅層405之間的介電質(zhì)的介電常數(shù)，進而增加公共電極線411和重摻雜之n+型多晶硅層405之間的儲存電容值。
但是，本發(fā)明薄膜晶體管陣列基板制造方法并不限于第一實施方式所述，其中，步驟205中布植的離子也可以是其它離子元素，如碳、氟、硅、鍺、氧等，該步驟205中布植的離子不限于一種離子元素，也可以是碳、氟、硅、鍺、氧等離子中的二種或二種以上，該步驟205中氮元素的植入方法不限于離子布植方法，也可以采用等離子摻雜(Plasma Doping)方法，如利用氣體等離子NH3、N2O、CH4、GeH4等，將離子植入公共電極線和重摻雜的n+型多晶硅層的間的柵極絕緣層中。
權利要求
1.一種薄膜晶體管陣列基板，其包括一玻璃基底、一位于該玻璃基底上的半導體層、一形成在該半導體層上的柵極絕緣層和一形成在該柵極絕緣層上的柵極線和公共電極線，其特征在于該柵極絕緣層包括一低介電常數(shù)區(qū)域和一高介電常數(shù)區(qū)域，該高介電常數(shù)區(qū)域具有可增加介電常數(shù)的離子元素，且該公共電極線對應該柵極絕緣層的高介電常數(shù)區(qū)域設置。
2.如權利要求1所述的薄膜晶體管陣列基板，其特征在于該柵極絕緣層材質(zhì)為氧化硅材質(zhì)。
3.如權利要求2所述的薄膜晶體管陣列基板，其特征在于該離子元素是碳、氟、硅、鍺、氧或氮元素中的一種或多種。
4.如權利要求1所述的薄膜晶體管陣列基板，其特征在于該半導體層包括n+型多晶硅與P型半導體，該P型半導體為通道區(qū)。
5.一種薄膜晶體管陣列基板的制造方法，其包括以下步驟提供一玻璃基底，在該玻璃基底上形成一半導體層；沉積氧化硅形成柵極絕緣層；該柵極絕緣層的一部分植入可增加介電常數(shù)的離子元素；形成柵極線和公共電極線，其中該公共電極線形成在該植入離子元素部分的柵極絕緣層上。
6.如權利要求5所述的薄膜晶體管陣列基板制造方法，其特征在于該離子元素植入所采用的方法是離子布植方法。
7.如權利要求5所述的薄膜晶體管陣列基板制造方法，其特征在于該離子元素植入所采用的方法是等離子摻雜方法。
8.如權利要求5所述的薄膜晶體管陣列基板制造方法，其特征在于該植入的離子元素是碳、氟、硅、鍺、氧或氮元素中的一種或多種。
9.如權利要求5所述的薄膜晶體管陣列基板制造方法，其特征在于該柵極金屬線和公共電極線是同種材質(zhì)。
10.如權利要求5所述的薄膜晶體管陣列基板制造方法，其特征在于該形成半導體層的步驟包括在玻璃基底上沉積一層多晶硅薄膜；進行摻雜形成P型半導體；對該P型半導體一部分重摻雜形成n+型半導體區(qū)域而形成。
全文摘要
本發(fā)明公開一種薄膜晶體管陣列基板，其包括一玻璃基底、一形成在該玻璃基底上的半導體層、一形成在該半導體層上的柵極絕緣層和一形成在該柵極絕緣層上的柵極線和公共電極線，其中，該柵極絕緣層包括一低介電常數(shù)區(qū)域和一高介電常數(shù)區(qū)域，該高介電常數(shù)區(qū)域具有可增加介電常數(shù)的離子元素，且該公共電極線對應該柵極絕緣層的高介電常數(shù)區(qū)域設置。該薄膜晶體管陣列基板可增加儲存電容值。本發(fā)明還提供該薄膜晶體管陣列基板的制造方法。
文檔編號H01L21/02GK1928683SQ20051003721
公開日2007年3月14日 申請日期2005年9月9日 優(yōu)先權日2005年9月9日
發(fā)明者顏碩廷 申請人:群康科技(深圳)有限公司, 群創(chuàng)光電股份有限公司