專利名稱：縱向雙極型晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制作方法，特別涉及縱向雙極型晶體管及其制造方法。
背景技術(shù)：
歷來在不需要高性能的雙極型晶體管的電路中，為降低成本而采用在CMOS工藝中不增加工序可制造的雙極型晶體管。
這是使用第一導(dǎo)電型的源/漏區(qū)作為發(fā)射極區(qū)，使用形成所述源/漏區(qū)的第二導(dǎo)電型的阱區(qū)作為基極區(qū)，使用第一導(dǎo)電型的阱區(qū)作為集電極區(qū)。
圖13～圖17示出這種以往的雙極型晶體管的制造工序。
即，如圖13所示，例如在P型硅基板50上選擇性地形成分離區(qū)(STI)51。接著，依次形成作為雙極型晶體管的集電極區(qū)工作的深N型阱區(qū)52、作為基極區(qū)工作的P型阱區(qū)53及成為所述集電極區(qū)的引出區(qū)的N型阱區(qū)54。
CMOS部分沒有圖示，僅作說明，所述P型阱區(qū)53成為CMOS中的N溝道MOSFET形成區(qū)，N型阱區(qū)54成為P溝道MOSFET形成區(qū)。
如圖14所示，選擇性地形成N+型發(fā)射極區(qū)55與N+型集電極取出區(qū)56。它們與CMOS部分的N溝道MOSFET的N+型源/漏區(qū)同時形成。
如圖15所示，選擇性地形成P+型基極取出區(qū)57。它與P溝道MOSFET的P+型源/漏區(qū)同時形成。然后，在各擴散區(qū)的表面利用自調(diào)準硅化物(salicide)工藝形成硅化物膜58。
如圖16所示，在基板表面上淀積絕緣膜59后，利用通常的電極形成工藝，在所述絕緣膜59中形成分別連接所述N+型區(qū)55、56及所述P+型區(qū)57的導(dǎo)體層60，完成雙極型晶體管。
如圖17所示，在雙極型晶體管部分的所述分離區(qū)51間的硅區(qū)域，分別形成雙極型晶體管的N+型發(fā)射極區(qū)55、N+型集電極取出區(qū)56及P+型基極取出區(qū)57，決定其位置關(guān)系及大小。
總之，上述那樣的雙極型晶體管中，隨著分離區(qū)的微細化，將增大阱區(qū)的雜質(zhì)濃度，或必須抑制閉鎖效應(yīng)，必然減小了其電流放大系數(shù)。
另外，當(dāng)進一步微細化時，阱濃度增加，越來越濃，更加降低了其電流放大率。
另外，專利文獻1揭示，在第一導(dǎo)電型半導(dǎo)體基板中形成第二導(dǎo)電型的阱，利用STI在該阱中設(shè)置互相分離的第一及第二導(dǎo)電型的擴散區(qū)，得到寄生雙極型晶體管。
特開2002-110811發(fā)明內(nèi)容本發(fā)明的目的在于提供與微細化相適應(yīng)且性能提高的縱向雙極型晶體管及其制造方法。
根據(jù)本發(fā)明的第一形態(tài)，半導(dǎo)體器件是分別形成CMOS部分的具有第一導(dǎo)電型的源/漏區(qū)作為雙極型部分的發(fā)射極區(qū)、具有第二導(dǎo)電型的第一阱區(qū)作為基極區(qū)、具有所述第一導(dǎo)電型的第二阱區(qū)或具有所述第一導(dǎo)電型的半導(dǎo)體基板作為集電極區(qū)的縱向雙極型晶體管，具有由位于所述第一阱區(qū)上的為了規(guī)定所述發(fā)射極區(qū)而設(shè)置的而構(gòu)成的縱向雙極型晶體管。
根據(jù)本發(fā)明的第二形態(tài)，縱向雙極型晶體管的半導(dǎo)體器件的制造方法具備準備具有第一導(dǎo)電型的半導(dǎo)體基板的工序；在所述半導(dǎo)體基板上利用STI技術(shù)選擇性地形成分離區(qū)的工序；在所述半導(dǎo)體基板上依次引入雜質(zhì)選擇性地形成作為雙極型部分的集電極區(qū)工作的具有所述第二導(dǎo)電型的第一阱區(qū)、作為基極區(qū)工作的具有所述第一導(dǎo)電型的第二阱區(qū)及成為所述集電極區(qū)的引出區(qū)的具有所述第二導(dǎo)電型的第三阱區(qū)的工序；與CMOS部分的柵極構(gòu)造形成工藝同時、為了規(guī)定發(fā)射區(qū)而在所述第二阱區(qū)上形成由柵絕緣膜、多晶硅膜及側(cè)壁絕緣膜構(gòu)成的柵極結(jié)構(gòu)并形成的工序；與所述CMOS部分的源/漏區(qū)形成工藝同時形成位于所述第二阱區(qū)中的利用所述規(guī)定的具有所述第二導(dǎo)電型的發(fā)射極區(qū)、位于所述第三阱區(qū)的利用所述分離區(qū)規(guī)定的具有所述第二導(dǎo)電型的集電極引出區(qū)的工序；以及與所述CMOS部分的源/漏區(qū)形成工藝同時形成位于所述第二阱區(qū)中的、利用所述與所述分離區(qū)規(guī)定的具有所述第一導(dǎo)電型的基極引出區(qū)的工序。
根據(jù)本發(fā)明，提供與微細化相適應(yīng)且性能提高的縱向雙極型晶體管及其制造方法。


圖1為示出本發(fā)明實施例的與CMOSFET同時形成的縱向雙極型晶體管制造工序的部分斷面示意圖。
圖2為示出本發(fā)明實施例的與CMOSFET同時形成的縱向雙極型晶體管制造工序的部分斷面示意圖。
圖3為示出本發(fā)明實施例的與CMOSFET同時形成的縱向雙極型晶體管制造工序的部分斷面示意圖。
圖4為示出本發(fā)明實施例的與CMOSFET同時形成的縱向雙極型晶體管制造工序的部分斷面示意圖。
圖5為示出本發(fā)明實施例的與CMOSFET同時形成的縱向雙極型晶體管制造工序的部分斷面示意圖。
圖6為示出本發(fā)明實施例的與CMOSFET同時形成的縱向雙極型晶體管的斷面示意圖。
圖7示出本發(fā)明實施例的縱向雙極型晶體管的平面示意圖。
圖8示出本發(fā)明的縱向雙極型晶體管與以往例的電流放大率(hFE)的實測結(jié)果的一例。
圖9示出本發(fā)明的縱向雙極型晶體管與以往例的器件模擬的結(jié)果。
圖10示出通過實測評價多晶硅膜的寬度與hFE的關(guān)系的結(jié)果。
圖11示出相對于多晶硅膜寬度的發(fā)射極一基極間耐壓的實測結(jié)果。
圖12為示出本發(fā)明實施例的與CMOSFET同時形成的縱向雙極型晶體管的斷面示意圖。
圖13示出以往的縱向雙極型晶體管的制造工序的部分斷面示意圖。
圖14示出以往的縱向雙極型晶體管的制造工序的部分斷面示意圖。
圖15示出縱向雙極型晶體管的制造工序的部分斷面示意圖。
圖16示出以往的縱向雙極型晶體管的斷面示意圖。
圖17示出以往的縱向雙極型晶體管的平面示意圖。
10、31硅基板11、32分離區(qū)12、14、33、34 N型阱區(qū)13 P型阱區(qū)15、35柵絕緣膜16、36多晶硅膜17、37側(cè)壁絕緣膜18a N+發(fā)射極區(qū)18b N+型集電極取出區(qū)19 P+型基極取出區(qū)20硅化物膜21絕緣膜22導(dǎo)體層38a P+發(fā)射極區(qū)38b P+型集電極取出區(qū)39 N+型基極取出區(qū)Gs柵極結(jié)構(gòu)Is絕緣具體實施方式
實施例以下，參照圖1-圖7，對縱向NPN雙極型晶體管的構(gòu)造與CMOS部分的MOS晶體管的制造方法一起說明之。
如圖1所示，為了在P型硅基板10上劃分CMOS部分和雙極型部分的各區(qū)，利用STI選擇性地形成分離區(qū)11。然后，用離子注入法分別選擇性地形成作為雙極型晶體管的集電極區(qū)工作的深N型阱區(qū)12、作為基極區(qū)工作的P型阱區(qū)13以及成為前述集電極區(qū)的引出區(qū)的N型阱區(qū)14。如后面所述，N溝道MOSFET形成于所述CMOS部分的所述P型阱區(qū)13，P溝道MOSFET形成于N型阱區(qū)14。
如圖2所示，利用CMOS部分的柵極形成工藝形成柵極構(gòu)造Gs。與該柵極形成工藝同時，與劃分雙極型晶體管的發(fā)射極區(qū)一起，形成為分離發(fā)射極區(qū)與基極區(qū)的由柵絕緣膜15、多晶硅膜16及側(cè)壁絕緣膜17構(gòu)成的柵極構(gòu)造，作為分離結(jié)構(gòu)Is。
CMOS部分中，為緩和漏極附近的電場和進行特性控制，依次離子注入N型及P型雜質(zhì)，形成n-型的外延部18a及p-型的外延部19a。該外延離子注入如不對雙極型晶體管特性構(gòu)成大的影響，則即使對雙極型部分進行離子注入也無問題。本實施例中不進行離子注入。另外，n-型的外延部18a及p-型的外延部19a按通常的工藝是在形成所述側(cè)壁絕緣膜17之前形成。
如圖3所示，與CMOS部分的N溝道MOSFET的源/漏極用N+區(qū)18b同時用同一工序選擇性地形成N+型發(fā)射極區(qū)18c與N+型集電極取出區(qū)18d。
如圖4所示，與CMOS部分的P溝道MOSFET的源/漏用P+區(qū)19b同時用同一工序選擇性地形成P+型基極取出區(qū)19c。
用光刻、離子注入及活化的一連串工序形成所述N+/P+區(qū)，但這時光刻的抗蝕劑邊界以多晶硅膜16的圖形的中心為基準加以偏移，使N+離子注入與P+離子注入不致在一起注入。其理由是為了避免N+/P+注入的多晶硅膜16中發(fā)生硅化物的形成異常。
如圖5所示，利用自調(diào)準硅化物工藝在各擴散區(qū)域18b-18d、19b-19c上以及多晶硅膜16上形成硅化物膜20。
如圖6所示，在基板表面淀積絕緣膜21后，利用通常的電極形成工藝，在所述絕緣膜21中形成將分別連接到所述N+型區(qū)18b-18d及所述P+型區(qū)19b-19c的導(dǎo)體層22，完成含有CMOS部分的雙極型晶體管。
如圖7所示，存在于雙極型部分中內(nèi)側(cè)的分離區(qū)11a內(nèi)的、并由柵絕緣膜15、多晶硅膜16及側(cè)壁絕緣膜17構(gòu)成的所述分離結(jié)構(gòu)Is，規(guī)定了發(fā)射極區(qū)18c與P+型基極取出區(qū)19c之間的距離及發(fā)射極區(qū)18c的大小。
另外，自調(diào)準硅化物工序中利用側(cè)壁絕緣膜17進行硅化物膜間的分離。外側(cè)的分離區(qū)11b分離P+型基極取出區(qū)19c與N+型集電極取出區(qū)18d，并決定其位置關(guān)系。
另外，這時，柵極16由于原封不動地成浮置狀態(tài)，因此在分離區(qū)11a上形成觸點，用連線與發(fā)射極或基極進行電連接。
以下，通過與以往例的比較來說明本發(fā)明的特性改善效果。圖8示出本發(fā)明(以下稱GC(Gate Conductor柵導(dǎo)體)型)與以往的構(gòu)造(以下稱STI型)的電流放大率(hFE)的實測結(jié)果的一例。如從圖8所見，GC型比STI型獲得2倍左右的hFE的改善效果。
圖9示出這兩種構(gòu)造的器件模擬結(jié)果，(a)是GC型的，(b)為STI型的。hFE用hFE＝Ic/Ib來表示，實測中基極電流的差別小，改善可通過集電極電流增大來得到。利用這種模擬，在所述柵極構(gòu)造的多晶硅下部及邊緣部中如圖中圓圈所示，電流通路(電子)增大。
由于多晶硅下部的硅區(qū)用作電路通路，因此可以想見隨著該多晶硅的寬度不同，hFE的改善程度各異，圖10示出通過實測對多晶硅膜的寬度與hFE的關(guān)系進行評價的結(jié)果。
該實測中，使多晶硅膜的寬度從0.4μm到4.0μm變化。與STI型相比，可看出整個范圍內(nèi)hFE均提高，結(jié)果在0.4μm為1.3倍，在1.0μm為2.1倍，在4.0μm為3.2倍。該多晶硅膜的寬度規(guī)定了基極取出區(qū)19c與發(fā)射極區(qū)18c的距離，當(dāng)寬度增大時，除了會引起因多晶硅膜下的基極區(qū)的電壓效應(yīng)而增加發(fā)射極密集(crowding)現(xiàn)象，從而特性劣化外，還由于招致面積的增大，因此不能隨意地加大。多晶硅膜的寬度要考慮到所使用電路的面積增大與特性改善來決定。通常，作多種應(yīng)用的雙極型晶體管較難考慮，若采用2.0μm內(nèi)，則無任何問題。這與所討論的STI型比較，為加倍的面積。此外，取決于發(fā)射極大小的hFE與大小無關(guān)，而是一定的。
另外，在發(fā)射極—基極間過于接近時，會引起發(fā)射極—基極間的耐壓變差。又考慮到，根據(jù)使柵極電位與發(fā)射極相同，還是與基極相同，柵極的極性也不同，由于不希望的溝道感應(yīng)或柵漏等的影響，耐壓也不同。
圖11示出相對于多晶硅膜寬度的發(fā)射極—基極間耐壓的實測結(jié)果。該實測中，多晶硅膜寬度從0.4μm到0.8μm變化。進行在寬度0.6μm多晶硅膜的電位固定的比較。結(jié)果可知，即使在0.4μm也未看到耐壓有特別的劣化。此外還可知，使多晶硅膜與發(fā)射極等電位時比與基極等電位時，發(fā)射極—基極間耐壓更大。
這樣，根據(jù)本發(fā)明，在用CMOS工藝形成雙極型元件方面，從用以往的STI分離進行發(fā)射極、基極、集電極間分離的形式，將發(fā)射極—基板間的分離重新看作為柵極，通過這樣力圖提高電流放大率。因為柵極是CMOS工藝中必須的，因此可容易置換，可期待擴大應(yīng)用范圍。此外，在可預(yù)計到由于今后的微細化必然導(dǎo)致低hFE化的情況下，可以不必增加特別的工藝而得到2倍以上的hFE。
在必須利用柵氧化膜和形成于柵極側(cè)面的側(cè)壁絕緣膜實現(xiàn)發(fā)射極或基極的分離方面，本發(fā)明的雙極型元件希望使用電源電壓到1.5V左右為止的柵漏小的柵氧化膜。近年來，通常盛行使用多層的柵氧化膜，因此本發(fā)明的適用范圍不會特別狹窄。
又，上述的實施例中是對NPN型雙極型晶體管作了說明，但若制造時在P型半導(dǎo)體基板上引入逆導(dǎo)電型雜質(zhì)，則可得到PNP型雙極型晶體管。
即，如圖12所示，在P型硅基板31上為了劃分CMOS部分和雙極型部分的各區(qū)，選擇性地形成由STI形成的分離區(qū)32。采用離子注入法，分別選擇性地形成作為雙極型晶體管的基極區(qū)工作的N型阱區(qū)33、CMOS部分的N型阱區(qū)34。分別在所述CMOS部分的所述P型硅基板31上形成N溝道MOSFET、在N型阱區(qū)34上形成P溝道MOSFET。
與所述的NPN型雙極型晶體管一樣，利用CMOS部分的柵極形成工藝形成柵極構(gòu)造Gs。與該柵極形成工藝同時，在劃分雙極型晶體管的發(fā)射極區(qū)的同時，形成分離發(fā)射極區(qū)與基極區(qū)用的由柵絕緣膜35、多晶硅膜36及側(cè)壁絕緣膜37構(gòu)成的柵極構(gòu)造，作為分離結(jié)構(gòu)Is。
為了在CMOS部分中緩沖漏極附近的電場以及進行特性控制，將P型雜質(zhì)作離子注入，形成P-型外延部38a。與P溝道MOSFET的源/漏極用P+區(qū)38b同時選擇性地形成P+型發(fā)射極區(qū)38c與P+型集電極取出區(qū)38d。
另外，在CMOS部分中形成n-型的外延部39a后，與N溝道MOSFET的源/漏極用N+區(qū)39b同時選擇性地形成N+型基極取出區(qū)39c。然后，利用自調(diào)準硅化物工藝在各擴散區(qū)38b-38d、39b-39c上及多晶硅膜36上形成硅化物膜40。有關(guān)電極形成則省略，通過這樣可得到包含CMOS部分的PNP型雙極型晶體管。
這樣的PNP型雙極型晶體管也與上述的NPN型雙極型晶體管一樣，由于利用CMOS部分的柵極構(gòu)造實施發(fā)射極/基極間的分離，因此能達到同樣的作用效果。
又，實施形態(tài)為如下所述。
(1)具有縱向NPN雙極型晶體管的半導(dǎo)體器件，包含具有第一導(dǎo)電型的半導(dǎo)體基板；設(shè)于所述半導(dǎo)體基板中的、具有作為集電極區(qū)工作的第二導(dǎo)電型的第一阱區(qū)；位于所述第一阱區(qū)上的、具有作為基極區(qū)工作的所述第一導(dǎo)電型的第二阱區(qū)；位于所述第一阱區(qū)上的、具有成為所述集電極區(qū)的引出區(qū)的所述第二導(dǎo)電型的第三阱區(qū)；設(shè)于所述第二阱區(qū)中的、具有所述第二導(dǎo)電型的發(fā)射極區(qū)；位于所述第二阱區(qū)上的、并為了規(guī)定所述發(fā)射極區(qū)而設(shè)置的分離結(jié)構(gòu)；位于所述第二阱區(qū)中的、與所述分離結(jié)構(gòu)相鄰并包圍所述分離結(jié)構(gòu)而設(shè)置的具有所述第一導(dǎo)電型的基極取出區(qū)；位于所述第二及第三阱區(qū)中的、與所述分離結(jié)構(gòu)一起為了規(guī)定所述基極取出區(qū)而設(shè)置的第一絕緣分離層；位于所述第三阱區(qū)中的、與所述第一絕緣分離層相鄰設(shè)置的具有所述第二導(dǎo)電型的集電極取出區(qū)；以及位于所述第三阱區(qū)中的、與所述第一絕緣分離層一起為了規(guī)定所述集電極取出區(qū)而設(shè)置的第二絕緣分離層。
(2)所述柵極的寬度為0.4～2.0μm。
(3)所述第一及第二絕緣分離層由利用STI技術(shù)形成的絕緣層構(gòu)成。
(4)在所述發(fā)射極區(qū)、所述基極取出區(qū)、所述集電極取出區(qū)及所述柵極上，分別設(shè)置硅化物膜。
(5)具備與所述分離結(jié)構(gòu)一起為了規(guī)定基極取出區(qū)而設(shè)置的第一絕緣分離層；以及與所述第一絕緣分離層一起為了規(guī)定所述集電極取出區(qū)而設(shè)置的第二絕緣分離層。
(6)形成所述CMOS部分的柵極構(gòu)造的多晶硅膜的寬度按0.4-2.0μm形成。
(7)所述分離區(qū)位于所述第二及第三阱區(qū)中、并與所述分離結(jié)構(gòu)一起為了規(guī)定所述基極取出區(qū)而形成。
(8)所述分離區(qū)位于所述第三阱區(qū)中、并為了規(guī)定所述集電極取出區(qū)而形成。
(9)所述發(fā)射極區(qū)、所述基板取出區(qū)及所述集電極取出區(qū)與所述CMOS部分的MOSFET同時形成。
(10)在所述發(fā)射極區(qū)、所述基極取出區(qū)、所述集電極取出區(qū)及所述多晶硅膜上，分別形成硅化物膜。
(11)所述多晶硅膜與所述發(fā)射極區(qū)/所述基極取出區(qū)電連接。
(12)縱向PNP雙極型晶體管的制造方法，具備準備具有第一導(dǎo)電型的半導(dǎo)體基板的工序；利用STI技術(shù)在所述半導(dǎo)體基板上選擇性地形成絕緣分離區(qū)的工序；在所述半導(dǎo)體基板上引入雜質(zhì)、選擇性地形成作為雙極型部分的基板區(qū)工作的具有第二導(dǎo)電型的第一阱區(qū)與形成CMOS部分的具有所述第二導(dǎo)電型的第二阱區(qū)的工序；與CMOS部分的柵極構(gòu)造形成工藝同時、為了劃分發(fā)射極區(qū)而在所述第一阱區(qū)上形成由柵絕緣膜、多晶硅膜及側(cè)壁絕緣膜構(gòu)成的柵極構(gòu)造并形成分離結(jié)構(gòu)的工序；與所述CMOS部分的源/漏區(qū)形成工藝同時形成位于所述第一阱區(qū)中的、由所述分離結(jié)構(gòu)規(guī)定的具有所述第一導(dǎo)電型的發(fā)射極區(qū)的工序；以及與所述CMOS部分的源/漏區(qū)形成工藝同時形成位于所述第一阱區(qū)中的、由所述分離結(jié)構(gòu)與所述絕緣分離區(qū)規(guī)定的具有所述第二導(dǎo)電型的基極取出區(qū)的工序。
(13)縱向NPN雙極型晶體管的制造方法，具備準備具有第一導(dǎo)電型的半導(dǎo)體基板的工序；利用STI技術(shù)在所述半導(dǎo)體基板上選擇性地形成分離區(qū)的工序；在所述半導(dǎo)體基板上依次引入雜質(zhì)而選擇性地形成作為集電極區(qū)工作的具有第二導(dǎo)電型的第一阱區(qū)、作為基極區(qū)工作的具有所述第一導(dǎo)電型的第二阱區(qū)、以及成為所述集電極區(qū)的引出區(qū)的具有所述第二導(dǎo)電型的第三阱區(qū)的工序；為了規(guī)定具有所述第二導(dǎo)電型的發(fā)射極區(qū)而在所述第二阱區(qū)上形成由柵絕緣膜、多晶硅膜及側(cè)壁絕緣膜構(gòu)成的柵極構(gòu)造并形成分離結(jié)構(gòu)的工序；同時形成位于所述第二阱區(qū)中的利用所述分離結(jié)構(gòu)規(guī)定的具有所述第二導(dǎo)電型的發(fā)射極區(qū)、與位于所述第三阱區(qū)中的利用所述分離區(qū)規(guī)定的具有所述第二導(dǎo)電型的集電極取出區(qū)的工序；以及形成位于所述第二阱區(qū)中的利用所述分離結(jié)構(gòu)與所述分離區(qū)規(guī)定的具有所述第一導(dǎo)電型的基極取出區(qū)的工序。
權(quán)利要求
1.一種半導(dǎo)體器件，是分別形成CMOS部分的具有第一導(dǎo)電型的源/漏區(qū)作為雙極型部分的發(fā)射極區(qū)、具有第二導(dǎo)電型的第一阱區(qū)作為基極區(qū)、具有所述第一導(dǎo)電型的第二阱區(qū)或具有所述第一導(dǎo)電型的半導(dǎo)體基板作為集電極區(qū)的縱向雙極型晶體管，其特征在于，具有位于所述第一阱區(qū)上的為了規(guī)定所述發(fā)射極區(qū)而設(shè)置的。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述分離結(jié)構(gòu)由所述CMOS部分的柵絕緣膜、柵極以及形成于所述柵極的周圍側(cè)面的側(cè)壁所構(gòu)成。
3.如權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，連接所述柵極使得與所述發(fā)射極區(qū)或基極區(qū)等電位。
4.如權(quán)利要求1至3中任一項所述的半導(dǎo)體器件，其特征在于，構(gòu)成所述柵極構(gòu)造的柵極氧化膜的厚度是在CMOS部分的電源電壓大于1.5V的區(qū)域所用的柵極氧化膜厚度。
5.一種半導(dǎo)體器件的制造方法，其特征在于，具備準備具有第一導(dǎo)電型的半導(dǎo)體基板的工序；在所述半導(dǎo)體基板上利用STI技術(shù)選擇性地形成分離區(qū)的工序；在所述半導(dǎo)體基板上依次引入雜質(zhì)而形成CMOS部分的具有第二導(dǎo)電型的第一阱區(qū)、在所述第一阱區(qū)上的具有所述第一導(dǎo)電型的第二阱區(qū)及具有所述第二導(dǎo)電型的第三阱區(qū)、同時分別選擇性地形成作為雙極型部分的集電極區(qū)工作的具有所述第二導(dǎo)電型的第四阱區(qū)、在所述第四阱區(qū)上的作為基極區(qū)工作的具有所述第一導(dǎo)電型的第五阱區(qū)及成為所述集電極區(qū)的引出區(qū)的具有所述第二導(dǎo)電型的第六阱區(qū)的工序；與所述CMOS部分的柵極構(gòu)造形成工藝同時、為了規(guī)定發(fā)射區(qū)而在所述第五阱區(qū)上形成由柵絕緣膜、多晶硅膜及側(cè)壁絕緣膜構(gòu)成的柵極構(gòu)造并形成分離結(jié)構(gòu)的工序；與所述CMOS部分的源/漏區(qū)形成工藝同時形成位于所述第五阱區(qū)中的利用所述分離結(jié)構(gòu)規(guī)定的具有所述第二導(dǎo)電型的發(fā)射極區(qū)、位于所述第六阱區(qū)的利用所述分離區(qū)規(guī)定的具有所述第二導(dǎo)電型的集電極引出區(qū)的工序；以及與所述CMOS部分的源/漏區(qū)形成工藝同時形成位于所述第五阱區(qū)中的、利用所述分離結(jié)構(gòu)與所述分離區(qū)規(guī)定的具有所述第一導(dǎo)電型的基極引出區(qū)的工序。
全文摘要
本發(fā)明提供具有增大的電流放大率的縱向雙極型晶體管及其制造方法。半導(dǎo)體器件是分別形成CMOS部分的具有第一導(dǎo)電型的源/漏區(qū)18c作為雙極型部分的發(fā)射區(qū)18a、具有第二導(dǎo)電型的第一阱區(qū)13作為基極區(qū)、具有所述第一導(dǎo)電型的第二阱區(qū)14或具有所述第一導(dǎo)電型的半導(dǎo)體基板31作為集電極區(qū)的縱向雙極型晶體管，其特征在于，具有位于所述第一阱區(qū)13上的為了規(guī)定所述發(fā)射極區(qū)18a而設(shè)置的分離結(jié)構(gòu)Is。
文檔編號H01L29/76GK1658391SQ20051005191
公開日2005年8月24日 申請日期2005年2月18日 優(yōu)先權(quán)日2004年2月20日
發(fā)明者佐佐木元 申請人:株式會社東芝