專利名稱：具有內(nèi)建自檢電路的片載系統(tǒng)及其自檢方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種片載系統(tǒng)(SOC)，更加特別地，涉及一種具有內(nèi)建自檢電路的片載系統(tǒng)及該SOC的自檢方法。
背景技術(shù)：
通常，使用自動測試設(shè)備(ATE)采用的掃描測試方法來測試片載系統(tǒng)(SOC)的工作特性。美國專利No.4,763,066中公開了一種傳統(tǒng)ATE的示例。該ATE通過向SOC施加激勵信號并檢查SOC對該激勵信號的響應(yīng)信號來測試SOC的缺陷。若SOC的響應(yīng)信號在可接受的誤差范圍內(nèi)則該測試的最終結(jié)果為“通過”，而若響應(yīng)信號在可接受的誤差范圍之外則為“不合格”。
圖1為傳統(tǒng)SOC 10和ATE 20的方框圖。參照圖1，SOC 10包括連接至系統(tǒng)總線40的知識產(chǎn)權(quán)(IP，intellectual property)模塊50至80。ATE 20連接至SOC 10的焊盤30，并通過經(jīng)系統(tǒng)總線40向每個(gè)IP模塊50至80順序施加激勵信號來測試SOC 10。這里，每個(gè)IP模塊50至80包括由ATE 20使用的用于掃描測試的測試信號通路。
圖2為包括在圖1的SOC 10中的IP模塊50的內(nèi)部結(jié)構(gòu)的視圖。參照圖2，IP模塊50包括組合電路51至53、多路復(fù)用器54至56、以及存儲單元57至59。雖未示出，IP模塊50還包括另外的組合電路和存儲單元。多路復(fù)用器54至56為用于掃描測試IP模塊50的輔助電路，多路復(fù)用器54至56和存儲單元57至59形成掃描鏈(即，測試信號通路)。換言之，在IP模塊50內(nèi)連接組合電路51至53與存儲單元57至59的多路復(fù)用器54至56形成了測試信號通路。
在測試SOC 10時(shí)，測試控制信號SCAN_EN和測試信號SCAN_ATA輸入到IP模塊50中。在測試控制信號SCAN_EN被激活時(shí)，測試信號SCAN_DATA沿著由多路復(fù)用器54至56和存儲單元57至59形成的掃描鏈順序傳輸。換言之，測試信號SCAN_DATA以多路復(fù)用器54、存儲單元57、多路復(fù)用器55、存儲單元58、多路復(fù)用器56以及存儲單元59的順序傳輸。因此，使用傳統(tǒng)ATE 20的掃描測試時(shí)間較長，因?yàn)闇y試信號SCAN_DATA必須通過掃描鏈中的所有元件。另外，使用傳統(tǒng)ATE的掃描測試方法在檢測涉及SOC 10的工作時(shí)間的故障方面具有缺點(diǎn)，因?yàn)槠潆y以在SOC 10工作的速度下進(jìn)行測試。另外，使用ATE 20的掃描測試方法僅可在SOC 10用于具體的系統(tǒng)并安裝在電路板上之前使用。

發(fā)明內(nèi)容
本發(fā)明提供了一種具有內(nèi)建自檢(BIST)電路的片載系統(tǒng)(SOC)及該SOC的自檢方法，其可以在SOC的工作速度下進(jìn)行測試，縮短測試時(shí)間，而且在將SOC安裝在電路板上之后進(jìn)行測試。
根據(jù)本發(fā)明的一方面，提供了一種具有內(nèi)建自檢電路的SOC，該SOC包括知識產(chǎn)權(quán)(IP)模塊，每個(gè)IP模塊具有內(nèi)建自檢(BIST)邏輯電路和BIST控制單元。BIST邏輯電路響應(yīng)經(jīng)系統(tǒng)總線接收的控制數(shù)據(jù)而在正常模式或測試模式下工作，并在測試模式下輸出測試結(jié)果數(shù)據(jù)。在測試模式下，BIST控制單元通過將控制數(shù)據(jù)、指令信號、測試模式數(shù)據(jù)和測試地址信號經(jīng)系統(tǒng)總線傳輸至BIST邏輯電路來測試IP模塊，并壓縮和存儲經(jīng)系統(tǒng)總線接收的測試結(jié)果數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，提供了一種具有內(nèi)建自檢電路的SOC的自檢方法，該方法包括用于經(jīng)BIST邏輯電路向第一組合電路順序輸入測試模式數(shù)據(jù)的BIST控制單元；在BIST邏輯電路內(nèi)的存儲單元中同時(shí)存儲從第二組合電路輸出的測試結(jié)果數(shù)據(jù)；順序讀取存儲在存儲單元中的測試結(jié)果數(shù)據(jù)；以及壓縮并存儲所讀取的測試結(jié)果數(shù)據(jù)。


通過參照附圖詳細(xì)描述本發(fā)明的示范實(shí)施例，將使本發(fā)明的上述及其它特征變得更加明顯易懂，附圖中圖1為傳統(tǒng)片載系統(tǒng)(SOC)和自動測試設(shè)備(ATE)的方框圖；圖2為包括在圖1的SOC中的知識產(chǎn)權(quán)模塊的內(nèi)部結(jié)構(gòu)的視圖；
圖3為根據(jù)本發(fā)明示范實(shí)施例的具有內(nèi)建自檢電路的SOC的方框圖；圖4為包括在圖3的SOC中的IP模塊的內(nèi)部結(jié)構(gòu)的視圖；圖5為圖4的內(nèi)建自檢(BIST)邏輯電路和組合電路的視圖；圖6為根據(jù)本發(fā)明示范實(shí)施例的SOC的自檢過程的流程圖；圖7為圖6的子程序1100的流程圖；圖8為圖6的子程序1300的流程圖；以及圖9為自檢過程期間在圖5的BIST邏輯電路處產(chǎn)生的信號的時(shí)序圖。
具體實(shí)施例方式
圖3為根據(jù)本發(fā)明示范實(shí)施例的具有內(nèi)建自檢電路的片載系統(tǒng)(SOC)100的方框圖。參照圖3，SOC 100包括內(nèi)建自檢(BIST)控制單元120、知識產(chǎn)權(quán)(IP)模塊130至160、以及總線主控器170。
BIST控制單元120和IP模塊130至160連接至系統(tǒng)總線110，并通過系統(tǒng)總線110與彼此通信。BIST控制單元120包括序列發(fā)生器121、地址發(fā)生器122、模式發(fā)生器123和結(jié)果壓縮器124。時(shí)鐘信號CLK輸入至序列發(fā)生器121、地址發(fā)生器122、模式發(fā)生器123和結(jié)果壓縮器124。當(dāng)SOC100處于測試模式下時(shí)，序列發(fā)生器121產(chǎn)生寫入指令信號WRITE或讀取指令信號READ，并將該信號輸出至系統(tǒng)總線110。另外，序列發(fā)生器121產(chǎn)生序列控制信號CTL1至CTL3，并將其分別輸出至地址發(fā)生器122、模式發(fā)生器123和結(jié)果壓縮器124。
地址發(fā)生器122產(chǎn)生測試地址信號TA0至TAK(K為整數(shù))，并響應(yīng)序列控制信號CTL1將其輸出至系統(tǒng)總線110。模式發(fā)生器123產(chǎn)生控制數(shù)據(jù)CRDAT和測試模式數(shù)據(jù)TP1至TPK(K為整數(shù))，并響應(yīng)序列控制信號CTL2將其輸出至系統(tǒng)總線110。結(jié)果壓縮器124響應(yīng)序列控制信號CTL3而經(jīng)系統(tǒng)總線110接收來自IP模塊130至160的測試結(jié)果數(shù)據(jù)TRDAT。測試結(jié)果數(shù)據(jù)TRDAT包括第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK，如圖4所示(K為整數(shù))，以及第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ，如圖4所示(J為整數(shù))。
結(jié)果壓縮器124壓縮并存儲接收的測試結(jié)果數(shù)據(jù)TRDAT。這里，存儲在結(jié)果壓縮器124中的測試結(jié)果數(shù)據(jù)TRDAT的壓縮結(jié)果可以根據(jù)所測試的SOC是否有缺陷而改變。換言之，因?yàn)镮P模塊130至160或其它部件之一中的缺陷，按設(shè)定值順序輸入到結(jié)果壓縮器124中的測試結(jié)果數(shù)據(jù)TRDAT的壓縮結(jié)果與不按設(shè)定值順序輸入到結(jié)果壓縮器124中的測試結(jié)果數(shù)據(jù)TRDAT的壓縮結(jié)果不同。因此，可以通過比較存儲在結(jié)果壓縮器124中的測試結(jié)果數(shù)據(jù)TRDAT的最終壓縮結(jié)果與設(shè)定值來檢查在測試過程中是否檢測到SOC 100的缺陷。
另外，雖未在圖3中示出，用戶可以通過使用外部控制裝置閱讀結(jié)果壓縮器124中壓縮和存儲的測試結(jié)果信息來檢查缺陷SOC 100的可能性。此技術(shù)的詳細(xì)描述未包括在此，因此此項(xiàng)技術(shù)為本領(lǐng)域技術(shù)人員所熟知。
IP模塊130至160分別包括BIST邏輯電路131至161。圖3中雖僅示出BIST邏輯電路131至161，但是每個(gè)IP模塊130至160包括多個(gè)BIST邏輯電路。
當(dāng)SOC 100處于正常模式下時(shí)，總線主控器170輸出指令信號CMD、地址信號NA0至NAK(K為整數(shù))、控制數(shù)據(jù)CRDAT、以及IP模塊130至160正常工作所需的正常數(shù)據(jù)NDAT1至NDATK(K為整數(shù))。
圖4為包括在圖3的SOC 100中的IP模塊130的內(nèi)部結(jié)構(gòu)的視圖。IP模塊140至160的內(nèi)部結(jié)構(gòu)和詳細(xì)操作與IP模塊130類似。因此，為避免重復(fù)，以下將主要描述IP模塊130的自檢操作。
參照圖4，IP模塊130包括BIST邏輯電路131a和131b、以及組合電路132a至132c。雖然IP模塊130包括另外的BIST邏輯電路和組合電路，但是為簡化附圖從圖4中略去了另外的BIST邏輯電路和組合電路。BIST邏輯電路131a和131b與組合電路132a至132c交替設(shè)置。BIST邏輯電路131a和131b連接至系統(tǒng)總線110。BIST邏輯電路131a和131b經(jīng)系統(tǒng)總線110接收寫入指令信號WRITE或讀取指令信號READ、測試地址信號TA0至TAK、以及測試模式數(shù)據(jù)TP1至TPK。
響應(yīng)寫入指令信號WRITE和測試地址信號TA0至TAK，BIST邏輯電路131a和131b存儲測試模式數(shù)據(jù)TP1至TPK，并分別向組合電路132a至132c輸出所存儲的測試模式數(shù)據(jù)TP1至TPK。另外，響應(yīng)讀取指令信號READ和測試地址信號TA0至TAK，BIST邏輯電路131a和131b向系統(tǒng)總線110輸出從組合電路132a至132c接收的測試結(jié)果信號TRDAT。
BIST邏輯電路131a和131b不僅在SOC 100的測試模式下工作，還在SOC 100的正常模式下工作。例如，在SOC 100的正常模式下，BIST邏輯電路131b將從組合電路132b接收的與SOC 100的正常操作相關(guān)的信號(未示出)傳輸?shù)浇M合電路132c。在SOC 100的測試模式下，BIST邏輯電路131b將測試模式數(shù)據(jù)TP1至TPK傳輸?shù)浇M合電路132c，或者將從組合電路132b接收的測試結(jié)果信號TRDAT輸出到系統(tǒng)總線。
圖5為圖4的BIST邏輯電路131b與組合電路132b至132c的視圖。BIST邏輯電路131a的結(jié)構(gòu)和詳細(xì)操作與BIST邏輯電路131b類似。參照圖5，BIST邏輯電路131b包括總線接口裝置210、第一選擇電路FS1至FSK(K為整數(shù))、第一存儲單元FC1至FCK(K為整數(shù))、第二選擇電路SS1至SSJ(J為整數(shù))、第二存儲單元SC1至SCJ(J為整數(shù))、控制寄存器220、以及輸出選擇電路230。
總線接口裝置210和輸出選擇電路230連接至系統(tǒng)總線110。第一選擇電路FS1至FSK、第二選擇電路SS1至SSJ、以及控制寄存器220經(jīng)數(shù)據(jù)路徑線240連接至系統(tǒng)總線110。
在SOC 100的測試模式下，總線接口裝置210經(jīng)系統(tǒng)總線110從BIST控制單元120接收寫入指令信號WRITE或讀取指令信號READ、以及測試地址信號TA0至TAK。響應(yīng)寫入指令信號WRITE和測試地址信號TA0，總線接口裝置210向控制寄存器220輸出寄存器控制信號W_en0。
另外，總線接口裝置210分別接收來自控制寄存器220的測試控制信號TMREG2至TMREG0?？偩€接口裝置210向第一和第二選擇電路FS1至FSK和SS1至SSJ輸出測試控制信號TMREG0?？偩€接口裝置210與第一和第二選擇電路FS1至FSK和SS1至SSJ響應(yīng)測試控制信號TMREG0而在正常模式或測試模式下工作。即，當(dāng)測試控制信號TMREG0被禁止時(shí)，總線接口裝置210與第一和第二選擇電路FS1至FSK和SS1至SSJ在正常模式下工作，而當(dāng)TMREG0被激活時(shí)，在測試模式下工作。
在測試模式下，響應(yīng)寫入指令信號WRITE、測試地址信號TA1至TAK、以及測試控制信號TMREG2至TMREG1，總線接口裝置210輸出第一選擇控制信號FS_en1至FS_enK(K為整數(shù))和第二選擇控制信號SS_en1至SS_enJ(J為整數(shù))。更具體而言，當(dāng)測試控制信號TMREG2和TMREG1被禁止時(shí)，總線接口裝置210響應(yīng)測試地址信號TA1至TAK輸出第一選擇控制信號FS_en1至FS_enK。當(dāng)測試控制信號TMREG1被禁止而測試控制信號TMREG2被激活時(shí)，總線接口裝置210響應(yīng)測試地址信號TA1至TAK而輸出第二選擇控制信號SS_en1至SS_enJ。當(dāng)?shù)诙x擇控制信號SS_en1至SS_enJ的數(shù)量小于測試地址信號TA1至TAK的數(shù)量時(shí)，總線接口裝置210響應(yīng)測試地址信號TA1至TAK輸出第二選擇控制信號SS_en1至SS_enJ。
另外，總線接口裝置210響應(yīng)測試控制信號TMREG1輸出第三選擇控制信號TLEN。更加具體而言，總線接口裝置210在測試控制信號TMREG1被激活時(shí)，激活第三選擇控制信號TLEN，而在測試控制信號TMREG1被禁止時(shí)，禁止第三選擇控制信號TLEN。總線接口裝置120向輸出選擇電路230輸出測試地址信號TA0至TAK。另外，總線接口裝置120響應(yīng)讀取指令信號READ向輸出選擇電路230輸出測試控制信號TMREG2。
總線接口裝置210在正常模式下的操作與其在測試模式下的操作除了兩點(diǎn)不同之外都相同。如圖3所示，第一點(diǎn)不同在于總線接口裝置210從總線主控器170而非BIST控制單元120接收指令信號CMD和地址信號NA0至NAK。因此，總線接口裝置210響應(yīng)指令信號CMD和地址信號NA0至NAK而產(chǎn)生寄存器控制信號W_en0和第一選擇控制信號FS_en1至FS_enK。
第二點(diǎn)不同在于總線接口裝置210不產(chǎn)生第二控制信號SS_en1至SS_enJ。結(jié)果，第二選擇電路SS1至SSJ僅執(zhí)行將從組合電路132b接收的與正常操作相關(guān)的信號(未示出)輸出至第二存儲單元SC1至SCJ的操作。即，在正常工作模式下，總線主控器170不能向第二存儲單元SC1至SCJ寫入數(shù)據(jù)或從第二存儲單元SC1至SCJ讀取數(shù)據(jù)，其中第二存儲單元SC1至SCJ經(jīng)系統(tǒng)總線110連接至第二選擇電路SS1至SSJ。
第一選擇電路FS1至FSK連接在組合電路132b與第一存儲單元FC1至FCK之間，并且還通過數(shù)據(jù)通路線240連接至系統(tǒng)總線110。
在正常模式下，即，當(dāng)測試控制信號TMREG0被禁止時(shí)，第一選擇電路FS1至FSK響應(yīng)第一正常選擇信號FLEN1至FLENK(K為整數(shù))和第一選擇控制信號FS_en1至FS_enK而工作。這里，第一正常選擇信號FLEN1至FLENK由組合電路132b產(chǎn)生。第一選擇電路FS1至FSK將從組合電路132b接收的與正常操作相關(guān)的信號(未示出)或從數(shù)據(jù)通路線240接收的正常數(shù)據(jù)NDAT1至NDATK輸出至第一存儲單元FC1至FCK。更加具體而言，當(dāng)?shù)谝徽＿x擇信號FLEN1至FLENK被激活時(shí)，第一選擇電路FS1至FSK向第一存儲單元FC1至FCK輸出與正常操作相關(guān)的信號。另外，當(dāng)?shù)谝徽＿x擇信號FLEN1至FLENK被禁止時(shí)，第一選擇電路FS1至FSK向第一存儲單元FC1至FCK輸出正常數(shù)據(jù)NDAT1至NDATK。
在測試模式下，即，當(dāng)測試控制信號TMREG0被激活時(shí)，第一選擇電路FS1至FSK響應(yīng)第一選擇控制信號FS_en1至FS_enK、測試控制信號TMREG0以及第三選擇控制信號TLEN而工作。第一選擇電路FS1至FSK將經(jīng)數(shù)據(jù)通路線240接收的測試模式數(shù)據(jù)TP1至TPK輸出至第一存儲單元FC1至FCK。另外，第一選擇電路FS1至FSK向第一存儲單元FC1至FCK輸出從組合電路132b接收的第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK。
每個(gè)第一選擇電路FS1至FSK包括多路復(fù)用器M11至M13。由于第一選擇電路FS1至FSK的結(jié)構(gòu)和詳細(xì)操作是相同的，因此將主要描述第一選擇電路FS1。響應(yīng)測試控制信號TMREG0，第一選擇電路FS1的多路復(fù)用器M11將第一正常選擇信號FLEN1與第三選擇控制信號TLEN之一輸出至多路復(fù)用器M12。更加具體而言，當(dāng)測試控制信號TMREG0被禁止時(shí)，多路復(fù)用器M11輸出第一正常選擇信號FLEN1。另外，當(dāng)測試控制信號TMREG0被激活時(shí)，多路復(fù)用器M11輸出第三選擇控制信號TLEN。響應(yīng)多路復(fù)用器M11的輸出信號，多路復(fù)用器M12輸出第一存儲單元FC1的輸出信號與組合電路132b的輸出信號之一。更加具體而言，當(dāng)多路復(fù)用器M11的輸出信號被禁止時(shí)，多路復(fù)用器M12將第一存儲單元FC1的輸出信號輸出至多路復(fù)用器M13。另外，當(dāng)多路復(fù)用器M11的輸出信號被激活時(shí)，多路復(fù)用器M12將組合電路132b的輸出信號輸出至多路復(fù)用器M13。響應(yīng)第一選擇控制信號FS_en1，多路復(fù)用器M13將多路復(fù)用器M12的輸出信號與測試模式數(shù)據(jù)TP1(或正常數(shù)據(jù)NDAT1)之一輸出至第一存儲單元FC1。更加具體而言，當(dāng)?shù)谝贿x擇控制信號FS_en1被禁止時(shí)，多路復(fù)用器M13將多路復(fù)用器M12的輸出信號輸出至第一存儲單元FC1。另外，當(dāng)?shù)谝贿x擇控制信號FS_en1被激活時(shí)，多路復(fù)用器M13將測試模式數(shù)據(jù)TP1(或正常數(shù)據(jù)NDAT1)輸出至第一存儲單元FC1。
第二選擇電路SS1至SSJ連接在組合電路132b與第二存儲單元SC1至SCJ之間，并且還通過數(shù)據(jù)通路線240連接至系統(tǒng)總線110。
在正常模式下，第二選擇電路SS1至SSJ響應(yīng)第二正常選擇信號SLEN1至SLENJ而將從組合電路132b接收的與正常操作相關(guān)的信號輸出至第二存儲單元SC1至SCJ。這里，第二正常選擇信號SLEN1至SLENJ由組合電路132b產(chǎn)生。
在測試模式下，第二選擇電路SS1至SSJ響應(yīng)第二選擇控制信號SS_en1至SS_enJ、測試控制信號TMREG0和第三選擇控制信號TLEN而工作。第二選擇電路SS1至SSJ將經(jīng)數(shù)據(jù)通路線240接收的測試模式數(shù)據(jù)TP1至TPJ輸出至第二存儲單元SC1至SCJ。另外，第二選擇電路SS1至SSJ向第二存儲單元SC1至SCJ輸出從組合電路132b接收的第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ。
每個(gè)第二選擇電路SS1至SSJ包括多路復(fù)用器M21至M23。由于第二選擇電路SS1至SSJ的結(jié)構(gòu)和詳細(xì)操作是相同的，因此將主要討論第二選擇電路SS1。響應(yīng)測試控制信號TMREG0，第二選擇電路SS1的多路復(fù)用器M21將第二正常選擇信號SLEN1與第三選擇控制信號TLEN之一輸出至多路復(fù)用器M22。更加具體而言，當(dāng)測試控制信號TMREG0被禁止時(shí)，多路復(fù)用器M21輸出第二正常選擇信號SLEN1。另外，當(dāng)測試控制信號TMREG0被激活時(shí)，多路復(fù)用器M21輸出第三選擇控制信號TLEN。響應(yīng)多路復(fù)用器M21的輸出信號，多路復(fù)用器M22輸出第二存儲單元SC1的輸出信號與組合電路132b的輸出信號之一。更加具體而言，當(dāng)多路復(fù)用器M21的輸出信號被禁止時(shí)，多路復(fù)用器M22將第二存儲單元SC1的輸出信號輸出至多路復(fù)用器M23。另外，當(dāng)多路復(fù)用器M21的輸出信號被激活時(shí)，多路復(fù)用器M22將組合電路132b的輸出信號輸出至多路復(fù)用器M23。響應(yīng)第二選擇控制信號SS_en1，多路復(fù)用器M23將多路復(fù)用器M22的輸出信號與測試模式數(shù)據(jù)TP1(或正常數(shù)據(jù)NDAT1)之一輸出至第二存儲單元SC1。更加具體而言，當(dāng)?shù)诙x擇控制信號SS_en1被禁止時(shí)，多路復(fù)用器M23將多路復(fù)用器M22的輸出信號輸出至第二存儲單元SC1。另外，當(dāng)?shù)诙x擇控制信號SS_en1被激活時(shí)，多路復(fù)用器M23將測試模式數(shù)據(jù)TP1(或正常數(shù)據(jù)NDAT1)輸出至第二存儲單元SC1。
第一存儲單元FC1至FCK存儲第一選擇電路FS1至FSK的輸出，并將所存儲的信號輸出至組合電路132c。同樣，第二存儲單元SC1至SCJ存儲第二選擇電路SS1至SSJ的輸出信號，并將所存儲的信號輸出至組合電路132c。
響應(yīng)寄存器控制信號W_en0，控制寄存器220存儲經(jīng)數(shù)據(jù)通路線240接收的控制數(shù)據(jù)CRDAT，并基于所存儲的控制數(shù)據(jù)CRDAT的位值(bit value)輸出測試控制信號TMREG2至TMREG0。更加具體而言，假設(shè)控制數(shù)據(jù)CRDAT的最高位為位-2，中間位為位-1，而最低位為位-0?？刂萍拇嫫?20根據(jù)位-2的值激活或禁止測試控制信號TMREG2。例如，當(dāng)位-2的值為“1”時(shí)，控制寄存器220激活測試控制信號TMREG2，而當(dāng)位-2的值為“0”時(shí)，禁止測試控制信號TMREG2。類似地，控制寄存器220根據(jù)位-1和位-0的值而激活或禁止測試控制信號TMREG1和TMREG0中的每一個(gè)。
在正常模式下，輸出選擇電路230響應(yīng)從總線接口裝置210接收的測試控制信號TMREG2和正常地址信號NA0至NAK而工作。輸出選擇電路230順序選擇從第一存儲單元FC1至FCK接收的與正常操作相關(guān)的信號，并將其作為正常數(shù)據(jù)NRDAT輸出至系統(tǒng)總線110。在測試模式下，輸出選擇電路230從第一和第二存儲單元FC1至FCK和SC1至SCJ接收第一和第二測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK和STR_D1至STR_DJ。響應(yīng)從系統(tǒng)接口裝置210接收的測試控制信號TMREG2和測試地址信號TA0至TAK，輸出選擇電路230向系統(tǒng)總線110輸出測試結(jié)果數(shù)據(jù)TRDAT。這里，測試結(jié)果數(shù)據(jù)TRDAT包括第一和第二測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK和STR_D1至STR_DJ。
輸出選擇電路230包括多路復(fù)用器231至233。響應(yīng)測試地址信號TA0至TAK(或正常地址信號NA0至NAK)，多路復(fù)用器231順序選擇第一存儲單元FC1至FCK的輸出信號，并將其輸出。響應(yīng)測試地址信號TA0至TAK(或正常地址信號NA0至NAK)，多路復(fù)用器232順序選擇第二存儲單元SC1至SCJ的輸出信號，并將其輸出。響應(yīng)測試控制信號TMREG2，多路復(fù)用器233輸出多路復(fù)用器231和232的輸出信號之一作為測試結(jié)果數(shù)據(jù)TRDAT(或正常數(shù)據(jù)NRDAT)。更加具體而言，當(dāng)測試控制信號TMREG2被禁止時(shí)，多路復(fù)用器233將多路復(fù)用器231的輸出信號輸出至系統(tǒng)總線110作為測試結(jié)果數(shù)據(jù)TRDAT(或正常數(shù)據(jù)NRDAT)。另外，當(dāng)測試控制信號TMREG2被激活時(shí)，多路復(fù)用器233將多路復(fù)用器232的輸出信號輸出至系統(tǒng)總線110作為測試結(jié)果數(shù)據(jù)TRDAT(或正常數(shù)據(jù)NRDAT)。
接下來，將描述具有上述結(jié)構(gòu)的SOC 100的自檢工作過程。這里，對SOC 100的自檢工作過程的描述將以IP模塊130的自檢過程為中心。圖6為根據(jù)本發(fā)明示范實(shí)施例的SOC 100的自檢過程的流程圖。參照圖6，BIST控制單元120經(jīng)IP模塊130的BIST邏輯電路131向組合電路132C順序輸入測試模式數(shù)據(jù)TP1至TPK和TP1至TPJ(步驟1100)。步驟1100將在后面參照圖7更加詳細(xì)地描述。通過控制BIST邏輯電路131，BIST控制單元120將從組合電路132b輸出的第一和第二測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK和STR_D1至STR_DJ同時(shí)存儲在第一和第二存儲單元FC1至FCK和SC1至SCJ中(步驟1200)。這里，測試模式數(shù)據(jù)TP1至TPK和TP1至TPJ已經(jīng)通過BIST邏輯電路131輸入到組合電路132b中，例如，如圖4所示。由此，組合電路132b響應(yīng)測試模式數(shù)據(jù)TP1至TPK和TP1至TPJ而輸出第一和第二測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK和STR_D1至STR_DJ。
其后，BIST控制單元120順序讀取存儲在第一和第二存儲單元FC1至FCK和SC1至SCJ中的第一和第二測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK和STR_D1至STR_DJ(步驟1300)。步驟1300將在后面參照圖8更加詳細(xì)地描述。BIST控制單元120的結(jié)果壓縮器124壓縮并存儲所讀取的第一和第二測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK和STR_D1至STR_DJ(步驟1400)。隨后，BIST控制單元120的序列發(fā)生器121確定是否存在另外的測試模式數(shù)據(jù)(步驟1500)。這里，BIST控制單元120可以根據(jù)測試類型測試IP模塊130若干次。因此，例如，用于IP模塊130的一種類型的測試在步驟1100至1400被執(zhí)行了一次時(shí)結(jié)束。當(dāng)在步驟1500存在另外的測試模式數(shù)據(jù)時(shí)，BIST控制單元120確定存在另一種類型的測試。
當(dāng)在步驟1500存在另外的測試模式數(shù)據(jù)時(shí)，自檢過程返回步驟1100。隨后，重復(fù)上述過程，直至模式發(fā)生器123產(chǎn)生所有的測試模式數(shù)據(jù)，并將其發(fā)送以測試IP模塊130，即，完成了對IP模塊130的所有類型的測試時(shí)。另外，當(dāng)在步驟1500中不存在另外的測試模式數(shù)據(jù)時(shí)，程序1000結(jié)束。
下面，將參照圖7和9，更加詳細(xì)地描述步驟1100。圖7為圖6的子程序1100的流程圖，而圖9為在圖5的BIST邏輯電路131b的自檢過程期間產(chǎn)生的信號的時(shí)序圖。參照圖7，BIST控制單元120在BIST邏輯電路131b的控制寄存器220中寫入具有第一設(shè)定值的控制數(shù)據(jù)CRDAT(步驟1101)。
更加具體而言，序列發(fā)生器121向系統(tǒng)總線110輸出寫入指令信號WRITE，并通過與時(shí)鐘信號CLK同步而產(chǎn)生序列控制信號CTL1和CTL2。地址發(fā)生器122響應(yīng)時(shí)鐘信號CLK和序列控制信號CTL1而產(chǎn)生測試地址信號TA0至TAK，并將其輸出至系統(tǒng)總線110。模式發(fā)生器123響應(yīng)時(shí)鐘信號CLK和序列控制信號CTL2而產(chǎn)生控制數(shù)據(jù)CRDAT和測試模式數(shù)據(jù)TP1至TPK，并將其輸出至系統(tǒng)總線110。響應(yīng)寫入指令信號WRITE和測試地址信號TA0，BIST邏輯電路131b的總線接口裝置210激活寄存器控制信號W_en0。控制寄存器220響應(yīng)寄存器控制信號W_en0而存儲控制數(shù)據(jù)CRDAT。這里，控制數(shù)據(jù)CRDAT具有“001”的位值，如圖9所示?？刂萍拇嫫?20基于控制數(shù)據(jù)CRDAT的位值輸出測試控制信號TMREG2至TMREG0。即，控制寄存器220禁止測試控制信號TMREG2和TMREG1，并激活測試控制信號TMREG0。
其后，響應(yīng)寫入指令信號WRITE、測試控制信號TMREG2和TMREG1、以及測試地址信號TA1至TAK，總線接口裝置210產(chǎn)生第一選擇控制信號FS_en1至FS_enK。這里，總線接口裝置210順序地激活第一選擇控制信號FS_en1至FS_enK，并將其輸出。響應(yīng)第一選擇控制信號FS_en1至FS_enK，第一選擇電路FS1至FSK的多路復(fù)用器M13順序選擇并輸出測試模式數(shù)據(jù)TP1至TPK。結(jié)果，測試模式數(shù)據(jù)TP1至TPK順序?qū)懭氲谝淮鎯卧狥C1至FCK(步驟1102)。
接著，確定是否留有任何第一存儲單元FC1至FCK可以寫入測試模式數(shù)據(jù)TP1至TPK(步驟1103)。當(dāng)在步驟1103中確定留有哪個(gè)待寫入測試模式數(shù)據(jù)TP1至TPK的第一存儲單元FC1至FCK時(shí)，子程序1100返回步驟1102。另外，當(dāng)在步驟1103中在所有的第一存儲單元FC1至FCK中都已寫入測試模式數(shù)據(jù)TP1至TPK時(shí)，在控制寄存器220中寫入具有第二設(shè)定值的控制數(shù)據(jù)CRDAT(步驟1104)。這里，在控制寄存器220中寫入具有第二設(shè)定值的控制數(shù)據(jù)CRDAT的過程與在控制寄存器220中寫入具有第一設(shè)定值的控制數(shù)據(jù)CRDAT的過程相同。這里，控制數(shù)據(jù)CRDAT具有“101”的位值，如圖9所示。控制寄存器220基于控制數(shù)據(jù)CRDAT的位值而激活測試控制信號TMREG2和TMREG0，禁止并輸出測試控制信號TMREG1。在執(zhí)行步驟1104的同時(shí)，序列發(fā)生器121將寫入指令信號WRITE輸出至系統(tǒng)總線110，并產(chǎn)生序列控制信號CTL1和CTL2。地址發(fā)生器122響應(yīng)時(shí)鐘信號CLK和序列控制信號CTL1而產(chǎn)生測試地址信號TA1至TAK，并將其輸出至系統(tǒng)總線110。模式發(fā)生器123響應(yīng)時(shí)鐘信號CLK和序列控制信號CTL2而產(chǎn)生測試模式數(shù)據(jù)TP1至TPK，并將其輸出至系統(tǒng)總線110。
由于測試控制信號TMREG2被激活，總線接口裝置210響應(yīng)測試地址信號TA1至TA(J-1)產(chǎn)生第二選擇控制信號SS_en1至SS_en(J-1)。這里，總線接口裝置210順序激活并輸出第二選擇控制信號SS_en1至SS_en(J-1)。響應(yīng)第二選擇控制信號SS_en1至SS_en(J-1)，第二選擇電路SS1至SS(J-1)的多路復(fù)用器M23順序選擇并輸出測試模式數(shù)據(jù)TP1至TP(J-1)。從而，測試模式數(shù)據(jù)TP1至TP(J-1)順序?qū)懭氲诙鎯卧猄C1至SC(J-1)中(步驟1105)。
這里，序列發(fā)生器121確定下一步是否為響應(yīng)時(shí)鐘信號CLK而在第二存儲單元SCJ中寫入測試模式數(shù)據(jù)TPJ(步驟1106)。當(dāng)在步驟1106中該在第二存儲單元SCJ中寫入測試模式數(shù)據(jù)TPJ時(shí)，BIST控制單元120向控制寄存器220中寫入具有第三設(shè)定值的控制數(shù)據(jù)CRDAT(步驟1107)。這里，在控制寄存器220中寫入具有第三設(shè)定值的控制數(shù)據(jù)CRDAT的過程與在控制寄存器220中寫入具有第一設(shè)定值的控制數(shù)據(jù)CRDAT的過程相同。這里，控制數(shù)據(jù)CRDAT具有“111”的位值，如圖9所示?；诳刂茢?shù)據(jù)CRDAT的位值，控制寄存器220激活并輸出所有測試控制信號TMREG2至TMREG0。接著，總線接口裝置210響應(yīng)測試地址信號TAJ而激活并輸出第二選擇控制信號SS_enJ。
響應(yīng)第二選擇控制信號SS_enJ，第二選擇電路SSJ的多路復(fù)用器M23選擇并輸出測試模式數(shù)據(jù)TJ。結(jié)果，測試模式數(shù)據(jù)TPJ寫入第二存儲單元SCJ中(步驟1108)。其后，子程序1100結(jié)束。同時(shí)，在執(zhí)行步驟1108時(shí)，總線接口裝置210激活第三選擇控制信號TLEN達(dá)預(yù)定時(shí)間長度，如圖9所示，并隨后，因?yàn)闇y試控制信號TMREG1被激活而將其禁止。這里，因?yàn)闇y試控制信號TMREG0被激活，第一選擇電路FS1至FSK的每個(gè)多路復(fù)用器M11和第二選擇電路SS1至SSJ的每個(gè)多路復(fù)用器M21選擇并輸出第三選擇控制信號。從而，第一選擇電路FS1至FSK的多路復(fù)用器M12響應(yīng)第三選擇控制信號TLEN而輸出從組合電路132b接收的第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK。另外，第二選擇電路SS1至SSJ的多路復(fù)用器M22響應(yīng)第三選擇控制信號TLEN而輸出從組合電路132b接收的第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ。
圖8為圖6的子程序1300的流程圖。參照圖8，BIST控制單元120向BIST邏輯電路131b的控制寄存器220寫入具有第一設(shè)定值的控制數(shù)據(jù)CRDAT(步驟1301)。這里，在控制寄存器220寫入具有第一設(shè)定值的控制數(shù)據(jù)CRDAT的過程與參照圖7的上述過程相同。這里，控制數(shù)據(jù)CRDAT具有“001”的位值，如圖9所示?？刂萍拇嫫?20基于控制數(shù)據(jù)CRDAT的位值而禁止測試控制信號TMREG2和TMREG1，激活并輸出測試控制信號TMREG0。
在執(zhí)行步驟1301后，BIST控制單元120從BIST邏輯電路131b的第一存儲單元FC1至FCK讀取第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK(步驟1302)。更加具體而言，序列發(fā)生器121將讀取指令信號READ輸出至系統(tǒng)總線110，并通過使其與時(shí)鐘信號CLK同步而產(chǎn)生序列控制信號CTL1。地址發(fā)生器122響應(yīng)時(shí)鐘信號CLK和序列控制信號CTL1而產(chǎn)生測試地址信號TA1至TAK，并將其輸出至系統(tǒng)總線110?？偩€接口裝置210響應(yīng)讀取指令信號READ而禁止所有第一和第二選擇控制信號FS_en1至FS_enK和SS_en1至SS_enJ。響應(yīng)第一選擇控制信號FS_en1至FS_enK，第一選擇電路FS1至FSK的多路復(fù)用器M13選擇多路復(fù)用器M12的輸出信號，并將其輸出至每個(gè)第一存儲單元FC1至FCK。這里，第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK同時(shí)輸入到第一存儲單元FC1至FCK，因?yàn)槎嗦窂?fù)用器M12處于輸出第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK的狀態(tài)。第一存儲單元FC1至FCK存儲第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK，并輸出每個(gè)所存儲的第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK。
另外，第二選擇電路SS1至SSJ的多路復(fù)用器M23響應(yīng)第二選擇控制信號SS_en1至SS_enJ，選擇多路復(fù)用器M22的輸出信號，并將其輸出至每個(gè)第二存儲單元SC1至SCJ。這里，第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ同時(shí)輸入到第二存儲單元SC1至SCJ，因?yàn)槎嗦窂?fù)用器M22處于輸出第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ的狀態(tài)。第二存儲單元SC1至SCJ存儲第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ，并輸出每個(gè)所存儲的第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ。
這里，總線接口裝置210響應(yīng)讀取指令信號READ而將測試地址信號TA1至TAK和測試控制信號TMREG2輸出至輸出選擇電路230。響應(yīng)測試地址信號TA1至TAK，輸出選擇電路230的多路復(fù)用器M231順序選擇并輸出從第一存儲單元FC1至FCK接收的第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK。因?yàn)闇y試控制信號TMREG2被禁止，輸出選擇電路230的多路復(fù)用器M233將從多路復(fù)用器231順序接收的第一測試結(jié)果數(shù)據(jù)FTR_D1至FTR_DK輸出至系統(tǒng)總線110作為測試結(jié)果數(shù)據(jù)TRDAT。
其后，BIST控制單元120響應(yīng)時(shí)鐘信號CLK而確定是否留有任何第一存儲單元待讀取(步驟1303)。當(dāng)在步驟1303中存在有待讀取的第一存儲單元時(shí)，子程序1300返回步驟1302。另外，當(dāng)在步驟1303中不存在任何有待讀取的第一存儲單元時(shí)，BIST控制單元120在BIST邏輯電路131b的控制寄存器220中寫入具有第二設(shè)定值的控制數(shù)據(jù)CRDAT(步驟1304)。這里，在控制寄存器220中寫入具有第二設(shè)定值的控制數(shù)據(jù)CRDAT的過程與參照圖7的上述過程相同?？刂茢?shù)據(jù)CRDAT具有“101”的位值，如圖9所示?？刂萍拇嫫?20基于控制數(shù)據(jù)CRDAT的位值而激活測試控制信號TMREG2和TMREG0，并禁止并輸出測試控制信號TMREG1。
在執(zhí)行步驟1304后，BIST控制單元120從BIST邏輯電路131b的第二存儲單元SC1至SCJ讀取第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ(步驟1305)。更加具體而言，序列發(fā)生器121將讀取指令信號READ輸出至系統(tǒng)總線110，并通過與時(shí)鐘信號CLK同步而產(chǎn)生序列控制信號CTL1。地址發(fā)生器122響應(yīng)時(shí)鐘信號CLK和序列控制信號CTL1而產(chǎn)生測試地址信號TA1至TAK，并將其輸出至系統(tǒng)總線110。總線接口裝置210響應(yīng)讀取指令信號READ而將測試地址信號TA1至TAK和測試控制信號TMREG2輸出至輸出選擇電路230。輸出選擇電路230的多路復(fù)用器232響應(yīng)測試地址信號TA1至TAK而順序選擇并輸出從第二存儲單元SC1至SCJ接收的第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ。因?yàn)闇y試控制信號TMREG2被激活，多路復(fù)用器233將按順序從多路復(fù)用器232接收的第二測試結(jié)果數(shù)據(jù)STR_D1至STR_DJ輸出至系統(tǒng)總線110作為測試結(jié)果數(shù)據(jù)TRDAT。
隨后，BIST控制單元120響應(yīng)時(shí)鐘信號CLK而確定是否留有任何第二存儲單元要讀取(步驟1306)。當(dāng)在步驟1306中存在有待讀取的第二存儲單元時(shí)，子程序1300返回步驟1305。另外，當(dāng)在步驟1306中不存在任何有待讀取的第二存儲單元時(shí)，子程序1300結(jié)束。
如上所述，根據(jù)本發(fā)明示范實(shí)施例的具有內(nèi)建自檢電路的SOC和該SOC的自檢方法可以在SOC的工作速度下進(jìn)行測試，因?yàn)檎ＤＪ较碌男盘柾芬灿糜跍y試模式，因此使得能夠縮短測試時(shí)間。另外，根據(jù)本發(fā)明示范實(shí)施例的具有內(nèi)建自檢電路的SOC和該SOC的自檢方法可以在將SOC安裝于電路板上以后進(jìn)行，因?yàn)榕c正常模式類似，該測試以系統(tǒng)總線為基礎(chǔ)進(jìn)行。
雖然已經(jīng)參照本發(fā)明的示范實(shí)施例具體地示出和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)該明白，在不脫離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以對其形式和細(xì)節(jié)作各種改動。
權(quán)利要求
1.一種具有內(nèi)建自檢電路的片載系統(tǒng)(SOC)，該SOC包括知識產(chǎn)權(quán)(IP)模塊，每個(gè)IP模塊都具有響應(yīng)經(jīng)系統(tǒng)總線接收的控制數(shù)據(jù)而在正常模式和測試模式之一下工作的內(nèi)建自檢(BIST)邏輯電路，其中當(dāng)BIST邏輯電路在測試模式下工作時(shí)，BIST邏輯電路輸出測試結(jié)果數(shù)據(jù)；以及BIST控制單元，其在測試模式下通過將控制數(shù)據(jù)、指令信號、測試模式數(shù)據(jù)和測試地址信號經(jīng)系統(tǒng)總線傳輸至BIST邏輯電路來測試IP模塊，并壓縮和存儲經(jīng)系統(tǒng)總線接收的測試結(jié)果數(shù)據(jù)。
2.如權(quán)利要求1所述的SOC，其中每個(gè)IP模塊還包括第一和第二組合電路，分別連接至BIST邏輯電路的輸入和輸出端；其中BIST邏輯電路執(zhí)行以下工作之一在正常模式下，將從第一組合電路接收的與SOC的正常操作相關(guān)的信號傳輸至第二組合電路，并將該信號輸出至系統(tǒng)總線；以及在測試模式下，響應(yīng)指令信號和測試地址信號而將測試模式數(shù)據(jù)輸出至第二組合電路，并將從第一組合電路接收的測試結(jié)果數(shù)據(jù)輸出至系統(tǒng)總線。
3.如權(quán)利要求1所述的SOC，其中測試地址信號包括第一測試地址信號和多個(gè)第二測試地址信號，其中，BIST邏輯電路包括總線接口裝置，其響應(yīng)第一測試地址信號和指令信號而產(chǎn)生寄存器控制信號，并響應(yīng)指令信號、多個(gè)第二測試地址信號、以及第一至第三測試控制信號而產(chǎn)生第一至第三選擇控制信號；以及控制寄存器，通過數(shù)據(jù)通路線連接至系統(tǒng)總線，其存儲經(jīng)數(shù)據(jù)通路線接收的控制數(shù)據(jù)，并響應(yīng)寄存器控制信號而基于所存儲的控制數(shù)據(jù)產(chǎn)生第一至第三測試控制信號。
4.如權(quán)利要求3所述的SOC，其中控制數(shù)據(jù)包括多個(gè)位，且控制寄存器基于控制數(shù)據(jù)的位值而執(zhí)行激活和禁止每個(gè)第一至第三測試控制信號的操作之一。
5.如權(quán)利要求3所述的SOC，其中總線接口裝置在第一測試控制信號被禁止時(shí)在正常模式下工作，而在第一測試控制信號被激活時(shí)在測試模式下工作。
6.如權(quán)利要求5所述的SOC，其中總線接口裝置在正常模式下僅產(chǎn)生第一和第三選擇控制信號。
7.如權(quán)利要求3所述的SOC，其中指令信號包括寫入指令信號和讀取指令信號，其中總線接口裝置響應(yīng)寫入指令信號、多個(gè)第二測試地址信號、以及第二和第三測試控制信號而產(chǎn)生第一和第二選擇控制信號。
8.如權(quán)利要求7所述的SOC，其中總線接口裝置在第二和第三測試控制信號被禁止時(shí)響應(yīng)多個(gè)第二測試地址信號而產(chǎn)生第一選擇控制信號，而在第二測試控制信號被禁止且第三測試控制信號被激活時(shí)響應(yīng)多個(gè)第二測試地址信號而產(chǎn)生第二選擇控制信號。
9.如權(quán)利要求3所述的SOC，其中總線接口裝置在第二測試控制信號被激活時(shí)激活第三選擇控制信號，而在第二測試控制信號被禁止時(shí)禁止第三選擇控制信號。
10.如權(quán)利要求3所述的SOC，其中每個(gè)IP模塊還包括第一和第二組合電路，其中第一組合電路連接至BIST邏輯電路的輸入端而第二組合電路連接至BIST邏輯電路的輸出端，且測試結(jié)果數(shù)據(jù)包括第一測試結(jié)果數(shù)據(jù)和第二測試結(jié)果數(shù)據(jù)，其中BIST邏輯電路還包括第一選擇電路，通過數(shù)據(jù)通路線連接至系統(tǒng)總線，其響應(yīng)第一選擇控制信號而輸出經(jīng)數(shù)據(jù)通路線接收的測試模式數(shù)據(jù)，響應(yīng)第一測試控制信號和第三選擇控制信號而輸出從第一組合電路接收的第一測試結(jié)果數(shù)據(jù)；第二選擇電路，通過數(shù)據(jù)通路線連接至系統(tǒng)總線，其響應(yīng)第二選擇控制信號而輸出經(jīng)數(shù)據(jù)通路線接收的測試模式數(shù)據(jù)，響應(yīng)第一測試控制信號和第三選擇控制信號而輸出從第一組合電路接收的第二測試結(jié)果數(shù)據(jù)；第一存儲單元，其從第一選擇電路接收并存儲測試模式數(shù)據(jù)和第一測試結(jié)果數(shù)據(jù)之一，并輸出所存儲的數(shù)據(jù)；第二存儲單元，其從第二選擇電路接收并存儲測試模式數(shù)據(jù)和第二測試結(jié)果數(shù)據(jù)之一，并輸出所存儲的數(shù)據(jù)；以及輸出選擇電路，其從第一和第二存儲單元接收第一和第二測試結(jié)果數(shù)據(jù)，并響應(yīng)第二測試地址信號和第三測試控制信號而選擇第一和第二測試結(jié)果數(shù)據(jù)之一輸出至系統(tǒng)總線作為測試結(jié)果數(shù)據(jù)。
11.如權(quán)利要求10所述的SOC，其中當(dāng)?shù)谝粶y試控制信號被禁止時(shí)，第一選擇電路響應(yīng)從第一組合電路接收的第一正常選擇信號而輸出從第一組合電路接收的第一正常工作信號，第二選擇電路響應(yīng)從第一組合電路接收的第二正常選擇信號而輸出從第一組合電路接收的第二正常工作信號。
12.如權(quán)利要求10所述的SOC，其中當(dāng)?shù)谝粶y試控制信號被禁止時(shí)，第三測試控制信號保持被禁止。
13.如權(quán)利要求10所述的SOC，其中指令信號包括寫入指令信號和讀取指令信號，其中總線接口裝置將第一測試控制信號輸出至第一和第二選擇電路，并響應(yīng)讀取指令信號而將第二測試地址信號和第三測試控制信號輸出至輸出選擇電路。
14.如權(quán)利要求11所述的SOC，其中每個(gè)第一選擇電路包括第一多路復(fù)用器，響應(yīng)第一測試控制信號而選擇并輸出第一正常選擇信號和第三選擇控制信號之一；第二多路復(fù)用器，響應(yīng)第一多路復(fù)用器的輸出信號而輸出第一正常工作信號和與第一存儲單元相對應(yīng)的輸出信號之一；以及第三多路復(fù)用器，響應(yīng)第一選擇控制信號而輸出測試模式數(shù)據(jù)和第二多路復(fù)用器的輸出信號之一。
15.如權(quán)利要求11所述的SOC，其中每個(gè)第二選擇電路包括第一多路復(fù)用器，響應(yīng)第一測試控制信號而選擇并輸出第二正常選擇信號和第三選擇控制信號之一；第二多路復(fù)用器，響應(yīng)第一多路復(fù)用器的輸出信號而輸出第二正常工作信號和與第二存儲單元相對應(yīng)的輸出信號之一；以及第三多路復(fù)用器，響應(yīng)第二選擇控制信號而輸出測試模式數(shù)據(jù)和第二多路復(fù)用器的輸出信號之一。
16.如權(quán)利要求10所述的SOC，其中輸出選擇電路包括第一多路復(fù)用器，響應(yīng)第二測試地址信號而順序選擇和輸出第一測試結(jié)果數(shù)據(jù)；第二多路復(fù)用器，響應(yīng)第二測試地址信號而順序選擇和輸出第二測試結(jié)果數(shù)據(jù)；以及第三多路復(fù)用器，響應(yīng)第三測試控制信號而選擇第一多路復(fù)用器和第二多路復(fù)用器的輸出信號之一，并輸出所選擇的輸出信號作為測試結(jié)果。
17.如權(quán)利要求16所述的SOC，其中第三多路復(fù)用器在第三測試控制信號被禁止時(shí)輸出從第一多路復(fù)用器接收的第一測試結(jié)果數(shù)據(jù)作為測試結(jié)果數(shù)據(jù)，第三多路復(fù)用器在第三測試控制信號被激活時(shí)輸出從第二多路復(fù)用器接收的第二測試結(jié)果數(shù)據(jù)作為測試結(jié)果數(shù)據(jù)。
18.如權(quán)利要求1所述的SOC，其中BIST控制單元包括序列發(fā)生器，在測試模式下響應(yīng)時(shí)鐘信號而將指令信號經(jīng)系統(tǒng)總線傳輸至一個(gè)IP模塊，并產(chǎn)生第一至第三序列控制信號；地址發(fā)生器，響應(yīng)時(shí)鐘信號和第一序列控制信號而產(chǎn)生測試地址信號，并將測試地址信號輸出至系統(tǒng)總線；模式發(fā)生器，響應(yīng)時(shí)鐘信號和第二序列控制信號而產(chǎn)生控制數(shù)據(jù)和測試模式數(shù)據(jù)，并將控制數(shù)據(jù)和測試模式數(shù)據(jù)輸出至系統(tǒng)總線；以及結(jié)果壓縮器，響應(yīng)時(shí)鐘信號和第三序列控制信號而壓縮并存儲經(jīng)系統(tǒng)總線接收的測試結(jié)果數(shù)據(jù)。
19.一種具有內(nèi)建自檢(BIST)電路的片載系統(tǒng)(SOC)的自檢方法，該方法包括經(jīng)BIST邏輯電路向第一組合電路輸入測試模式數(shù)據(jù)；在BIST邏輯電路內(nèi)的存儲單元中存儲從第二組合電路輸出的測試結(jié)果數(shù)據(jù)；讀取存儲在存儲單元中的測試結(jié)果數(shù)據(jù)；以及壓縮并存儲所讀取的測試結(jié)果數(shù)據(jù)。
20.如權(quán)利要求19所述的方法，其中BIST邏輯電路、以及第一和第二組合電路包括在一個(gè)知識產(chǎn)權(quán)(IP)模塊中。
21.如權(quán)利要求19所述的方法，還包括在壓縮并存儲所讀取的測試結(jié)果數(shù)據(jù)后存在另外的測試模式數(shù)據(jù)時(shí)，通過壓縮并存儲所讀取的測試結(jié)果數(shù)據(jù)而重復(fù)輸入測試模式數(shù)據(jù)的步驟。
22.如權(quán)利要求19所述的方法，其中每個(gè)存儲單元包括第一存儲單元和第二存儲單元，其中輸入測試模式數(shù)據(jù)的步驟包括在BIST邏輯電路內(nèi)的控制寄存器中寫入具有第一設(shè)定值的控制數(shù)據(jù)；在第一存儲單元中寫入測試模式數(shù)據(jù)；在控制寄存器內(nèi)寫入具有第二設(shè)定值的控制數(shù)據(jù)；在第二存儲單元中寫入測試模式數(shù)據(jù)；以及當(dāng)在第二存儲單元中的最后一個(gè)第二存儲單元內(nèi)寫入了測試模式數(shù)據(jù)時(shí)，在控制寄存器中寫入具有第三設(shè)定值的控制數(shù)據(jù)。
23.如權(quán)利要求19所述的方法，其中每個(gè)存儲單元包括第一存儲單元和第二存儲單元，而測試結(jié)果數(shù)據(jù)包括第一測試結(jié)果數(shù)據(jù)和第二測試結(jié)果數(shù)據(jù)，其中讀取測試結(jié)果數(shù)據(jù)的步驟包括在BIST邏輯電路內(nèi)的控制寄存器中寫入具有第一設(shè)定值的控制數(shù)據(jù)；從第一存儲單元讀取第一測試結(jié)果數(shù)據(jù)；在控制寄存器內(nèi)寫入具有第二設(shè)定值的控制數(shù)據(jù)；以及從第二存儲單元讀取第二測試結(jié)果數(shù)據(jù)。
全文摘要
提供了一種具有內(nèi)建自檢(BIST)電路的片載系統(tǒng)(SOC)及該SOC的自檢方法。該具有BIST電路的SOC包括具有BIST邏輯電路和BIST控制單元的知識產(chǎn)權(quán)(IP)模塊。BIST邏輯電路響應(yīng)經(jīng)系統(tǒng)總線接收的控制數(shù)據(jù)而在正常模式或測試模式下工作，并在測試模式下輸出測試結(jié)果數(shù)據(jù)。在測試模式下，BIST控制單元通過將控制數(shù)據(jù)、指令信號、測試模式數(shù)據(jù)和測試地址信號經(jīng)系統(tǒng)總線傳輸至BIST邏輯電路來測試IP模塊，并壓縮和存儲經(jīng)系統(tǒng)總線接收的測試結(jié)果數(shù)據(jù)。
文檔編號H01L27/04GK1661388SQ20051005252
公開日2005年8月31日 申請日期2005年2月28日 優(yōu)先權(quán)日2004年2月26日
發(fā)明者辛宗哲, 金鐘鎬, 羅海英, 曹奇源 申請人:三星電子株式會社