專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地，涉及一種包括側(cè)壁絕緣膜的半導(dǎo)體器件及其制造方法，該側(cè)壁絕緣膜形成于柵電極的側(cè)壁上。
背景技術(shù)：
隨著半導(dǎo)體器件的集成度和速度的增長，如MOS晶體管等器件的納米化迅速地發(fā)展。特別是柵電極不僅被形成為納米大小，而且相對于相鄰柵電極具有小的間隙。
例如，日本公開的待審專利申請?zhí)朒ei 07-307465(1995)中公開了本發(fā)明的背景技術(shù)。
然而，當(dāng)相鄰柵電極之間的間隙較小時，該間隙常常填充有形成側(cè)壁絕緣膜的絕緣膜。這使得為了形成構(gòu)成源/漏極擴(kuò)散層的雜質(zhì)擴(kuò)散區(qū)域而進(jìn)行的離子注入變得困難。
另一方面，形成太薄的側(cè)壁絕緣膜會使得源極擴(kuò)散層和漏極擴(kuò)散層之間的距離太小，這會使MOS晶體管的特性惡化，并且進(jìn)一步使操作本身變得困難。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件出于半導(dǎo)體器件高集成度的目的，在相鄰柵電極之間具有小的間隙，但是允許無誤地形成側(cè)壁絕緣膜，同時抑制特性的惡化。
按照本發(fā)明的一方案，提供一種半導(dǎo)體器件，包括柵電極，形成于半導(dǎo)體襯底上方，其間形成有柵極絕緣膜；源/漏極擴(kuò)散層，形成于該柵電極兩側(cè)的硅襯底中；以及側(cè)壁絕緣膜，包括裙?fàn)畹谝唤^緣膜和第二絕緣膜，該裙?fàn)畹谝唤^緣膜形成于該柵電極側(cè)壁的下部上，該第二絕緣膜形成于該柵電極側(cè)壁未被該第一絕緣膜覆蓋的露出部分上和該第一絕緣膜的側(cè)表面上。
按照本發(fā)明的另一方案，提供一種用于制造半導(dǎo)體器件的方法，包括以下步驟在半導(dǎo)體襯底上方形成柵電極，其間形成有柵極絕緣膜；以該柵電極作為掩膜，將攙雜雜質(zhì)注入到該半導(dǎo)體襯底中，以在該柵電極兩側(cè)的半導(dǎo)體襯底中形成第一雜質(zhì)擴(kuò)散區(qū)域；在該半導(dǎo)體襯底上方沉積第一絕緣膜，并各向異性地蝕刻該第一絕緣膜，以在該柵電極的側(cè)壁上形成該第一絕緣膜；以該柵電極和該第一絕緣膜作為掩膜，將攙雜雜質(zhì)注入到該半導(dǎo)體襯底中，以在該柵電極兩側(cè)的半導(dǎo)體襯底中形成第二雜質(zhì)擴(kuò)散區(qū)域；部分去除該第一絕緣膜，留下該柵電極側(cè)壁下側(cè)部分處的該第一絕緣膜；以及在該半導(dǎo)體襯底上方沉積第二絕緣膜，并各向異性地蝕刻該第二絕緣膜，以在柵電極側(cè)壁未被該第一絕緣膜覆蓋的露出部分上和該第一絕緣膜的側(cè)表面上形成該第二絕緣膜。
按照本發(fā)明，形成于柵電極側(cè)壁上的偏移側(cè)壁絕緣膜被去除，柵電極側(cè)壁的下端部分處被留下，由此形成裙?fàn)罱^緣膜，該裙?fàn)罱^緣膜覆蓋與柵電極更接近的源/漏極擴(kuò)散層末端，并且該側(cè)壁絕緣膜被形成于柵電極側(cè)壁未被裙?fàn)罱^緣膜覆蓋的露出部分上和裙?fàn)罱^緣膜的側(cè)表面上，由此即使相鄰柵電極之間的間隙較小時，在防止特性惡化的同時仍可無誤地以所需膜厚度形成側(cè)壁絕緣膜。


圖1A-1D是按照本發(fā)明的半導(dǎo)體器件在其制造方法的步驟中的剖面圖，其說明了本發(fā)明的原理；圖2A-2B是對于NMOS晶體管在去除偏移側(cè)壁絕緣膜的時間周期和晶體管特性之間的關(guān)系曲線；圖3A-3B是對于PMOS晶體管在去除偏移側(cè)壁絕緣膜的時間周期和晶體管特性之間的關(guān)系曲線；圖4是去除偏移側(cè)壁絕緣膜的時間周期和疊加電容之間的關(guān)系曲線；圖5是本發(fā)明的裙?fàn)罱^緣膜的剖面圖；圖6是按照本發(fā)明第一實施例的半導(dǎo)體器件的剖面圖，其示出了該器件的結(jié)構(gòu)；
圖7是按照本發(fā)明第一實施例的半導(dǎo)體器件的放大剖面圖，其示出了該器件的結(jié)構(gòu)；圖8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B是按照本發(fā)明第一實施例的半導(dǎo)體器件在其制造方法的步驟中的剖面圖，其示出了該方法；圖20A-20B是按照本發(fā)明第一實施例改型的半導(dǎo)體器件的放大剖面圖，其示出了該器件的結(jié)構(gòu)。
圖21是按照本發(fā)明第二實施例的半導(dǎo)體器件的剖面圖，其示出了該器件的結(jié)構(gòu)；圖22是按照本發(fā)明第二實施例的半導(dǎo)體器件的放大剖面圖，其示出了該器件的結(jié)構(gòu)；圖23A-23B是按照本發(fā)明第二實施例的半導(dǎo)體器件在其制造方法的步驟中的剖面圖，其示出了該方法。
圖24A-24B是按照本發(fā)明第二實施例改型的半導(dǎo)體器件的放大剖面圖，其示出了該器件的結(jié)構(gòu)。
具體實施例方式近來，出于改善MOS晶體管特性的目的，在形成源/漏極擴(kuò)散層的雜質(zhì)擴(kuò)散區(qū)域中設(shè)置一偏移(offset)。在這種情況下，多個側(cè)壁絕緣膜被形成于柵電極的側(cè)壁上，在各側(cè)壁絕緣膜已被形成之后，通過與上面形成有側(cè)壁絕緣膜的柵電極進(jìn)行自對準(zhǔn)，以離子注入適當(dāng)?shù)匦纬呻s質(zhì)擴(kuò)散區(qū)域。
然而，當(dāng)多個側(cè)壁絕緣膜被簡單形成時，有這樣的風(fēng)險當(dāng)相鄰柵電極之間的間隙較小時，相鄰柵電極之間的間隙可能填充有絕緣膜。具體而言，例如約30nm寬、約100nm高的柵電極以200nm間距形成，相鄰柵電極的側(cè)壁之間的間隙是170nm，相鄰柵電極之間的間隙可能填充有絕緣膜。當(dāng)相鄰柵電極之間的間隙填充有絕緣膜時，使得用于形成雜質(zhì)擴(kuò)散區(qū)域的離子注入變得困難。
另一方面，當(dāng)側(cè)壁絕緣膜的膜厚太小時，源極擴(kuò)散層和漏極擴(kuò)散層之間的距離太小，這會使MOS晶體管的特性惡化，并且進(jìn)一步使操作本身變得困難。
本申請的發(fā)明人孜孜以求并獲得了這樣的想法，即在通過與側(cè)壁絕緣膜進(jìn)行自對準(zhǔn)已經(jīng)形成雜質(zhì)擴(kuò)散區(qū)域之后，去除側(cè)壁絕緣膜，并留下其下端部分，再次形成側(cè)壁絕緣膜，由此可形成所需膜厚的側(cè)壁絕緣膜，同時保持相鄰電極之間的間隙不會填充絕緣膜。
下面參照圖1A-1D、2A-2B、3A-3B、4和5來說明用于制造按照本發(fā)明的半導(dǎo)體器件的方法原理。
圖1A-1D是按照本發(fā)明的半導(dǎo)體器件在其制造方法步驟中的剖視圖，其說明了本發(fā)明的原理。圖1A至1D左側(cè)上的剖視圖是NMOS晶體管在制造半導(dǎo)體器件的方法步驟中的剖視圖，而圖1A至1D右側(cè)上的剖視圖是PMOS晶體管在制造半導(dǎo)體器件的方法步驟中的剖視圖。
首先，例如氧化硅膜的偏移側(cè)壁絕緣膜16被形成于柵電極14的側(cè)壁上，該柵電極14形成于硅襯底10上方，并且二者之間形成有柵極絕緣膜12。
然后，對于NMOS晶體管，例如以柵電極14和偏移側(cè)壁絕緣膜16作為掩膜，通過離子注入，在柵電極14兩側(cè)上，將攙雜雜質(zhì)注入到硅襯底10之中。由此，形成窄的n型第一雜質(zhì)擴(kuò)散區(qū)域18n，其構(gòu)成了延伸源/漏極結(jié)構(gòu)的延伸區(qū)域。
對于PMOS晶體管，例如以柵電極14和偏移側(cè)壁絕緣膜16作為掩膜，通過離子注入，在柵電極14兩側(cè)上，將攙雜雜質(zhì)注入到硅襯底10之中。由此，形成窄的p型第一雜質(zhì)擴(kuò)散區(qū)域18p，其構(gòu)成了延伸源/漏極結(jié)構(gòu)的延伸區(qū)域(見圖1A)。
接著，例如氧化硅膜的偏移側(cè)壁絕緣膜20被進(jìn)一步形成于柵電極14的側(cè)壁上，且該柵電極14上形成有偏移側(cè)壁絕緣膜16。
接著，對于NMOS晶體管，以柵電極14和偏移側(cè)壁絕緣膜16、20作為掩膜，在其上形成有偏移側(cè)壁絕緣膜16、20的柵電極14兩側(cè)，通過例如離子注入，將攙雜雜質(zhì)注入到硅襯底10之中。由此，形成比第一雜質(zhì)擴(kuò)散區(qū)域18n更深的n型雜質(zhì)第二擴(kuò)散區(qū)域22n。
對于PMOS晶體管，以柵電極14和偏移側(cè)壁絕緣膜16、20作為掩膜，在其上形成有偏移側(cè)壁絕緣膜16、20的柵電極14兩側(cè)，通過例如離子注入，將攙雜雜質(zhì)注入到硅襯底10之中。由此，形成比第一雜質(zhì)擴(kuò)散區(qū)域18p更深的p型雜質(zhì)第二擴(kuò)散區(qū)域22p(見圖1B)。
然后，偏移側(cè)壁絕緣膜16、20從柵電極14上端被部分地去除。由此，部分留下的偏移側(cè)壁絕緣膜16、20的裙?fàn)罱^緣膜24被形成于柵電極14側(cè)壁的下側(cè)部分和柵極絕緣膜12的側(cè)端上(圖1C)。
然后，將說明通過濕蝕刻來部分去除偏移側(cè)壁絕緣膜16、20以形成裙?fàn)罱^緣膜24時所用的條件和晶體管特性之間的關(guān)系。
圖2A-2B是對于NMOS晶體管的曲線。圖2A是柵極長度Lg和閾值電壓Vth之間測量的關(guān)系曲線。圖2B是晶體管的ON狀態(tài)電流Ion和OFF狀態(tài)電流Ioff之間測量的關(guān)系曲線。柵極長度Lg是通過掃描電子顯微鏡來測量的。在圖2A-2B的曲線中，繪出了未去除偏移側(cè)壁絕緣膜16、20的基準(zhǔn)情況和濕蝕刻去除的時間周期是38N、41N、45N的情況?；鶞?zhǔn)情況由◆標(biāo)記表示，38N去除時間周期的情況由■標(biāo)記表示。42N去除時間周期的情況由△標(biāo)記表示，以及45N去除時間周期的情況由×標(biāo)記表示。去除時間周期38N、41N和45N是相對的時間周期，并且其外形越大，去除時間周期越長。
圖3A-3B是對于PMOS晶體管的曲線。圖3A是柵極長度Lg和閾值電壓Vth之間測量的關(guān)系曲線。圖3B是晶體管的ON狀態(tài)電流Ion和OFF狀態(tài)電流Ioff之間測量的關(guān)系曲線。柵極長度Lg是通過掃描電子顯微鏡來測量的。與圖2A-2B的曲線中一樣，在圖3A-3B的曲線中，繪出了未去除偏移側(cè)壁絕緣膜16、20的基準(zhǔn)情況和濕蝕刻去除的時間周期是38N、41N、45N的情況?；鶞?zhǔn)情況由◆標(biāo)記表示，38N去除時間周期的情況由■標(biāo)記表示。42N去除時間周期的情況由△標(biāo)記表示，45N去除時間周期的情況由×標(biāo)記表示。
在NMOS晶體管中，如圖2A的曲線中所示，柵極長度Lg和閾值電壓Vth之間的關(guān)系隨偏移側(cè)壁絕緣膜16、20的蝕刻時間周期而變化。
同時，在NMOS晶體管中，如圖2B的曲線所示，偏移側(cè)壁絕緣膜16、20的蝕刻時間周期越長，則對于相同的OFF狀態(tài)電流IoffON狀態(tài)電流Ion越小。
另一方面，如圖3A-3B的曲線所示，即使當(dāng)偏移側(cè)壁絕緣膜16、20的蝕刻時間周期變化時，電特性基本無改變。
圖4是NMOS晶體管的柵電極14和源/漏極擴(kuò)散層之間疊加電容Cov的曲線，其是以濕蝕刻偏移側(cè)壁絕緣膜16、20的不同去除時間周期來測量的，是關(guān)于去除時間周期來繪出的。與圖2A-2B和3A-3B中一樣，在圖4中，未去除偏移側(cè)壁絕緣膜16、20的基準(zhǔn)情況由◆標(biāo)記表示，38N去除時間周期的情況由■標(biāo)記表示，42N去除時間周期的情況由△標(biāo)記表示，以及45N去除時間周期的情況由×標(biāo)記表示。
如圖4中明顯可見，隨著濕蝕刻偏移側(cè)壁絕緣膜16、20的時間周期越長，則疊加電容Cov越小。
如上所述，取決于濕蝕刻側(cè)壁絕緣膜16、20的時間周期，NMOS晶體管電特性在很大程度上變化并惡化。這反映了這樣的現(xiàn)象，即形成NMOS晶體管源/漏極擴(kuò)散層的雜質(zhì)擴(kuò)散區(qū)域的表面部分(圖1C虛線橢圓所封閉的區(qū)域)中的攙雜雜質(zhì)濃度被濕蝕刻降低。
另一方面，本申請的發(fā)明人已確認(rèn)，在NMOS晶體管和PMOS晶體管中，即使在去除偏移側(cè)壁絕緣膜16、20的時間周期改變時，源/漏極擴(kuò)散層的電阻值仍基本不變。
考慮到源/漏極擴(kuò)散層的電阻值基本不變，圖2A-2B和圖4中所示NMOS晶體管電特性的改變和惡化，將歸因于由濕蝕刻造成的攙雜雜質(zhì)濃度的降低，特別是在與柵電極更接近的第一雜質(zhì)擴(kuò)散區(qū)域18n末端處。
因此，如果與柵電極14更接近的第一雜質(zhì)擴(kuò)散區(qū)域18n末端在濕蝕刻周期受到保護(hù)，則NMOS晶體管電特性的改變和惡化可得到抑制。具體而言，留下了偏移側(cè)壁絕緣膜16、20，覆蓋與柵電極14更接近的第一雜質(zhì)擴(kuò)散區(qū)域18n末端，即形成裙?fàn)罱^緣膜24，覆蓋與柵電極14更接近的第一雜質(zhì)擴(kuò)散區(qū)域18n末端，由此NMOS晶體管電特性的改變和惡化可得到抑制。
然后，在本發(fā)明中，通過濕蝕刻來部分去除偏移側(cè)壁絕緣膜16、20時所用的條件被這樣設(shè)定，如圖5所示，裙?fàn)罱^緣膜24覆蓋與柵電極14更接近的第一雜質(zhì)擴(kuò)散區(qū)域18n、18p末端。由此，裙?fàn)罱^緣膜24可通過部分去除側(cè)壁絕緣膜16、20來形成，同時由濕蝕刻引起的攙雜雜質(zhì)減少所造成的晶體管特性惡化得到抑制。
為了抑制NMOS晶體管的ON狀態(tài)電流Ion減少，去除時間周期可被設(shè)定為例如38N，除38N之外。
此外，為了抑制NMOS晶體管的疊加電容Cov減少，去除時間周期可被設(shè)定為例如約20N(與圖4中點劃線所封閉的區(qū)域相對應(yīng)的時間周期)。
在這樣形成裙?fàn)罱^緣膜24之后，例如氮氧化硅膜的側(cè)壁絕緣膜26被形成于柵電極14側(cè)壁未被裙?fàn)罱^緣膜24覆蓋的露出部分上和裙?fàn)罱^緣膜24的側(cè)表面上。
這里，在本發(fā)明中，偏移側(cè)壁絕緣膜16、20從上部被部分去除，并且裙?fàn)罱^緣膜24僅被形成于柵電極14側(cè)壁上的下側(cè)部分處。因此，即使當(dāng)相鄰柵電極14之間的間隙較小時，側(cè)壁絕緣膜仍能夠確實形成為所需膜厚，不讓間隙填充有絕緣膜。
然后，對于NMOS晶體管，以柵電極14和側(cè)壁絕緣膜26作為掩膜，在側(cè)壁上形成有側(cè)壁絕緣膜26的柵電極14兩側(cè)，通過例如離子注入，將攙雜雜質(zhì)注入到硅襯底10之中。由此，形成比第二雜質(zhì)擴(kuò)散區(qū)域22n更深的n型第三雜質(zhì)擴(kuò)散區(qū)域28n。
由此，對于NMOS晶體管，形成第一雜質(zhì)擴(kuò)散區(qū)域18n、第二雜質(zhì)擴(kuò)散區(qū)域22n和第三雜質(zhì)擴(kuò)散區(qū)域28n的延伸源/漏極結(jié)構(gòu)的源/漏極擴(kuò)散層30n。
然后，對于PMOS晶體管，以柵電極14和側(cè)壁絕緣膜26作為掩膜，在側(cè)壁上形成有側(cè)壁絕緣膜26的柵電極14兩側(cè)，通過例如離子注入，將攙雜雜質(zhì)注入到硅襯底10之中。由此，形成比第二雜質(zhì)擴(kuò)散區(qū)域22p更深的p型第三雜質(zhì)擴(kuò)散區(qū)域28p。
由此，對于PMOS晶體管，形成第一雜質(zhì)擴(kuò)散區(qū)域18p、第二雜質(zhì)擴(kuò)散區(qū)域22p和第三雜質(zhì)擴(kuò)散區(qū)域28p的延伸源/漏極結(jié)構(gòu)的源/漏極擴(kuò)散層30p(見圖1D)。
如上所述，按照本發(fā)明，偏移側(cè)壁絕緣膜16、20從上端被部分去除，由此在柵電極14側(cè)壁的下側(cè)部分和柵極絕緣膜12的側(cè)端上形成裙?fàn)罱^緣膜24，覆蓋第一雜質(zhì)擴(kuò)散區(qū)域18n、18p中的柵電極14側(cè)面，然后形成側(cè)壁絕緣膜26。由此，即使當(dāng)相鄰柵電極14之間的間隙較小時，側(cè)壁絕緣膜26仍能確實形成為所需膜厚，不讓相鄰柵電極之間的間隙填充有絕緣膜，抑制了晶體管特性的惡化。
按照本發(fā)明第一實施例的半導(dǎo)體器件及其制造方法將參照圖6、7、8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B來說明。圖6是按照本實施例的半導(dǎo)體器件的剖面圖，其示出了該器件的結(jié)構(gòu)。圖7是按照本實施例的半導(dǎo)體器件的放大圖，其示出了該器件的結(jié)構(gòu)。圖8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B是按照本實施例的半導(dǎo)體器件在其制造方法的步驟中的剖面圖，其示出了該方法。
首先，按照本實施例的半導(dǎo)體器件的結(jié)構(gòu)將參照圖6和7來說明。
如圖6所示，溝槽34被形成于硅襯底32中。氧化硅膜36被形成于溝槽34的側(cè)表面和底表面上。器件隔離膜36被掩埋于溝槽34中，該溝槽34側(cè)表面和底表面上形成有氧化硅膜36。器件隔離膜38限定了器件區(qū)域40a、40b。
P阱42被形成于器件區(qū)域40a中的硅襯底32中。N阱44被形成于器件區(qū)域40b中的硅襯底32中。
NMOS晶體管46n被形成于器件區(qū)域40a中。PMOS晶體管46p被形成于器件區(qū)域40b中。
首先，將說明器件區(qū)域40a中形成的NMOS晶體管46n。
在器件區(qū)域40a中形成的硅襯底32上，形成多晶硅膜的柵電極50并具有柵極絕緣膜48形成于其間。金屬硅化膜52a被形成于柵電極50上。
在柵電極50兩側(cè)的硅襯底32中，形成窄的n型第一雜質(zhì)擴(kuò)散區(qū)域54n，其構(gòu)成延伸源/漏極結(jié)構(gòu)的延伸區(qū)域。P型袋(pocket)區(qū)域56p被形成于第一雜質(zhì)擴(kuò)散區(qū)域54n底部之下，鄰近于第一雜質(zhì)擴(kuò)散區(qū)域54n。
氧化硅膜的裙?fàn)罱^緣膜58被形成于柵電極50側(cè)壁的下側(cè)部分和柵極絕緣膜48的側(cè)端上。裙?fàn)罱^緣膜58覆蓋與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54n末端。
氮氧化硅膜的側(cè)壁絕緣膜60被形成于柵電極50側(cè)壁未被裙?fàn)罱^緣膜58覆蓋的露出部分上和裙?fàn)罱^緣膜58的側(cè)表面上。
在其上形成有側(cè)壁絕緣膜60的柵電極50兩側(cè)的硅襯底32中，形成比第一雜質(zhì)擴(kuò)散區(qū)域54n更深的n型第二雜質(zhì)擴(kuò)散區(qū)域62n、比第二雜質(zhì)擴(kuò)散區(qū)域62n更深的n型第三雜質(zhì)擴(kuò)散區(qū)域64n。與柵電極50更接近的第二雜質(zhì)擴(kuò)散區(qū)域62n的末端延伸直至側(cè)壁絕緣膜60之下。與柵電極50更接近的第三雜質(zhì)擴(kuò)散區(qū)域64n的末端延伸直至側(cè)壁絕緣膜60的末端。
第一雜質(zhì)擴(kuò)散區(qū)域54n、第二雜質(zhì)擴(kuò)散區(qū)域62n和第三雜質(zhì)擴(kuò)散區(qū)域64n構(gòu)成了延伸源/漏極結(jié)構(gòu)的源/漏極擴(kuò)散層66n。與柵電極50更接近的源/漏極擴(kuò)散層66n的末端，即與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54n的末端，如上所述，被裙?fàn)罱^緣膜58覆蓋。
在其上形成有側(cè)壁絕緣膜60的柵電極50兩側(cè)上，在源/漏極擴(kuò)散層66n上形成金屬硅化膜52b。
由此，包含柵電極50和源/漏極擴(kuò)散層66n的NMOS晶體管46n被形成于器件區(qū)域40a中。
接著，將說明器件區(qū)域40b中形成的PMOS晶體管46p。
在器件區(qū)域40b中的硅襯底32上，形成多晶硅膜的柵電極50，并具有氧化硅的柵極絕緣膜48形成于其間。金屬硅化膜52a被形成于柵電極50上。
在柵電極50兩側(cè)的硅襯底32中，形成窄的p型第一雜質(zhì)擴(kuò)散區(qū)域54p，其構(gòu)成了延伸源/漏極結(jié)構(gòu)的延伸區(qū)域。N型袋(pocket)區(qū)域56n被形成于第一雜質(zhì)擴(kuò)散區(qū)域54p底部之下，鄰近于第一雜質(zhì)擴(kuò)散區(qū)域54p。
氧化硅膜的裙?fàn)罱^緣膜58被形成于柵電極50側(cè)壁的下側(cè)部分和柵極絕緣膜48的側(cè)端上。裙?fàn)罱^緣膜58覆蓋與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54p末端。
氮氧化硅膜的側(cè)壁絕緣膜60被形成于柵電極50側(cè)壁未被裙?fàn)罱^緣膜58覆蓋的露出部分上和裙?fàn)罱^緣膜58的側(cè)表面上。
在其上形成有側(cè)壁絕緣膜60的柵電極50兩側(cè)的硅襯底32中形成比第一雜質(zhì)擴(kuò)散區(qū)域54p更深的p型第二雜質(zhì)擴(kuò)散區(qū)域62p、比第二雜質(zhì)擴(kuò)散區(qū)域62p更深的p型第三雜質(zhì)擴(kuò)散區(qū)域64p。與柵電極50更接近的第二雜質(zhì)擴(kuò)散區(qū)域62p的末端延伸直至側(cè)壁絕緣膜60之下。與柵電極50更接近的第三雜質(zhì)擴(kuò)散區(qū)域64p的末端延伸直至側(cè)壁絕緣膜60的末端。
第一雜質(zhì)擴(kuò)散區(qū)域54p、第二雜質(zhì)擴(kuò)散區(qū)域62p和第三雜質(zhì)擴(kuò)散區(qū)域64p構(gòu)成了延伸源/漏極結(jié)構(gòu)的源/漏極擴(kuò)散層66p。與柵電極50更接近的源/漏極擴(kuò)散層66p的末端，即與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54p的末端，如上所述，被裙?fàn)罱^緣膜58覆蓋。
在其上形成有側(cè)壁絕緣膜60的柵電極50兩側(cè)的源/漏極擴(kuò)散層66p上形成金屬硅化膜52b。
由此，包含柵電極50和源/漏極擴(kuò)散層66p的PMOS晶體管46p被形成于器件區(qū)域40b中。
圖7是按照本實施例的半導(dǎo)體器件的柵電極50及其外圍的放大剖面圖。在圖7中，舉例說明了NMOS晶體管46n，省略了金屬硅化膜52a、52b。
如圖所示，裙?fàn)罱^緣膜58被形成于柵電極50側(cè)壁的下部和柵極絕緣膜48的側(cè)端上。裙?fàn)罱^緣膜58覆蓋與柵電極50更接近的、構(gòu)成源/漏極擴(kuò)散層66n的第一雜質(zhì)擴(kuò)散區(qū)域54n末端。裙?fàn)罱^緣膜58的側(cè)表面例如向內(nèi)凸起。
在PMOS晶體管46p的柵電極40上形成的裙?fàn)罱^緣膜58與圖7中所示的NMOS晶體管相同。
如上所述，按照本實施例的半導(dǎo)體器件的主要特征在于在柵電極50側(cè)壁的下部和柵極絕緣膜48的側(cè)端上，形成了裙?fàn)罱^緣膜58，其覆蓋與柵電極更接近的、構(gòu)成源/漏極擴(kuò)散層66n、66p的第一雜質(zhì)區(qū)域54n、54p末端。
如下文所述，通過部分濕蝕刻掉偏移側(cè)壁絕緣膜形成裙?fàn)罱^緣膜58，該偏移絕緣膜在用于形成第一雜質(zhì)擴(kuò)散區(qū)域54n、54p和第二雜質(zhì)擴(kuò)散區(qū)域62n、62p的離子注入中被用作掩膜。因而，即使相鄰柵電極50之間的間隙較小時，仍然能夠確實以所需膜厚度形成側(cè)壁絕緣膜60，不讓相鄰柵電極之間的間隙填充有絕緣膜60。因此，柵電極50和源/漏極擴(kuò)散層66n、66p之間的漏電流可被充分抑制。
由于裙?fàn)罱^緣膜58被形成為覆蓋與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54n、54p的末端，因此能夠抑制用于形成裙?fàn)罱^緣膜58的濕蝕刻所造成的晶體管特性惡化。
由于在柵電極50的下部和柵極絕緣膜48的側(cè)端上形成介電常數(shù)為3.9的氧化硅膜作為裙?fàn)罱^緣膜58，所以利用高介電常數(shù)的絕緣膜，比如氮化硅膜、氧氮化硅等，可減少邊緣(fringe)電容。
接著，參照圖8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B和19A-19B，將說明制造按照本實施例的半導(dǎo)體器件的方法。
首先，通過例如熱氧化在硅襯底32上形成例如10nm厚的氧化硅膜68。
接著，在氧化硅膜68上，通過例如CVD(化學(xué)氣相沉積)，沉積例如100-150nm厚的氮化硅膜70。
然后，通過光刻，在氮化硅膜70上形成光致抗蝕膜72，該光致抗蝕膜用于露出將形成器件隔離膜38的區(qū)域并覆蓋其他區(qū)域。
然后，以光致抗蝕膜72作為掩膜，蝕刻氮化硅膜70。由此，在氮化硅膜70中形成開口74。
接著，以光致抗蝕膜72和氮化硅膜70作為掩膜，蝕刻氧化硅膜68和硅襯底32。由此，在硅襯底32中形成例如500nm深的溝槽34(見圖8B)。
在已形成溝槽34之后，去除被用作掩膜的光致抗蝕膜72。
接著，通過例如熱氧化，在溝槽34的側(cè)表面和底表面上，形成例如10nm厚的氧化硅膜36(見圖9A)。
接著，通過例如高密度等離子體CVD，在整個表面上沉積例如500nm厚的氧化硅膜38(見圖9B)。
然后，通過例如CMP(化學(xué)機(jī)械拋光)，拋光氧化硅膜38，直至露出氮化硅膜的表面，由此去除氮化硅膜70上的氧化硅膜38(圖10A)。由此，平坦化氧化硅膜38，以氧化硅膜38填充溝槽34和開口74。在氧化硅膜38已被平坦化之后，可進(jìn)行熱處理，以使氧化硅膜38密度增加。在例如氮氣氣氛中并在例如1000℃的熱處理溫度下，進(jìn)行熱處理。
接著，通過利用例如熱磷酸進(jìn)行濕蝕刻，去除氮化硅膜70(見圖10B)。
由此，通過STI(淺溝槽隔離)形成在溝槽34中掩埋的氧化硅膜的器件隔離膜38，器件區(qū)域40a、40b由器件隔離膜38限定。為了限定器件區(qū)域40a、40b，可使用STI之外的各種方法。
然后，通過例如熱氧化，在硅襯底32表面上形成氧化硅膜的犧牲氧化膜76，在硅襯底32中通過例如離子注入，分別在器件區(qū)域40a和器件區(qū)域40b中形成P阱42和N阱44(見圖11A)。
然后，通過利用例如氫氟酸基化學(xué)液體進(jìn)行濕蝕刻，去除犧牲氧化膜76。
接著，通過例如熱氧化，在硅襯底32上形成例如2nm厚的氧化硅膜的柵極絕緣膜48。
接著，通過例如低壓CVD，在整個表面上形成例如100nm厚的多晶硅膜50。膜沉積溫度例如約為600℃。
然后，通過光刻，在多晶硅膜50上形成用于圖案化多晶硅膜50的光致抗蝕膜78(見圖12A)。
然后，以光致抗蝕膜78作為掩膜，干蝕刻多晶硅膜50，由此形成多晶硅膜的柵電極50。在柵電極50已被形成之后，去除被用作掩膜的光致抗蝕膜78(見圖12B)。
接著，通過例如CVD，在整個表面上沉積例如10nm厚的氧化硅膜80(見圖13A)。
然后，通過例如RIE(反應(yīng)離子蝕刻)，各向異性地蝕刻氧化硅膜80。由此，在柵電極50側(cè)壁上形成氧化硅膜的偏移側(cè)壁絕緣膜80(見圖13B)。
接著，通過光刻形成光致抗蝕膜82，其露出用于將在其中形成NMOS晶體管46n的器件區(qū)域40a并覆蓋其余區(qū)域。
接著，以柵電極50、偏移側(cè)壁絕緣膜80和光致抗蝕膜82作為掩膜，以例如3keV加速電壓和1.5×1015cm-2劑量注入例如砷離子(As+)。由此，形成n型第一雜質(zhì)擴(kuò)散區(qū)域54n，其構(gòu)成延伸源/漏極結(jié)構(gòu)的延伸區(qū)域。
接著，以柵電極50、偏移側(cè)壁絕緣膜80和光致抗蝕膜82作為掩膜，以例如7keV加速能量和4×1013cm-2劑量注入例如硼離子(B+)。由此，p型袋區(qū)域56p被形成于第一雜質(zhì)擴(kuò)散區(qū)域54n的底表面之下，鄰近于第一雜質(zhì)擴(kuò)散區(qū)域54n(見圖14A)?？勺⑷脬熾x子(In+)替代硼離子。
在第一雜質(zhì)擴(kuò)散區(qū)域54n和袋區(qū)域56p已被形成之后，去除被用作掩膜的光致抗蝕膜82。
然后，通過光刻形成光致抗蝕膜84，其露出用于將在其中形成PMOS晶體管46p的器件區(qū)域40b并覆蓋其余區(qū)域。
然后，以柵電極50、偏移側(cè)壁絕緣膜80和光致抗蝕膜84作為掩膜，以例如1keV加速能量和2×1015cm-2劑量下，注入例如硼離子。由此，形成淺p型第一雜質(zhì)擴(kuò)散區(qū)域54p，其構(gòu)成延伸源/漏極結(jié)構(gòu)的延伸區(qū)域?？勺⑷敕?BF2+)替代硼離子。
接著，以柵電極50、偏移側(cè)壁絕緣膜80和光致抗蝕膜84作為掩膜，以例如50keV加速能量和2×1013cm-2劑量注入例如砷離子。由此，n型袋區(qū)域56n被形成于第一雜質(zhì)擴(kuò)散區(qū)域54p的底表面之下，鄰近于第一雜質(zhì)擴(kuò)散區(qū)域54p(見圖14B)。可注入銻離子(Sb+)替代砷離子。
在第一雜質(zhì)擴(kuò)散區(qū)域54p和袋區(qū)域56n已被形成之后，去除被用作掩膜的光致抗蝕膜84。
接著，通過例如CVD，在整個表面上沉積例如20-40nm厚的氧化硅膜86(見圖15A)。
接著，通過例如RIE，各向異性地蝕刻氧化硅膜86。由此，氧化硅膜的偏移側(cè)壁絕緣膜86被進(jìn)一步形成于其上形成有偏移側(cè)壁絕緣膜80的柵電極50側(cè)壁上(見圖15B)。
接著，通過光刻形成光致抗蝕膜88，其露出用于將在其中形成NMOS晶體管46n的器件區(qū)域40a并覆蓋其余區(qū)域。
接著，以柵電極50、偏移側(cè)壁絕緣膜80、86和光致抗蝕膜88作為掩膜，以例如10keV加速電壓和2×1015cm-2劑量下，注入例如砷離子。由此，形成比第一雜質(zhì)區(qū)域54n更深的n型第二雜質(zhì)擴(kuò)散區(qū)域62n(見圖16A)?？勺⑷肓纂x子替代砷離子。
在第二雜質(zhì)擴(kuò)散區(qū)域62n已被形成之后，去除被用作掩膜的光致抗蝕膜88。
接著，通過光刻形成光致抗蝕膜90，其露出用于將在其中形成器件區(qū)域40b的器件區(qū)域40b并覆蓋其余區(qū)域。
接著，以柵電極50、偏移側(cè)壁絕緣膜80、86和光致抗蝕膜90作為掩膜，以例如1keV加速能量和2×1015cm-2劑量注入例如硼離子。由此，形成比第一雜質(zhì)擴(kuò)散區(qū)域54p更深的p型第二雜質(zhì)擴(kuò)散區(qū)域62p(見圖16B)。可注入氟化硼離子替代硼離子。
在第二雜質(zhì)擴(kuò)散區(qū)域62p已被形成之后，去除被用作掩膜的光致抗蝕膜90。
接著，通過利用例如氫氟酸基化學(xué)液體進(jìn)行濕蝕刻，偏移側(cè)壁絕緣膜80、88被去除，柵電極50側(cè)壁的下部分處和柵極絕緣膜48的側(cè)端處被留下。由此，形成氧化硅膜的裙?fàn)罱^緣膜58，其覆蓋與柵電極更接近的第一雜質(zhì)擴(kuò)散區(qū)域54n、54p末端(見圖17A)。
在裙?fàn)罱^緣膜58已被形成之后，可進(jìn)行離子注入，用于補償已被形成裙?fàn)罱^緣膜58所進(jìn)行的濕蝕刻減少的硅襯底32表面中的攙雜雜質(zhì)。在這種情況下，通過光刻形成光致抗蝕膜(未示出)，其露出器件區(qū)域40a并覆蓋其余區(qū)域；然后，以光致抗蝕膜和柵電極50作為掩膜，注入例如砷離子。在離子注入之后，去除被用作掩膜的光致抗蝕膜。以相同方式，通過光刻形成光致抗蝕膜(未示出)，其露出器件區(qū)域40b并覆蓋其余區(qū)域；然后以光致抗蝕膜和柵電極50作為掩膜，注入例如硼離子。在離子注入之后，去除被用作掩膜的光致抗蝕膜。
接著，通過例如CVD，在整個表面上沉積例如80-100nm厚的氮氧化硅膜60(見圖17B)。
然后，通過例如RIE，各向異性地蝕刻氮氧化硅膜60。由此，氮氧化硅膜的側(cè)壁絕緣膜60被形成于柵電極側(cè)壁未被裙?fàn)罱^緣膜58覆蓋的露出部分上和裙?fàn)罱^緣膜58的側(cè)表面上(見圖18A)。
這里，偏移側(cè)壁絕緣膜80、86從其上端被部分去除，僅有裙?fàn)罱^緣膜58被形成于柵電極50側(cè)壁的下部上。因此，即使當(dāng)相鄰柵電極50之間的間隙較小時，仍可形成側(cè)壁絕緣膜60，不讓相鄰柵電極50之間的間隙填充有氮氧化硅膜。
接著，通過光刻形成光致抗蝕膜92，其露出用于將在其中形成NMOS晶體管46n的器件區(qū)域40a并覆蓋其余區(qū)域。
然后，以柵電極50、側(cè)壁絕緣膜60和光致抗蝕膜92作為掩膜，以8keV加速電壓和1×1016cm-2劑量注入例如磷離子。由此，形成比第二雜質(zhì)擴(kuò)散區(qū)域62n更深的n型第三雜質(zhì)擴(kuò)散區(qū)域64n(見圖18B)?？勺⑷肷殡x子替代磷離子。
在第三雜質(zhì)擴(kuò)散區(qū)域64n已被形成之后，去除被用作掩膜的光致抗蝕膜92。
接著，通過例如光刻形成光致抗蝕膜94，其露出用于將在其中形成PMOS晶體管46p的器件區(qū)域40b并覆蓋其余區(qū)域。
接著，以柵電極50、側(cè)壁絕緣膜60和光致抗蝕膜94作為掩膜，以例如4keV加速能量和5×1015cm-2劑量注入例如硼離子。由此，形成比第二雜質(zhì)擴(kuò)散區(qū)域62p更深的p型第三雜質(zhì)擴(kuò)散區(qū)域64p?？勺⑷敕痣x子替代硼離子。
在第三雜質(zhì)擴(kuò)散區(qū)域64p已被形成之后，去除被用作掩膜的光致抗蝕膜94。
接著，通過例如1000℃和10秒的熱處理，激活注入的攙雜雜質(zhì)。由此，在器件區(qū)域40a中，形成由第一雜質(zhì)擴(kuò)散區(qū)域54n、第二雜質(zhì)擴(kuò)散區(qū)域62n和第三雜質(zhì)擴(kuò)散區(qū)域64n所構(gòu)成的延伸源/漏極結(jié)構(gòu)的源/漏極擴(kuò)散層66n；并且在器件區(qū)域40b中，形成由第一雜質(zhì)擴(kuò)散區(qū)域54p、第二雜質(zhì)擴(kuò)散區(qū)域62p和第三雜質(zhì)擴(kuò)散區(qū)域66p所構(gòu)成的延伸源/漏極結(jié)構(gòu)的源/漏極擴(kuò)散區(qū)域66p。
接著，在柵電極50和源/漏極擴(kuò)散層66n、66p上，通過硅化工藝，形成例如15nm厚的硅化鈷膜的金屬硅化膜52a、52b(見圖19B)?？蛇x擇性形成硅化鈷膜，例如，通過濺射在整個表面上沉積5nm厚鈷膜，使得鈷膜和硅的露出部分選擇性相互反應(yīng)，然后去除尚未反應(yīng)的鈷膜來形成硅化鈷膜。可形成硅化鎳膜代替硅化鈷膜作為金屬硅化膜52a、52b。
由此，制造出按照本實施例的半導(dǎo)體器件。
如上所述，按照本實施例，偏移側(cè)壁絕緣膜80、86被去除，柵電極50側(cè)壁的下部和柵極絕緣膜48的側(cè)端處被留下，由此形成裙?fàn)罱^緣膜58，其覆蓋與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54n、54p末端，并且側(cè)壁絕緣膜60被形成于柵電極50側(cè)壁的露出部分和裙?fàn)罱^緣膜58的側(cè)表面上，由此當(dāng)相鄰柵電極50之間的間隙較小時，在抑制特性惡化的同時能夠無誤地以所需膜厚形成側(cè)壁絕緣膜60。
(改型)在本實施例中，如圖7所示，裙?fàn)罱^緣膜58的側(cè)表面向內(nèi)凸起。然而，裙?fàn)罱^緣膜58的側(cè)表面不限于圖7所示結(jié)構(gòu)。圖20A和20B是按照本實施例改型的半導(dǎo)體器件的放大剖面圖，其示出了該器件的結(jié)構(gòu)。
例如，如圖20A所示，裙?fàn)罱^緣膜58的側(cè)表面可向外凸起。
如圖20B所示，裙?fàn)罱^緣膜58的側(cè)表面可以是基本平坦的。
在圖20A和20B中，示出了NMOS晶體管46n的結(jié)構(gòu)，但是PMOS晶體管46p的裙?fàn)罱^緣膜58的側(cè)表面結(jié)構(gòu)可與圖20A和20B中所示相同。
參照圖21、22和23A-23B，將說明按照本發(fā)明第二實施例的半導(dǎo)體器件及其制造方法。圖21是按照本實施例的半導(dǎo)體器件的剖面圖，其示出了該器件的結(jié)構(gòu)。圖22是按照本實施例的半導(dǎo)體器件的放大剖面圖，其示出了該器件的結(jié)構(gòu)。圖23A-23B是按照本實施例的半導(dǎo)體器件在其制造方法步驟中的剖面圖，示出了該方法。本實施例與按照第一實施例的半導(dǎo)體器件及其制造方法相同的部件由相同的標(biāo)號表示，以免重復(fù)或簡化其說明。
按照本實施例的半導(dǎo)體器件的結(jié)構(gòu)與按照第一實施例的半導(dǎo)體器件的結(jié)構(gòu)是基本相同的。按照本實施例的半導(dǎo)體器件與按照第一實施例的半導(dǎo)體器件不同之處在于在前者中，在柵電極50側(cè)壁的露出部分和裙?fàn)罱^緣膜58的側(cè)表面上形成的側(cè)壁絕緣膜60是由氧化硅膜96和氮化硅膜98的分層膜形成的，其中后者按順序置于前者上。
如圖21所示，與按照第一實施例的半導(dǎo)體器件中一樣，氧化硅膜的裙?fàn)罱^緣膜58被形成于柵電極50側(cè)壁的下部和柵極絕緣膜48的側(cè)端上。裙?fàn)罱^緣膜96覆蓋與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54n、54p末端。
氧化硅膜96被形成于柵電極50側(cè)壁未被裙?fàn)罱^緣膜58覆蓋的露出部分上和裙?fàn)罱^緣膜58的側(cè)表面上。
氮化硅膜98被形成于氧化硅膜96上。
由此，側(cè)壁絕緣膜60是由氧化硅膜96和氮化硅膜98的分層膜形成的，其中后者這樣按順序置于前者上。
圖22是按照本實施例的半導(dǎo)體器件的柵電極50及其外圍的放大剖面圖。在圖22中示出了NMOS晶體管46n，省略了金屬硅化膜52a、52b。
如圖所示，與按照第一實施例的半導(dǎo)體器件中一樣，裙?fàn)罱^緣膜58被形成于柵電極50側(cè)壁的下部上和柵極絕緣膜48的側(cè)端上。裙?fàn)罱^緣膜58覆蓋與柵電極50更接近、形成源/漏極擴(kuò)散層66n的第一雜質(zhì)擴(kuò)散區(qū)域54n末端。裙?fàn)罱^緣膜58的側(cè)表面例如向內(nèi)凸起。
形成于裙?fàn)罱^緣膜58上的氧化硅膜96和氮化硅膜98之間的分界面向內(nèi)凸起，反映了裙?fàn)罱^緣膜58的側(cè)表面結(jié)構(gòu)。
形成于PMOS晶體管46p的柵電極50上的裙?fàn)罱^緣膜58與NMOS晶體管46n的柵電極50上形成的是相同的。
如上所述，形成于柵電極50側(cè)壁未被裙?fàn)罱^緣膜58覆蓋的露出部分和裙?fàn)罱^緣膜58的側(cè)表面上的側(cè)壁絕緣膜60可由多個絕緣膜分層形成。
接著，參照圖23A-23B，將說明用于制造按照本實施例的半導(dǎo)體器件的方法。
首先，包括裙?fàn)罱^緣膜58形成步驟，直至形成裙?fàn)罱^緣膜58的步驟為止的步驟與圖8A-17A所示按照第一實施例的用于制造半導(dǎo)體器件的方法的步驟是相同的，并將省略其說明。
接著，通過例如CVD，在整個表面上沉積例如10nm厚的氧化硅膜96。
接著，通過例如CVD，在整個表面上沉積例如70nm厚的氮化硅膜98(見圖23A)。
接著，通過例如RIE分別各向異性地蝕刻氮化硅膜98和氧化硅膜96。由此，氧化硅膜96和氮化硅膜98(后者按順序置于前者上)的分層側(cè)壁絕緣膜60被形成于柵電極50側(cè)壁未被裙?fàn)罱^緣膜58覆蓋的露出部分上和裙?fàn)罱^緣膜58的側(cè)表面上(見圖23B)。
形成第三雜質(zhì)擴(kuò)散區(qū)域62n、62p的步驟之后的步驟與圖18B至19B所示按照第一實施例用于制造半導(dǎo)體器件的方法是相同的，并將省略其說明。
如上所述，按照本實施例，偏移側(cè)壁絕緣膜80、86被去除，柵電極50側(cè)壁的下部分和柵極絕緣膜48的側(cè)端處被留下，由此形成裙?fàn)罱^緣膜58，其覆蓋與柵電極50更接近的第一雜質(zhì)擴(kuò)散區(qū)域54n、54p，以及側(cè)壁絕緣膜60被形成于柵電極50側(cè)壁的露出部分和裙?fàn)罱^緣膜58的側(cè)表面上，由此當(dāng)相鄰柵電極50之間的間隙較小時，在抑制特性惡化的同時能夠無誤地以所需膜厚度形成側(cè)壁絕緣膜60。
(改型)在本實施例中，如圖22所示，裙?fàn)罱^緣膜58的側(cè)表面向內(nèi)凸起。然而，裙?fàn)罱^緣膜58的側(cè)表面不限于圖22所示結(jié)構(gòu)。圖24A和24B是按照本實施例改型的半導(dǎo)體器件的放大剖面圖，示出了該器件的結(jié)構(gòu)。
例如，如圖24A所示，裙?fàn)罱^緣膜58的側(cè)表面可向外凸起。在這種情況下，氧化硅膜96和氮化硅膜98之間的分界面具有基本向外凸起的部分，反映了裙?fàn)罱^緣膜58的側(cè)表面結(jié)構(gòu)。
如圖24B所示，裙?fàn)罱^緣膜58的側(cè)表面可基本是平面。在這種情況下，氧化硅膜96和氮化硅膜98之間的分界面具有基本為平面的部分，反映了裙?fàn)罱^緣膜58的側(cè)表面結(jié)構(gòu)。
在圖24A和24B中，示出了NMOS晶體管46n的結(jié)構(gòu)，但是PMOS晶體管46p可具有與圖24A和24B所示的裙?fàn)罱^緣膜58的側(cè)表面相同的結(jié)構(gòu)。
本發(fā)明不限于上述實施例，可覆蓋其他各種改型。
例如，在上述實施例中，說明了包含NMOS晶體管46n和PMOS晶體管46p的CMOS晶體管。然而，本發(fā)明可應(yīng)用于單個NMOS晶體管或單個PMOS晶體管的制造。
在上述實施例中，柵電極50由多晶硅膜形成，但是柵電極50的材料和結(jié)構(gòu)不限于上述。例如，柵電極50可具有在多晶硅膜上形成的金屬膜的分層多金屬結(jié)構(gòu)。
在上述實施例中，裙?fàn)罱^緣膜58由氧化硅膜形成，但是裙?fàn)罱^緣膜58的材料不限于氧化硅膜。例如，形成裙?fàn)罱^緣膜58的氧化硅膜可含有碳。
在上述實施例中，側(cè)壁絕緣膜60由氮氧化硅膜、氧化硅膜96和氮化硅膜98的分層膜形成。側(cè)壁絕緣膜60的材料和結(jié)構(gòu)不限于上述。例如，形成側(cè)壁絕緣膜60的氮氧化硅膜、氧化硅膜和氮化硅膜可含有碳。側(cè)壁絕緣膜60可以是兩個或更多絕緣膜的分層。例如，側(cè)壁絕緣膜60可由氧化硅膜、氮化硅膜和氧化硅膜的分層膜形成，其中一個按順序置于另一個之上。
權(quán)利要求
1.一種半導(dǎo)體器件，包括柵電極，形成于半導(dǎo)體襯底上方，二者之間形成有柵極絕緣膜；源/漏極擴(kuò)散層，形成于該柵電極兩側(cè)的該半導(dǎo)體襯底中；以及側(cè)壁絕緣膜，包括裙?fàn)畹谝唤^緣膜，形成于該柵電極側(cè)壁的下部上；以及第二絕緣膜，形成于該柵電極側(cè)壁未被該第一絕緣膜覆蓋的露出部分上和該第一絕緣膜的側(cè)表面上。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中該第一絕緣膜覆蓋與該柵電極更接近的該源/漏極擴(kuò)散層末端。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中該源/漏極擴(kuò)散層還包括第一雜質(zhì)擴(kuò)散區(qū)域，構(gòu)成延伸源/漏極結(jié)構(gòu)的延伸區(qū)域；第二雜質(zhì)擴(kuò)散區(qū)域，其與該柵電極更接近的末端位于該第二絕緣膜之下，且比該第一雜質(zhì)擴(kuò)散區(qū)域更深；以及第三雜質(zhì)擴(kuò)散區(qū)域，其與該柵電極更接近的末端被延伸到該第二絕緣膜末端，且比該第二雜質(zhì)擴(kuò)散區(qū)域更深。
4.如權(quán)利要求2所述的半導(dǎo)體器件，其中該源/漏極擴(kuò)散層還包括第一雜質(zhì)擴(kuò)散區(qū)域，構(gòu)成延伸源/漏極結(jié)構(gòu)的延伸區(qū)域；第二雜質(zhì)擴(kuò)散區(qū)域，其與該柵電極更接近的末端位于該第二絕緣膜之下，且比該第一雜質(zhì)擴(kuò)散區(qū)域更深；以及第三雜質(zhì)擴(kuò)散區(qū)域，其與該柵電極更接近的末端被延伸到該第二絕緣膜末端，且比該第二雜質(zhì)擴(kuò)散區(qū)域更深。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其中該第一絕緣膜由氧化硅膜形成。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其中該第二絕緣膜由氮氧化硅膜形成。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其中該第二絕緣膜是第三絕緣膜和第四絕緣膜的分層膜，其中后者按順序置于前者之上。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其中該第三絕緣膜由氧化硅膜形成；以及該第四絕緣膜由氮化硅膜形成。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其中該第二絕緣膜是第三絕緣膜、第四絕緣膜和第五絕緣膜的分層膜，其中一個按順序置于另一個之上。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中該第三絕緣膜由氧化硅膜形成；該第四絕緣膜由氮化硅膜形成；以及該第五絕緣膜由氧化硅膜形成。
11.一種用于制造半導(dǎo)體器件的方法，包括以下步驟在半導(dǎo)體襯底上方形成柵電極，二者之間形成有柵極絕緣膜；以該柵電極作為掩膜，將攙雜雜質(zhì)注入到該半導(dǎo)體襯底中，以在該柵電極兩側(cè)的該半導(dǎo)體襯底中形成第一雜質(zhì)擴(kuò)散區(qū)域；在該半導(dǎo)體襯底上方沉積第一絕緣膜，并各向異性地蝕刻該第一絕緣膜，以在該柵電極的側(cè)壁上形成該第一絕緣膜；以該柵電極和該第一絕緣膜作為掩膜，將攙雜雜質(zhì)注入到該半導(dǎo)體襯底中，以在該柵電極兩側(cè)的半導(dǎo)體襯底中形成第二雜質(zhì)擴(kuò)散區(qū)域；部分去除該第一絕緣膜，留下該柵電極側(cè)壁下部處的該第一絕緣膜；以及在該半導(dǎo)體襯底上方沉積第二絕緣膜，并各向異性地蝕刻該第二絕緣膜，以在該柵電極側(cè)壁未被該第一絕緣膜覆蓋的露出部分上和該第一絕緣膜的側(cè)表面上形成該第二絕緣膜。
12.如權(quán)利要求11所述的用于制造半導(dǎo)體器件的方法，其中在部分去除該第一絕緣膜的步驟中，該第一絕緣膜被部分去除，被留下的該第一絕緣覆蓋與該柵電極更接近的該第一雜質(zhì)擴(kuò)散區(qū)域末端。
13.如權(quán)利要求11所述的用于制造半導(dǎo)體器件的方法，在形成該柵電極的步驟之后和在形成該第一雜質(zhì)擴(kuò)散區(qū)域的步驟之前，進(jìn)一步包括以下步驟在該半導(dǎo)體襯底上方沉積第三絕緣膜，并各向異性地蝕刻該第三絕緣膜，以在該柵電極的側(cè)壁上形成該第三絕緣膜；并且其中在形成該第一絕緣膜的步驟中，該第一絕緣膜還被形成于該柵電極的側(cè)壁上，該柵電極的側(cè)壁上形成有該第三絕緣膜；以及在部分去除該第一絕緣膜的步驟中，該第三絕緣膜連同該第一絕緣膜一起被部分去除，且被部分留在該柵電極側(cè)壁的下部處。
14.如權(quán)利要求12所述的用于制造半導(dǎo)體器件的方法，在形成該柵電極的步驟之后和在形成該第一雜質(zhì)擴(kuò)散區(qū)域的步驟之前，還包括步驟在該半導(dǎo)體襯底上方沉積第三絕緣膜，并各向異性地蝕刻第三絕緣膜，以在該柵電極的側(cè)壁上形成該第三絕緣膜；并且其中在形成該第一絕緣膜的步驟中，該第一絕緣膜還被形成于該柵電極的側(cè)壁上，該柵電極的側(cè)壁上形成有該第三絕緣膜；以及在部分去除該第一絕緣膜的步驟中，該第三絕緣膜連同該第一絕緣膜—起被部分去除，且被部分留在該柵電極側(cè)壁的下部處。
15.如權(quán)利要求11所述的用于制造半導(dǎo)體器件的方法，在部分去除該第一絕緣膜的步驟之后和在形成該第二絕緣膜的步驟之前，還包括步驟將攙雜雜質(zhì)注入到該柵電極兩側(cè)的該半導(dǎo)體襯底中。
16.如權(quán)利要求12所述的用于制造半導(dǎo)體器件的方法，在部分去除該第一絕緣膜的步驟之后和在形成該第二絕緣膜的步驟之前，還包括步驟將攙雜雜質(zhì)注入到該柵電極兩側(cè)的該半導(dǎo)體襯底中。
17.如權(quán)利要求11所述的用于制造半導(dǎo)體器件的方法，在形成第二絕緣膜的步驟之后，還包括步驟以該柵電極和該第二絕緣膜作為掩膜，將攙雜雜質(zhì)注入到該半導(dǎo)體襯底中，以在該柵電極兩側(cè)的半導(dǎo)體襯底中形成第三雜質(zhì)擴(kuò)散區(qū)域。
18.如權(quán)利要求12所述的用于制造半導(dǎo)體器件的方法，在形成第二絕緣膜的步驟之后，還包括步驟以該柵電極和該第二絕緣膜作為掩膜，將攙雜雜質(zhì)注入到該半導(dǎo)體襯底中，以在該柵電極兩側(cè)的該半導(dǎo)體襯底中形成第三雜質(zhì)擴(kuò)散區(qū)域。
19.如權(quán)利要求11所述的用于制造半導(dǎo)體器件的方法，其中該第一絕緣膜通過濕蝕刻被部分去除。
全文摘要
本發(fā)明涉及一種半導(dǎo)體器件，包括柵電極(50)，形成于硅襯底32上，其間形成有柵極絕緣膜(48)；源/漏極擴(kuò)散層(66n、66p)，形成于柵電極(50)兩側(cè)的硅襯底(32)中；裙?fàn)罱^緣膜(58)，形成于柵電極(50)側(cè)壁的下部分上和柵極絕緣膜(48)的側(cè)端上；以及側(cè)壁絕緣膜(60)，形成于柵電極50側(cè)壁未被裙?fàn)罱^緣膜(58)覆蓋的露出部分和裙?fàn)罱^緣膜(58)的側(cè)表面上。
文檔編號H01L29/78GK1770407SQ200510059060
公開日2006年5月10日 申請日期2005年3月21日 優(yōu)先權(quán)日2004年11月1日
發(fā)明者大田裕之 申請人:富士通株式會社