專利名稱：包括雙柵極堆疊結(jié)構(gòu)的集成電路器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件，尤其涉及集成電路器件的柵極結(jié)構(gòu)及其形成方法。
背景技術(shù)：
利用多晶硅層?xùn)艠O以及多晶硅層和下方半導(dǎo)體襯底之間的二氧化硅柵極電電介質(zhì)制備MOS場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)，已是眾所周知。然而，具有二氧化硅制造的很薄的柵極電介質(zhì)的MOS場(chǎng)效應(yīng)晶體管可能會(huì)存在令人不能接受的柵極泄漏電流。如果二氧化硅柵極電介質(zhì)的厚度小于約40埃()，會(huì)經(jīng)過柵極電介質(zhì)到下方的溝道區(qū)發(fā)生直接隧穿，這會(huì)增大泄漏電流和功耗。
用某些高k電介質(zhì)材料取代二氧化硅形成柵極電介質(zhì)可以減小柵極泄漏電流。對(duì)于用于柵極介電層的高介電常數(shù)(高k或高ε)材料來說，材料的高電容率(ε)一般會(huì)造成柵極到溝道間電容的增加。電容一般被表示為C＝εA/tox。據(jù)此，具有更高ε的柵極電介質(zhì)可以允許使用更厚的柵極電介質(zhì)(即，tox大于40埃)，且可以以更小的泄漏電流提供更大的電容和器件速度。
將高k電介質(zhì)材料用于集成電路(IC)器件中的柵極介電層的一個(gè)潛在的不利在于，高介電常數(shù)材料一般比熱生長(zhǎng)的二氧化硅(SiO2)包含更多數(shù)量的體陷阱(bulk trap)和界面陷阱(interface trap)。這些陷阱通常會(huì)影響晶體管的閾值電壓(Vt)操作。此外，與二氧化硅或氮氧化硅(SiON)柵極電介質(zhì)相比，可能會(huì)引起高的柵極耗盡。此外，與二氧化硅或氮氧化硅柵極電介質(zhì)結(jié)構(gòu)相比，可能會(huì)存在晶體管的偏壓溫度不穩(wěn)定性(BTI)特性的劣化和遷移率的劣化。對(duì)于晶體管的BTI特性來說，PMOS晶體管的負(fù)BTI(NBTI)或NMOS晶體管的正BTI(PBTI)對(duì)薄膜質(zhì)量提供了可靠性的考驗(yàn)。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例包括集成電路器件，該集成電路器件包括具有第一摻雜區(qū)和第二摻雜區(qū)的半導(dǎo)體襯底，該第二摻雜區(qū)具有不同于第一摻雜區(qū)的摻雜類型。半導(dǎo)體襯底上的柵電極結(jié)構(gòu)在該第一和第二摻雜區(qū)之間延伸，且其在第一摻雜區(qū)中具有第一高介電常數(shù)材料的柵極絕緣層，在該第二摻雜區(qū)中具有不同于該第一高介電常數(shù)材料的第二高介電常數(shù)材料的柵極絕緣層。柵電極在該柵極絕緣層上。
在本發(fā)明的某些實(shí)施例中，該第一摻雜區(qū)包括NMOS器件且該第二摻雜區(qū)包括PMOS器件，并且第一高介電常數(shù)材料的柵極絕緣層在該NMOS器件的溝道區(qū)上且第二高介電常數(shù)材料的柵極絕緣層在該P(yáng)MOS器件的溝道區(qū)上。該第一高介電常數(shù)材料可以是包括鉿、鋯和/或鈦的金屬氧化物，且該第二高介電常數(shù)材料可以是包括鋁、鑭(lanthanium)和/或釔(yittrium)的金屬氧化物。該第一高介電常數(shù)材料可以是氧化鉿、鉿硅氧化物、氧化鋯、鋯硅氧化物、氮氧化鉿、鉿硅氮氧化物、氮氧化鋯和/或鋯硅氮氧化物。該第二高介電常數(shù)材料可以是氧化鋁、鉿鋁氧化物、氧化鑭、鉿鑭氧化物、鋯鋁氧化物、氮氧化鋁、鉿鋁氮氧化物、氮氧化鑭、鉿鑭氮氧化物和/或鋯鋁氮氧化物。該第一高介電材料可以是鉿硅氧化物或鉿硅氮氧化物且該第二高介電材料可以是鉿鋁氧化物和/或鉿鋁氮氧化物。
在本發(fā)明的另一些實(shí)施例中，該第一和第二柵電極為包括金屬層或金屬氮化物層和多晶硅層的多層結(jié)構(gòu)。該柵電極結(jié)構(gòu)可以包括在第一和第二摻雜區(qū)之間的隔離區(qū)之上的柵欄(fence)結(jié)構(gòu)。該柵欄結(jié)構(gòu)可以包括第一或第二高介電常數(shù)材料之一所制成的層，該層從半導(dǎo)體襯底延伸至柵電極中。該柵電極結(jié)構(gòu)可以從第一摻雜區(qū)中的NMOS器件的溝道區(qū)延伸到第二摻雜區(qū)中的PMOS器件的溝道區(qū)，且該柵電極結(jié)構(gòu)可以包括在NMOS器件的溝道區(qū)和PMOS器件的溝道區(qū)之間的柵欄結(jié)構(gòu)，該柵欄結(jié)構(gòu)包括第一或第二高介電常數(shù)材料之一制成的層，該層從半導(dǎo)體襯底延伸至柵電極中。
在本發(fā)明的其他實(shí)施例中，集成電路器件包括具有第一摻雜區(qū)和第二摻雜區(qū)的半導(dǎo)體襯底，該第二摻雜區(qū)具有不同于該第一摻雜區(qū)的摻雜類型。第一柵電極結(jié)構(gòu)設(shè)置在第一摻雜區(qū)中的半導(dǎo)體襯底上。該第一柵電極結(jié)構(gòu)包括半導(dǎo)體襯底上的第一柵極絕緣層，該第一柵極絕緣層包括第一高介電常數(shù)材料，并且第一柵電極在該第一柵極絕緣層上。第二柵電極結(jié)構(gòu)設(shè)置在第二摻雜區(qū)中的半導(dǎo)體襯底上。該第二柵電極結(jié)構(gòu)包括半導(dǎo)體襯底上的第二柵極絕緣層，該第二柵極絕緣層包括不同于第一高介電常數(shù)材料的第二高介電常數(shù)材料，并且第二柵電極在第二柵極絕緣層上。
在本發(fā)明的另一些實(shí)施例中，該第一摻雜區(qū)包括NMOS器件且第二摻雜區(qū)包括PMOS器件，并且該第一柵極絕緣層在該NMOS器件的溝道區(qū)上且該第二柵極絕緣層在PMOS器件的溝道區(qū)上。該第一和第二柵電極結(jié)構(gòu)可以是在NMOS和PMOS器件之間延伸的單電極結(jié)構(gòu)，且該單電極結(jié)構(gòu)可以在具有包括公共柵電極的第一和第二電極的第一和第二摻雜區(qū)之間的隔離區(qū)上延伸。該單電極結(jié)構(gòu)可以包括隔離區(qū)之上的柵欄結(jié)構(gòu)，該柵欄結(jié)構(gòu)包括從半導(dǎo)體襯底延伸至公共柵電極中的第一或第二高介電常數(shù)材料之一所制成的層。
在本發(fā)明的其他實(shí)施例中，形成集成電路器件的方法包括提供包括第一摻雜區(qū)和第二摻雜區(qū)的半導(dǎo)體襯底。在半導(dǎo)體襯底上形成第一高介電常數(shù)材料的第一柵極絕緣層，所述第一柵極絕緣層在第一和第二摻雜區(qū)之間延伸。第一柵極導(dǎo)體層形成在第一柵極絕緣層上。去除第二摻雜區(qū)中的第一柵極導(dǎo)體層和第一柵極絕緣層。在第一摻雜區(qū)中的第一柵極導(dǎo)體層上以及第二摻雜區(qū)中的從其上去除第一柵極導(dǎo)體層的半導(dǎo)體襯底上形成第二高介電常數(shù)材料的第二柵極絕緣層。在第二柵極絕緣層上形成第二柵極導(dǎo)體層。蝕刻和/或拋光其上具有第二柵極導(dǎo)體層的半導(dǎo)體襯底至一深度，該深度足以去除第一摻雜區(qū)中的第二柵極絕緣層，并且在第二柵極導(dǎo)體層上形成第三柵極導(dǎo)體層。
在本發(fā)明的另一些實(shí)施例中，在形成第一柵極導(dǎo)體層之前先在第一柵極絕緣層上形成金屬層，并且去除第二摻雜區(qū)中的第一柵極導(dǎo)體層和第一柵極絕緣層包括去除第二摻雜區(qū)中的金屬層。在形成第二柵極導(dǎo)體層之前先在第二柵極絕緣層上形成金屬層。該金屬層可以是鉬、鈦、鉭、鉿、鋯、鋁、鎢、硅化鉭、鉭鋁、硅化鈦、鈦鋁和/或其氮化物。形成金屬層可以包括將該金屬層形成為小于約200埃()的厚度。該金屬層可以形成為約1埃()和約50之間的厚度。
在本發(fā)明的某些實(shí)施例中，在形成第一柵極絕緣層之前先在第一和第二摻雜區(qū)之間形成隔離區(qū)。在形成第一柵極絕緣層之前可以先在半導(dǎo)體襯底上形成中間層(interface layer)，并且形成第一柵極絕緣層可以包括在該中間層上形成第一柵極絕緣層。該第一和第二柵極導(dǎo)體層可以是多晶硅。該第二高介電常數(shù)材料可以不同于第一高介電常數(shù)材料。
在本發(fā)明的其他實(shí)施例中，第一摻雜區(qū)是p型摻雜區(qū)，第二摻雜區(qū)是n型摻雜區(qū)，并且在延伸于第一和第二摻雜區(qū)之間的半導(dǎo)體襯底上形成第一高介電常數(shù)材料的第一柵極絕緣層包括淀積金屬氧化物并且隨后氮化退火所淀積的金屬氧化物，所述金屬氧化物包括鉿、鋯或鈦中的至少一種。形成第二高介電常數(shù)材料的第二柵極絕緣層可以包括淀積金屬氧化物并且隨后氮化退火所淀積的金屬氧化物，所述金屬氧化物包括鋁、鑭或釔中的至少一種。
在本發(fā)明的又一些實(shí)施例中，n型摻雜的源極和漏極區(qū)形成在第一摻雜區(qū)中，第一柵電極結(jié)構(gòu)在其間的溝道區(qū)上延伸，并且p型摻雜的源極和漏極區(qū)形成在第二摻雜區(qū)中，第二柵電極結(jié)構(gòu)在其間延伸。蝕刻和/或拋光半導(dǎo)體襯底可以包括將第二柵極導(dǎo)體層拋光至第二柵極絕緣層仍未暴露于第一摻雜區(qū)中的深度，然后蝕刻拋光的柵極導(dǎo)體層和第二柵極絕緣層以去除第一摻雜區(qū)中的第二柵極絕緣層。去除第一柵極導(dǎo)體層可以進(jìn)一步包括去除第一摻雜區(qū)中的第一柵極導(dǎo)體層，至第一柵極導(dǎo)體層的厚度小于第一和第三柵極導(dǎo)體層或者第二和第三柵極導(dǎo)體層總厚度的一半。
在本發(fā)明的其他實(shí)施例中，集成電路器件包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有包括NMOS器件的p型摻雜區(qū)。半導(dǎo)體襯底上的NMOS器件的柵電極結(jié)構(gòu)具有高介電常數(shù)材料的柵極絕緣層，該高介電常數(shù)材料是包括鉿、鋯或鈦中的至少一種的金屬氧化物。
在本發(fā)明的又一些實(shí)施例中，集成電路器件包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有包括PMOS器件的n型摻雜區(qū)。半導(dǎo)體襯底上的PMOS器件的柵電極結(jié)構(gòu)具有高介電常數(shù)材料的柵極絕緣層，該高介電常數(shù)材料是包括鋁、鑭或釔中的至少一種的金屬氧化物。


現(xiàn)在將參考附圖所示的示例性實(shí)施例描述本發(fā)明，在附圖中圖1為示出依據(jù)本發(fā)明某些實(shí)施例的集成電路器件的柵極結(jié)構(gòu)的橫截面圖；圖2為示出依據(jù)本發(fā)明另一些實(shí)施例的集成電路器件的柵極結(jié)構(gòu)的橫截面圖；圖3是示出沿圖1器件的寬度方向的結(jié)構(gòu)的截面示意圖；圖4是示出沿圖2器件的寬度方向的結(jié)構(gòu)的截面示意圖；
圖5為依據(jù)本發(fā)明某些實(shí)施例的集成電路器件的頂部平面圖；圖6A到6I為示出制造依據(jù)本發(fā)明某些實(shí)施例的集成電路器件的柵極結(jié)構(gòu)的方法的截面圖；圖7為包括依據(jù)本發(fā)明某些實(shí)施例的柵極結(jié)構(gòu)的晶體管的閾值電壓的曲線圖；圖8A為包括依據(jù)本發(fā)明某些實(shí)施例的柵極結(jié)構(gòu)的NMOS晶體管的遷移率的曲線圖；圖8B為包括依據(jù)本發(fā)明某些實(shí)施例的柵極結(jié)構(gòu)的PMOS晶體管的遷移率的曲線圖；圖9A為包括依據(jù)本發(fā)明某些實(shí)施例的柵極結(jié)構(gòu)的NMOS晶體管的偏壓溫度不穩(wěn)定性的曲線圖；圖9B為包括依據(jù)本發(fā)明某些實(shí)施例的柵極結(jié)構(gòu)的PMOS晶體管的偏壓溫度不穩(wěn)定性的曲線圖；圖10A為包括依據(jù)本發(fā)明某些實(shí)施例的柵極結(jié)構(gòu)的NMOS晶體管的C/Cox和電壓關(guān)系的曲線圖；圖1OB為包括依據(jù)本發(fā)明某些實(shí)施例的柵極結(jié)構(gòu)的PMOS晶體管的C/Cox和電壓關(guān)系的曲線圖。
具體實(shí)施例方式
下文參照附圖對(duì)本發(fā)明做更為充分的描述，附圖中示出了本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以以多種不同的形式實(shí)施，而不應(yīng)被解釋為僅限于此處所述的實(shí)施例。并且，提供這些實(shí)施例是為了使本公開透徹和完整，并且將本發(fā)明的范圍充分傳達(dá)給本領(lǐng)域技術(shù)人員。附圖中，為清晰起見可能會(huì)夸大層和區(qū)的尺寸和相對(duì)尺寸。
應(yīng)當(dāng)理解，當(dāng)稱一個(gè)元件或一層在另一元件或?qū)印吧稀薄ⅰ斑B接到”或“耦合到”另一元件或?qū)訒r(shí)，它可以直接在、連接到或耦合到另一元件或?qū)由?，或者還可以存在插入的元件或?qū)印Ｏ喾矗?dāng)稱一個(gè)元件“直接在”、“直接連接到”或“直接耦合到”另一元件或?qū)由蠒r(shí)，不存在插入元件或?qū)印Ｕ麄€(gè)說明書中相同的附圖標(biāo)記指代相同的元件。如此處所用的，術(shù)語(yǔ)“和/或”包括一個(gè)或多個(gè)所列相關(guān)項(xiàng)目的任何及所有組合。
應(yīng)當(dāng)理解，雖然這里可使用術(shù)語(yǔ)第一、第二等描述各種元件、組件、區(qū)、層和/或部分，但這些元件、組件、區(qū)、層和/或部分不應(yīng)受限于這些術(shù)語(yǔ)。這些術(shù)語(yǔ)僅用于將一個(gè)元件、組件、區(qū)、層或部分與另一區(qū)、層或部分區(qū)別開。因此，以下討論的第一元件、組件、區(qū)、層或部分可以在不背離本發(fā)明精神的前提下稱為第二元件、組件、區(qū)、層或部分。
為便于描述此處可以使用諸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等等空間相對(duì)性術(shù)語(yǔ)以描述如圖所示的一個(gè)元件或部件與另一個(gè)(些)元件或部件之間的關(guān)系。應(yīng)當(dāng)理解，空間相對(duì)性術(shù)語(yǔ)是用來概括除附圖所示取向之外的使用或操作中的器件的不同取向的。例如，如果附圖中的器件翻轉(zhuǎn)過來，被描述為“在”其他元件或部件“之下”或“下面”的元件將會(huì)在其他元件或部件的“上方”。這樣，示例性術(shù)語(yǔ)“在...下面”就能夠涵蓋之上和之下兩種取向。器件可以采取其他取向(旋轉(zhuǎn)90度或在其他取向)，此處所用的空間相對(duì)性描述符做相應(yīng)解釋。
這里所用的術(shù)語(yǔ)僅僅是為了描述特定實(shí)施例，并非要限制本發(fā)明。如此處所用的，除非上下文另有明確表述，否則單數(shù)形式“一(a)”、“一(an)”和“該(the)”均同時(shí)旨在包括復(fù)數(shù)形式。需要進(jìn)一步理解的是，術(shù)語(yǔ)“包括(comprise)”和/或“包括(comprising)”，當(dāng)在本說明書中使用時(shí)，指定了所述特性、整體、步驟、操作、元件和/或組件的存在，但并不排除一個(gè)或多個(gè)其他特性、整體、步驟、操作、元件、組件和/或其組合的存在或增加。
除非另行定義，此處使用的所有術(shù)語(yǔ)(包括技術(shù)術(shù)語(yǔ)和科學(xué)術(shù)語(yǔ))都具有本發(fā)明所屬領(lǐng)域內(nèi)的普通技術(shù)人員所通常理解的同樣的含義。進(jìn)一步應(yīng)當(dāng)理解的是，諸如通用詞典中所定義的術(shù)語(yǔ)，除非此處加以明確定義，否則應(yīng)當(dāng)被解釋為具有與它們?cè)谙嚓P(guān)領(lǐng)域的語(yǔ)境中的含義相一致的含義，而不應(yīng)被解釋為理想化的或過度形式化的意義。
這里參照截面圖描述本發(fā)明的實(shí)施例，這些圖為本發(fā)明理想化實(shí)施例的示意圖。因而，舉例來說，由制造技術(shù)和/或公差引起的插圖形狀的變化是可能發(fā)生的。因此，本發(fā)明的實(shí)施例不應(yīng)被解釋為僅限于此處示出的區(qū)的特定形狀，而是包括由例如制造引起的形狀偏差在內(nèi)。例如，圖示為矩形的被蝕刻區(qū)典型地將具有圓形或曲線的特征。因此，附圖所示的區(qū)實(shí)質(zhì)上是示意性的，它們的形狀并非要展示器件區(qū)的精確形狀，也并非要限制本發(fā)明的范圍。
現(xiàn)在將參考圖1和2描述本發(fā)明的各實(shí)施例。圖1為示出依據(jù)本發(fā)明某些實(shí)施例的集成電路器件的柵極結(jié)構(gòu)的橫截面圖。圖1的截面截自圖5所示的針對(duì)PMOS結(jié)構(gòu)的線AA′和圖5所示的針對(duì)NMOS結(jié)構(gòu)的線CC′的長(zhǎng)度方向。如圖1所示，半導(dǎo)體襯底130包括其中的隔離區(qū)132。該隔離區(qū)132可以分隔開集成電路器件的NMOS和PMOS有源區(qū)。該隔離區(qū)132可以是，例如，深溝槽隔離區(qū)?，F(xiàn)在參考圖1左側(cè)的NMOS區(qū)，其示出了晶體管器件，該器件包括n型源極/漏極區(qū)138，溝道區(qū)在其間延伸。柵極結(jié)構(gòu)137形成在源極/漏極區(qū)138之間的溝道區(qū)上。圖1所示實(shí)施例的柵電極結(jié)構(gòu)137包括第一柵極絕緣層或柵極介電層134b。在圖1所示實(shí)施例的柵極絕緣層134b上形成嵌入金屬的多晶硅(metal inserted polysilicon，MIPS)柵電極。該柵電極包括金屬(或金屬氮化物)柵極導(dǎo)體層135b和圖示為第一多晶硅層136b和第二多晶硅層150b的導(dǎo)電多晶硅柵極導(dǎo)體層。多晶硅層可以經(jīng)摻雜等以連同金屬層135b為柵電極提供導(dǎo)電通路。
類似地，對(duì)于圖1右側(cè)所示的PMOS有源區(qū)，在半導(dǎo)體襯底130中形成p型源極/漏極區(qū)148，溝道區(qū)在其間延伸。柵電極結(jié)構(gòu)147形成在源極/漏極區(qū)148之間的溝道區(qū)上。該柵電極結(jié)構(gòu)147包括半導(dǎo)體襯底130上的柵極絕緣層或柵極介電層144b。就象前述NMOS側(cè)的結(jié)構(gòu)一樣，圖1的實(shí)施例中所示的PMOS側(cè)的結(jié)構(gòu)包括柵極絕緣層144b上的多層?xùn)烹姌O。圖1的PMOS區(qū)中的柵電極包括金屬(或金屬氮化物)層145b和兩個(gè)柵極導(dǎo)電層，諸如摻雜多晶硅層146c、156b。
對(duì)于在摻雜的源極/漏極區(qū)138之間延伸的柵電極結(jié)構(gòu)137，柵極絕緣層134b由第一高介電常數(shù)材料形成，該第一高介電常數(shù)材料可以根據(jù)NMOS摻雜區(qū)所用的摻雜來選擇。在本發(fā)明的某些實(shí)施例中，對(duì)于該P(yáng)MOS摻雜區(qū)中的柵電極結(jié)構(gòu)147，柵極絕緣層144b由不同于第一高介電常數(shù)材料的第二高介電常數(shù)材料形成。
在本發(fā)明的某些實(shí)施例中，用于該NMOS柵電極結(jié)構(gòu)的柵極絕緣層134b的高介電常數(shù)材料包括鉿、鋯或鈦中的一種或多種，且用于PMOS器件的柵極絕緣層144b的第二高介電常數(shù)材料為包括鋁、鑭或釔中的一種或多種的金屬氧化物。在本發(fā)明的某些實(shí)施例中，該第一高介電常數(shù)材料包括氧化鉿、鉿硅氧化物、氧化鋯、鋯硅氧化物、氮氧化鉿、鉿硅氮氧化物、氮氧化鋯或鋯硅氮氧化物中的至少一種，且第二高介電常數(shù)材料包括氧化鋁、鉿鋁氧化物、氧化鑭、鉿鑭氧化物、鋯鋁氧化物、氮氧化鋁、鉿鋁氮氧化物、氮氧化鑭、鉿鑭氮氧化物或鋯鋁氮氧化物中的至少一種。在其他實(shí)施例中的第一高介電常數(shù)材料可以是鉿硅氧化物和/或鉿硅氮氧化物，且第二高介電常數(shù)材料為鉿鋁氧化物和/或鉿鋁氮氧化物。
如參照?qǐng)D1的實(shí)施例所述的，柵電極結(jié)構(gòu)137、147都是包括金屬(或金屬氮化物)柵極導(dǎo)體層和多晶硅柵極導(dǎo)體層的多層結(jié)構(gòu)。不過，要理解的是，本發(fā)明不局限于此類柵電極結(jié)構(gòu)且該柵電極結(jié)構(gòu)可以是，例如，其他已知類型的導(dǎo)電電極結(jié)構(gòu)，諸如多晶硅柵電極。
現(xiàn)在將參考圖2的截面圖描述本發(fā)明的另一些實(shí)施例。如同圖1的圖示那樣，圖2的截面圖分別針對(duì)PMOS和NMOS區(qū)、對(duì)應(yīng)于圖5的線AA′和CC′的長(zhǎng)度方向而截取。如圖1的實(shí)施例那樣，圖2的實(shí)施例包括兩實(shí)施例間的各種共同的區(qū)域，在圖1和圖2中對(duì)這些區(qū)域給出了相同的附圖標(biāo)記。此類部件不再參照?qǐng)D2的實(shí)施例進(jìn)一步討論。圖2的實(shí)施例不同于圖1的地方在于，圖2實(shí)施例的PMOS區(qū)中所示的柵電極包括金屬層145b上的單層?xùn)艠O導(dǎo)電層160b。此外，所顯示的柵極導(dǎo)電層160b被構(gòu)圖以形成NMOS以及PMOS區(qū)中的柵電極結(jié)構(gòu)的一部分。
盡管各個(gè)NMOS和PMOS區(qū)柵極結(jié)構(gòu)表現(xiàn)為且參照?qǐng)D1和圖2的實(shí)施例描述為不同的結(jié)構(gòu)，但考慮圖5的頂視平面圖后要理解的是，各個(gè)不同的NMOS和PMOS結(jié)構(gòu)可以是在一方向上延伸的單柵極結(jié)構(gòu)區(qū)域520，此處將該方向稱為由圖5的參考線BB′所示的寬度?，F(xiàn)在將參考圖3和圖4所示的特定實(shí)施例進(jìn)一步描述在該寬度方向的此類實(shí)施例的結(jié)構(gòu)。圖3的實(shí)施例大致對(duì)應(yīng)于圖1的截面圖，而圖4的實(shí)施例對(duì)應(yīng)于圖2的截面圖。更確切地說，圖3對(duì)應(yīng)于圖1的圖示，其中NMOS和PMOS區(qū)之間的關(guān)系如附圖標(biāo)記300所示，NMOS區(qū)在左、PMOS在右。不過，如圖3的附圖標(biāo)記305所示，也可以如大致參考圖1的NMOS結(jié)構(gòu)的諸層所述的那樣來排布PMOS結(jié)構(gòu)，反之亦然。為了進(jìn)行此處描述，圖3的實(shí)施例將參照?qǐng)D3的附圖標(biāo)記300所示的NMOS和PMOS的排布來進(jìn)行描述。圖4與此類似，其中所示的實(shí)施例將參照附圖標(biāo)記400所示的各個(gè)第一和第二類型的摻雜有源區(qū)進(jìn)行描述，以對(duì)應(yīng)圖2中它們的圖示，盡管在本發(fā)明的其他實(shí)施例中也可以使用附圖標(biāo)記405所示的另一種排布方式。在描述圖3的過程中，將對(duì)于其中所示的諸層的各種實(shí)施例使用類似的附圖標(biāo)記，以便有助于參考圖1的對(duì)應(yīng)元件(即，136b對(duì)應(yīng)336b，等等)。圖4的各層將類似標(biāo)注，以便參考此前參考圖2所述的各種結(jié)構(gòu)。
現(xiàn)在參考圖3的實(shí)施例，半導(dǎo)體襯底330包括在各個(gè)第一摻雜和第二摻雜有源區(qū)之間的諸如深溝槽隔離區(qū)的隔離區(qū)332，對(duì)于本發(fā)明的各種實(shí)施例，第一摻雜和第二摻雜有源區(qū)以附圖標(biāo)記300和305將其稱為NMOS或PMOS區(qū)。第一柵極絕緣層334b形成在半導(dǎo)體襯底330的第一摻雜區(qū)上。第一柵電極形成在第一柵極絕緣層334b上，圖3中所示的第一柵電極包括金屬(或金屬氮化物)層335b、第一多晶硅層336b和圖3中表示為第三多晶硅層350b的多層結(jié)構(gòu)。因此，圖3的NMOS摻雜區(qū)中的第一柵電極結(jié)構(gòu)包括第一柵極絕緣層334b、金屬氮化物層335b；和多晶硅導(dǎo)電層336b和350b。
現(xiàn)在將描述圖3右側(cè)的PMOS區(qū)中的柵電極結(jié)構(gòu)。在半導(dǎo)體襯底330上形成第二柵極絕緣層344b。在本發(fā)明的某些實(shí)施例中，第二柵極絕緣層344b由不同于第一柵極絕緣層334b的高介電常數(shù)材料形成。第二柵電極結(jié)構(gòu)形成在第二柵極絕緣層344b上，如圖3中的多層結(jié)構(gòu)所示，其包括金屬(或金屬氮化物)層345b、第二多晶硅層346c和第三多晶硅層350b。
如從圖3的實(shí)施例中并參照?qǐng)D5中的柵極結(jié)構(gòu)520的頂視平面圖所進(jìn)一步看出的，圖3的柵電極結(jié)構(gòu)在第一和第二摻雜有源區(qū)之間的隔離區(qū)332之上，于第一和第二摻雜區(qū)之間延伸。該柵極結(jié)構(gòu)520包括第一和第二摻雜有源區(qū)(參照?qǐng)D3的圖示其可以是NMOS和PMOS或PMOS和NMOS，如附圖標(biāo)記300和305所示)之間的隔離區(qū)332之上的柵欄結(jié)構(gòu)370。該柵欄結(jié)構(gòu)370可以包括從半導(dǎo)體襯底330延伸至柵電極結(jié)構(gòu)520中的柵極絕緣層334b、344b的高介電常數(shù)材料之一所構(gòu)成的層。如圖3所示，該柵欄結(jié)構(gòu)370包括第二柵極絕緣層344b的高介電常數(shù)材料所制成的層。圖3的實(shí)施例的柵欄結(jié)構(gòu)370進(jìn)一步包括第二金屬層345b的材料所制成的層。如參考圖1和圖3的截面圖所進(jìn)一步看出的，在本發(fā)明的某些實(shí)施例中，該柵電極結(jié)構(gòu)從第一摻雜區(qū)上的NMOS器件的溝道區(qū)延伸至第二摻雜區(qū)中的PMOS器件的溝道區(qū)。盡管在圖3中被表示為在隔離區(qū)332之上，但在本發(fā)明的其他一些實(shí)施例中，該柵欄結(jié)構(gòu)370可以位于不同于隔離區(qū)332之上的位置處的各個(gè)NMOS器件和PMOS器件的溝道區(qū)之間。
現(xiàn)在參考圖4的截面寬度圖示，圖4大致示出了除圖2的截面(長(zhǎng)度)視圖中所示的實(shí)施例之外的參考圖3描述的相應(yīng)的部件。將參考如附圖標(biāo)記400所示的排布來描述圖4，其中NMOS區(qū)在左側(cè)而PMOS區(qū)在右側(cè)，以對(duì)應(yīng)于圖2所示的排布。不過，要理解的是，在本發(fā)明的其他實(shí)施例中，摻雜的PMOS器件有源區(qū)可以包括圖4左側(cè)所示的柵極結(jié)構(gòu)，且NMOS區(qū)可以包括右側(cè)所示的柵極結(jié)構(gòu)，如附圖標(biāo)記405所示。
如圖4所示，半導(dǎo)體襯底430包括NMOS和PMOS器件類型的摻雜有源區(qū)之間的諸如深溝槽隔離區(qū)的隔離區(qū)432。NMOS區(qū)中的柵電極結(jié)構(gòu)包括形成在半導(dǎo)體襯底430上的第一高介電常數(shù)材料的第一柵極絕緣層434b，以用于其上的第一柵電極。在圖4的實(shí)施例中，多層?xùn)烹姌O被表示為形成在第一柵極絕緣層434b上。該柵電極包括金屬(或金屬氮化物)層435b，其上形成有第一導(dǎo)電多晶硅層436b和第二導(dǎo)電多晶硅層460b。在PMOS區(qū)中，第二高介電常數(shù)柵極絕緣層444b形成在半導(dǎo)體襯底430上，其上形成有多層?xùn)烹姌O。如圖4所示的實(shí)施例的PMOS區(qū)中的柵電極包括金屬(或金屬氮化物)層445b和形成于其上的第二導(dǎo)電多晶硅層460b。柵欄結(jié)構(gòu)470在絕緣區(qū)432之上從半導(dǎo)體襯底430延伸開。圖4的實(shí)施例所示的柵欄結(jié)構(gòu)470包括由第二柵極絕緣層444b形成的高介電常數(shù)材料層以及由金屬(或金屬氮化物)層445b形成的金屬層。
現(xiàn)在參考圖5的頂視平面圖，其中示出了柵極在第一和第二摻雜類型的有源區(qū)之間延伸的集成電路器件的多個(gè)有源區(qū)。柵極520在PMOS有源區(qū)505和NMOS有源區(qū)510之間延伸。隔離區(qū)515在圖5中以比有源區(qū)505、510淺的陰影示出。
現(xiàn)在將參照?qǐng)D6A到6H的橫截面圖描述包括具有高介電常數(shù)材料層的柵電極結(jié)構(gòu)的集成電路器件的形成方法。如圖6H所示，可以利用參照?qǐng)D6A到6H所述的方法獲得此前參照?qǐng)D1所述的結(jié)構(gòu)。不過，要理解的是，對(duì)將要參照?qǐng)D6A到圖6H所述的方法進(jìn)行適當(dāng)變化，可以類似地提供如參照?qǐng)D2所述的結(jié)構(gòu)的實(shí)施例。
現(xiàn)在參考圖6A，在半導(dǎo)體襯底130中形成溝槽隔離區(qū)132。在半導(dǎo)體襯底130上形成第一柵極絕緣層134。可以通過，例如，化學(xué)氣相淀積(CVD)或原子層淀積(ALD)形成第一柵極絕緣層134。還要理解的是，第一柵極絕緣層134可以不直接形成在半導(dǎo)體襯底130上，且諸如二氧化硅(SiO2)或氮氧化硅(SiON)層的中間層可以在襯底130和第一柵極絕緣層134之間形成。如圖6A的實(shí)施例所進(jìn)一步示出的，在第一柵極絕緣層134上形成第一金屬(或金屬氮化物)層135。該第一金屬(或金屬氮化物)層135可以由鉬(Mo)、氮化鉬(MoN)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉿(Hf)、氮化鉿(HfN)、鋯(Zr)、氮化鋯(ZrN)、鋁(Al)、氮化鋁(AlN)、鉭硅氮化物(TaSiN)等等形成。在本發(fā)明的某些實(shí)施例中，第一金屬層135形成為小于約200埃()的厚度。進(jìn)一步要理解的是，對(duì)于使用多晶硅導(dǎo)電電極而不是MIPS電極的實(shí)施例來說，可以省略金屬層或金屬氮化物層135。第一柵極導(dǎo)電層136形成在第一金屬層135上。第一柵極導(dǎo)電層136可以是，例如，摻雜的多晶硅或多晶硅和金屬氮化物的多層結(jié)構(gòu)等。
如圖6A所示，在柵極導(dǎo)電層136上形成光致抗蝕劑圖案605。然后通過，例如干法或濕法蝕刻處理集成電路器件。作為蝕刻的結(jié)果，形成了如圖6B所示的圖案化的第一導(dǎo)電層136a、第一柵極絕緣層134a和第一金屬層135a。仍如圖6B的實(shí)施例所示，在第一導(dǎo)電層圖案136a上并沿著PMOS區(qū)中的半導(dǎo)體襯底130的表面形成第二柵極絕緣層144。如上所述，該第二柵極絕緣層144可以由與第一柵極絕緣層134a所用材料的不同的第二高介電常數(shù)材料形成。第二金屬(或金屬氮化物)層145可以由與形成第一金屬層135所用材料相同或不同的材料形成。此外，如參照?qǐng)D6B中被表示為圖案化的金屬層135a的第一金屬層135所描述的，在其中未使用MIPS電極的實(shí)施例中，可以省去第二金屬層145。
現(xiàn)在將參考具體的高介電常數(shù)材料來描述形成柵極絕緣層144的更多細(xì)節(jié)。現(xiàn)在將描述形成作為柵極絕緣層的HfSiO層的方法。對(duì)于這一具體實(shí)例，在約400℃至約500℃以及約1至約5Torr的壓力下，利用Hf源、Si源和氧源使用CVD工藝。Hf源可以是HfCl4，Si源可以是DCS(SiH2Cl2)、SiH4和/或其混合物，氧源可以是O2、O3和/或氧自由基(oxygen radical)?？梢栽诩s150℃至約500℃且在約0.1至約5Torr的壓力下，利用Hf源、Si源和氧源使用ALD工藝。在此類工藝中，Hf源可以是Hf(OtBu)4、Hf(NEtMe)4、Hf(MMP)4、Hf(NEt2)4、Hf(NMe2)。Si源可以是TDMAS(四-二甲基-氨基硅)，氧源可以是H2O、H2O2、O3、O2等離子體和/或D2O。作為更具體的實(shí)例，HfSiO層的形成可以在約300℃和約1Torr的壓力下進(jìn)行。在這個(gè)具體的實(shí)例中，所述工藝可以包括Hf(OtBu)41s(化學(xué)吸收層的形成)、Ar 1s(物理吸收層的去除)、O33s、Ar 3s(未反應(yīng)的O3的去除)、TDMAS 1s(化學(xué)吸收層的形成)、Ar 1s(物理吸收層的去除)、O33s、Ar 3s(未反應(yīng)的O3的去除)，重復(fù)該過程以形成約10高的層。可以在形成該絕緣層之后進(jìn)行氮化退火。
現(xiàn)在將描述形成作為柵極絕緣層的HfAlO層的方法。對(duì)于這一具體實(shí)例，可以使用在約200℃至約500℃以及約0.1至約5Torr的壓力下利用Hf源、Al源和氧源的ALD工藝。該Hf源和氧源可以如上所述，而Al源可以是TMA(三甲基鋁)、AlCl3、AlH3N(CH3)3、C6H15AlO、(C4H9)2AlH、(CH3)2AlCl、(C2H5)3Al和/或(C4H9)3Al。作為更具體的實(shí)例，可以在約300℃和約1Torr的壓力下進(jìn)行該形成過程。在這一具體實(shí)例中，該工藝可以包括Hf(OtBu)41s(化學(xué)吸收層的形成)、Ar 1s(物理吸收層的去除)、O33s、Ar 3s(未反應(yīng)的O3的去除)、TMA 1s(化學(xué)吸收層的形成)、Ar 1s(物理吸收層的去除)、O33s、Ar 3s(未反應(yīng)的O3的去除)，重復(fù)該過程以形成約10高的層?？梢栽谛纬稍摻^緣層之后進(jìn)行氮化退火。
現(xiàn)在參考圖6C，將描述與形成集成電路器件相關(guān)的進(jìn)一步操作，該集成電路器件具有依據(jù)本發(fā)明某些實(shí)施例的柵電極結(jié)構(gòu)。更具體而言，圖6C示出了在柵電極結(jié)構(gòu)的NMOS和PMOS區(qū)中第二柵極導(dǎo)電層146的形成。在本發(fā)明的各種實(shí)施例中，該第二柵極導(dǎo)電層可以是摻雜的多晶硅或者多晶硅和金屬氮化物的多層結(jié)構(gòu)等。如圖6C中所示，因?yàn)樵贜MOS區(qū)中圖案化且未蝕刻的層134a、135a和136a之上所淀積的第二柵極絕緣層144和金屬(或金屬氮化物)層145的臺(tái)階圖案，在被表示為NMOS和PMOS區(qū)的區(qū)域中導(dǎo)致了高度差。在本發(fā)明的某些實(shí)施例中，臺(tái)階高度差小于約500埃()。
如圖6D所示，例如，通過化學(xué)機(jī)械拋光(CMP)加工第二導(dǎo)電(導(dǎo)體)層146，以形成降低的第二柵極導(dǎo)電層146a。在本發(fā)明的特定實(shí)施例中，該第二柵極導(dǎo)電層146通過蝕刻而不是化學(xué)機(jī)械拋光被降低，在其他實(shí)施例中，通過化學(xué)機(jī)械拋光和蝕刻的結(jié)合來實(shí)現(xiàn)。在此類實(shí)施例中，通過將第二柵極導(dǎo)體層146拋光至在NMOS器件型摻雜區(qū)中仍未暴露第二柵極絕緣層145的深度，化學(xué)機(jī)械拋光可以在NMOS區(qū)中的金屬層145上遺留一定量的第二柵極導(dǎo)體層146。
如圖6E所示，通過例如干法回蝕(etch back)進(jìn)一步處理該柵電極結(jié)構(gòu)，以在PMOS區(qū)中生成第二柵極導(dǎo)電圖案146b并從NMOS區(qū)去除金屬層145和第二柵極絕緣層144，以便界定PMOS區(qū)中的圖案化的相應(yīng)層144a和145a。在本發(fā)明的某些實(shí)施例中，第二導(dǎo)電圖案146a可以具有不大于500埃()的厚度。
金屬層135、145可以形成為小于約200埃()的厚度。在本發(fā)明的其他實(shí)施例中，金屬層135、145可以形成為約1埃()和約50埃()之間的厚度。
在本發(fā)明的某些實(shí)施例中，通過淀積包括鉿、鋯或鈦中的一種或多種的金屬氧化物而后氮化退火所淀積的金屬氧化物來形成第一高介電常數(shù)材料的第一柵極絕緣層134a。通過淀積包括鋁、鑭或釔中的一種或多種的金屬氧化物然后氮化退火所淀積的金屬氧化物，可以形成第二高介電常數(shù)材料的第二柵極絕緣層144a。
如圖6F所示，第三柵極導(dǎo)體層150由例如摻雜的多晶硅形成。然后通過例如化學(xué)機(jī)械拋光進(jìn)一步處理該集成電路器件，以提供圖6G所示的第三柵極導(dǎo)電層結(jié)構(gòu)150a。在本發(fā)明的某些實(shí)施例中，該第三柵極導(dǎo)電層結(jié)構(gòu)150a具有約450埃()的厚度。該第三柵極導(dǎo)電層150a可以由摻雜的多晶硅，諸如鎢(W)、鉬(Mo)、鈦(Ti)、鉭(Ta)、鋁(A1)、銅(Cu)、鉿(Hf)或鋯(Zr)的金屬，或者諸如氮化鉬(MoN)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鉿(HfN)、氮化鋯(ZrN)、氮化鋁(AlN)或鉭硅氮化物(TaSiN)的金屬氮化物來形成。在本發(fā)明的某些實(shí)施例中，NMOS型器件摻雜區(qū)中的第一柵極導(dǎo)體層135a具有小于第一和第三柵極導(dǎo)體層136a、150a，或者第二和第三柵極導(dǎo)體層146b、150a的總厚度一半的厚度。然后，構(gòu)6G的結(jié)構(gòu)以形成如圖6H所示且如此前參考圖1所述的第一柵極結(jié)構(gòu)137和第二柵極結(jié)構(gòu)147。
摻雜半導(dǎo)體襯底130以在相應(yīng)的NMOS和PMOS摻雜有源區(qū)中形成具有各自摻雜的第一源極/漏極區(qū)138和第二源極/漏極區(qū)148，如圖6H所示。要理解的是，在其形成期間，在各區(qū)中的構(gòu)圖和摻雜順序可以變化。此外，如圖6I所示，可以在各個(gè)柵極結(jié)構(gòu)137、147的側(cè)壁上形成絕緣層600。在此類實(shí)施例中，各源極/漏極區(qū)138、148可以包括在形成側(cè)壁600之前形成的輕摻雜漏極(LDD)，之后可以注入重?fù)诫s雜質(zhì)分布，以完成源極/漏極區(qū)138、148的形成，半導(dǎo)體加工領(lǐng)域的技術(shù)人員將會(huì)理解這一點(diǎn)。
現(xiàn)在將參考圖7、8A-8B、9A-9B和10A-10B描述本發(fā)明特定實(shí)施例的試驗(yàn)結(jié)果。圖7示出了分別使用鉿硅氮氧化物(HfSiON)705、鉿鋁氮氧化物(HfAlON)710和作為控制參考的氮氧化硅(SiON)715的PMOS器件的閾值電壓分布概率。NMOS器件的相應(yīng)結(jié)果也表示為705’、710’、715’。與氮氧化硅的結(jié)果相比，作為PMOS器件的柵極絕緣層的鉿鋁氮氧化物看來提供了閾值電壓特性的更好結(jié)果，因?yàn)閿?shù)據(jù)710更接近數(shù)據(jù)715的結(jié)果。對(duì)于NMOS型器件，鉿硅氮氧化物705更接近。
圖8A示出了NMOS晶體管器件的遷移率結(jié)果，而圖8B包括了PMOS晶體管器件的相應(yīng)數(shù)據(jù)。再次示出了參考氮氧化硅柵極絕緣層805、820、鉿硅氮氧化物柵極絕緣層810、825和鉿鋁氮氧化物柵極絕緣層815、830的數(shù)據(jù)。盡管PMOS器件關(guān)于遷移率表現(xiàn)出很少的變化，但圖8A表明，對(duì)于NMOS晶體管器件來說，鉿硅氮氧化物810可以提供比鉿鋁氮氧化物815更好的比較性能。
在圖9A中示出了PMOS器件的偏壓溫度不穩(wěn)定性(負(fù)偏壓溫度不穩(wěn)定性(NBTI))的試驗(yàn)結(jié)果，圖9B示出了NMOS器件的偏壓溫度不穩(wěn)定性(正偏壓溫度不穩(wěn)定性(PBTI))試驗(yàn)結(jié)果。對(duì)于圖9A，在不同的柵極絕緣材料之間可看到微小的變化。然而，參照?qǐng)D9B，在氮氧化硅柵極絕緣層結(jié)果925、鉿硅氮氧化物結(jié)果915、920和鉿鋁氮氧化物結(jié)果905、910之間可看到變化。注意，對(duì)于每種高介電常數(shù)柵極絕緣材料的多個(gè)結(jié)果是基于所用層的厚度。例如，結(jié)果920對(duì)應(yīng)于25埃()厚的鉿硅氮氧化物層，而結(jié)果915對(duì)應(yīng)于30埃()厚的鉿硅氮氧化物層。要理解的是，這種變化也可通常依賴于各層中鉿和硅的比率以及這些層的厚度。如圖9B所示的基于偏壓溫度不穩(wěn)定性的結(jié)果可以表明，在NMOS器件的情況下，對(duì)于鉿硅氮氧化物具有改善的性能，因?yàn)橥ǔ？色@得閾值電壓的更小變化。
電容和電壓曲線的試驗(yàn)結(jié)果在圖10A和10B中示出。圖10A和10B中的試驗(yàn)結(jié)果用于展示MIPS和多晶硅電極層結(jié)構(gòu)之間的差別。對(duì)于圖10A的NMOS器件，用數(shù)據(jù)1005表示多晶硅柵電極而用數(shù)據(jù)1010表示MIPS柵電極，每種柵電極都用于鉿硅氮氧化物柵極絕緣層。MIPS結(jié)構(gòu)可以包括多晶硅柵極，該多晶硅柵極具有厚度約為20埃()的氮化鉭金屬層。注意，對(duì)于圖10A所示的NMOS器件來說，工作區(qū)域位于正電壓區(qū)域中，在該區(qū)域中MIPS器件數(shù)據(jù)1010看來表現(xiàn)出改善的性能。對(duì)于圖10B的PMOS器件，相應(yīng)的工作區(qū)域位于負(fù)電壓區(qū)域中，在該區(qū)域中MIPS結(jié)構(gòu)數(shù)據(jù)1015看來表現(xiàn)出比多晶硅柵極數(shù)據(jù)1020更好的性能。注意，圖1OB的數(shù)據(jù)是基于由鉿鋁氮氧化物而非如參照?qǐng)D10A所述的鉿硅氮氧化物所形成的柵極絕緣層。
為了大體上概括圖7到圖10B的試驗(yàn)結(jié)果，對(duì)于NMOS晶體管結(jié)構(gòu)或PMOS晶體管結(jié)構(gòu)中的鉿鋁氮氧化物高介電常數(shù)材料柵極絕緣層來說，與氮氧化硅柵極絕緣層相比閾值電壓可能會(huì)有所下降。NMOS結(jié)構(gòu)中也可能會(huì)在偏壓溫度不穩(wěn)定性中有所劣化，盡管在將鉿鋁氮氧化物用于PMOS器件時(shí)沒有表現(xiàn)出顯著的劣化。鉿鋁氮氧化物也接近NMOS器件中的氮氧化硅結(jié)構(gòu)的遷移率特性。盡管對(duì)于鉿鋁氮氧化物柵極絕緣層可能會(huì)發(fā)生一些柵極耗盡，但使用如此處某些實(shí)施例所述的MIPS結(jié)構(gòu)可以降低柵極耗盡的影響。
對(duì)于基于鉿硅氮氧化物高介電常數(shù)柵極絕緣層的數(shù)據(jù)來說，NMOS器件的閾值電壓特性基本未表現(xiàn)出劣化，盡管對(duì)于PMOS器件表現(xiàn)出了一些劣化。據(jù)此，對(duì)于PMOS區(qū)柵電極結(jié)構(gòu)的柵極絕緣層，在本發(fā)明的某些實(shí)施例中可以使用鉿鋁氮氧化物。對(duì)于NOMS或PMOS結(jié)構(gòu)來說，鉿硅氮氧化物柵極絕緣層都未表現(xiàn)出顯著的偏壓溫度不穩(wěn)定性劣化。對(duì)于PMOS器件和NMOS器件來說，都表現(xiàn)出了有限的遷移率劣化，對(duì)于PMOS器件來說，該劣化可能是非常有限的。所示出的柵極耗盡特性類似于如上所述的與鉿鋁氮氧化物相關(guān)的特性。因此，總結(jié)此處所述的具體結(jié)果，在本發(fā)明的某些實(shí)施例中，依據(jù)閾值電壓特性可以選擇鉿鋁氮氧化物用于PMOS晶體管柵極絕緣層，而依據(jù)偏壓溫度不穩(wěn)定性劣化特性可以選擇鉿硅氮氧化物用于NMOS柵電極的柵極絕緣層。此外，在本發(fā)明的另一些實(shí)施例中，可以使用MIPS柵電極以降低柵極耗盡特性。
上述內(nèi)容為本發(fā)明的說明而不應(yīng)被解釋為對(duì)其進(jìn)行限制。盡管已經(jīng)描述了本發(fā)明的一些示例性實(shí)施例，但本領(lǐng)域技術(shù)人員應(yīng)容易地認(rèn)識(shí)到，在實(shí)質(zhì)上不脫離本發(fā)明的新穎精神和優(yōu)勢(shì)的前提下可以在示例性實(shí)施例中做出許多修改。因此，所有此類修改將包括在權(quán)利要求所界定的本發(fā)明的范圍之中。在權(quán)利要求中，方法加功能條款意在覆蓋此處所述的執(zhí)行所述功能的結(jié)構(gòu)以及結(jié)構(gòu)等價(jià)物和等價(jià)結(jié)構(gòu)。因此，應(yīng)當(dāng)理解，上述內(nèi)容為本發(fā)明的說明性內(nèi)容，不應(yīng)將其解釋為受限于所公開的具體實(shí)施例，且對(duì)公開的實(shí)施例以及其他實(shí)施例的修改將包括在所附權(quán)利要求的范圍之內(nèi)。本發(fā)明由如下權(quán)利要求界定，權(quán)利要求的等價(jià)物包括在其中。
本申請(qǐng)與2004年7月5日提交的韓國(guó)專利申請(qǐng)No.2004-0051852有關(guān)并要求其優(yōu)先權(quán)，其全部?jī)?nèi)容在此引入以做參考。
權(quán)利要求
1.一種集成電路器件，包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有第一摻雜區(qū)和第二摻雜區(qū)，該第二摻雜區(qū)具有與所述第一摻雜區(qū)不同的摻雜類型；以及在所述半導(dǎo)體襯底上的柵電極結(jié)構(gòu)，該柵電極結(jié)構(gòu)延伸于所述第一和第二摻雜區(qū)之間，并且具有所述第一摻雜區(qū)中的第一高介電常數(shù)材料的柵極絕緣層和所述第二摻雜區(qū)中的不同于所述第一高介電常數(shù)材料的第二高介電常數(shù)材料的柵極絕緣層以及在所述柵極絕緣層上的柵電極。
2.如權(quán)利要求1所述的集成電路器件，其中所述第一摻雜區(qū)包括NMOS器件且所述第二摻雜區(qū)包括PMOS器件，并且所述第一高介電常數(shù)材料的柵極絕緣層在所述NMOS器件的溝道區(qū)上，所述第二高介電常數(shù)材料的柵極絕緣層在所述PMOS器件的溝道區(qū)上。
3.如權(quán)利要求2所述的集成電路器件，其中所述第一高介電常數(shù)材料包括金屬氧化物，該金屬氧化物包括鉿、鋯或鈦中的至少一種，其中所述第二高介電常數(shù)材料包括金屬氧化物，該金屬氧化物包括鋁、鑭或釔中的至少一種。
4.如權(quán)利要求3所述的集成電路器件，其中所述第一高介電常數(shù)材料包括氧化鉿、鉿硅氧化物、氧化鋯、鋯硅氧化物、氮氧化鉿、鉿硅氮氧化物、氮氧化鋯或鋯硅氮氧化物中的至少一種，其中所述第二高介電常數(shù)材料包括氧化鋁、鉿鋁氧化物、氧化鑭、鉿鑭氧化物、鋯鋁氧化物、氮氧化鋁、鉿鋁氮氧化物、氮氧化鑭、鉿鑭氮氧化物或鋯鋁氮氧化物中的至少一種。
5.如權(quán)利要求4所述的集成電路器件，其中所述第一高介電常數(shù)材料包括鉿硅氧化物或鉿硅氮氧化物，其中所述第二高介電常數(shù)材料包括鉿鋁氧化物或鉿鋁氮氧化物。
6.如權(quán)利要求3所述的集成電路器件，其中所述第一和第二柵電極包括多層結(jié)構(gòu)，該多層結(jié)構(gòu)包括金屬層或金屬氮化物層，以及多晶硅層。
7.如權(quán)利要求1所述的集成電路器件，其中所述柵電極結(jié)構(gòu)包括在所述第一和第二摻雜區(qū)之間的隔離區(qū)之上的柵欄結(jié)構(gòu)，所述柵欄結(jié)構(gòu)包括從所述半導(dǎo)體襯底延伸至所述柵電極中的所述第一或第二高介電常數(shù)材料之一所制成的層。
8.如權(quán)利要求1所述的集成電路器件，其中所述柵電極結(jié)構(gòu)從所述第一摻雜區(qū)中的NMOS器件的溝道區(qū)延伸至所述第二摻雜區(qū)中的PMOS器件的溝道區(qū)，其中所述柵電極結(jié)構(gòu)包括在所述NMOS器件的溝道區(qū)和所述PMOS器件的溝道區(qū)之間的柵欄結(jié)構(gòu)，所述柵欄結(jié)構(gòu)包括從所述半導(dǎo)體襯底延伸至所述柵電極中的所述第一或第二高介電常數(shù)材料之一所制成的層。
9.一種集成電路器件，包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有第一摻雜區(qū)和第二摻雜區(qū)，該第二摻雜區(qū)具有與所述第一摻雜區(qū)不同的摻雜類型；在所述第一摻雜區(qū)中的半導(dǎo)體襯底上的第一柵電極結(jié)構(gòu)，所述第一柵電極結(jié)構(gòu)包括所述半導(dǎo)體襯底上的第一柵極絕緣層，所述第一柵極絕緣層包括第一高介電常數(shù)材料；以及所述第一柵極絕緣層上的第一柵電極；以及在所述第二摻雜區(qū)中的半導(dǎo)體襯底上的第二柵電極結(jié)構(gòu)，所述第二柵電極結(jié)構(gòu)包括所述半導(dǎo)體襯底上的第二柵極絕緣層，所述第二柵極絕緣層包括不同于所述第一高介電常數(shù)材料的第二高介電常數(shù)材料；以及所述第二柵極絕緣層上的第二柵電極。
10.如權(quán)利要求9所述的集成電路器件，其中所述第一摻雜區(qū)包括NMOS器件且所述第二摻雜區(qū)包括PMOS器件，并且所述第一柵極絕緣層在所述NMOS器件的溝道區(qū)上且所述第二柵極絕緣層在所述PMOS器件的溝道區(qū)上。
11.如權(quán)利要求9所述的集成電路器件，其中所述第一高介電常數(shù)材料包括金屬氧化物，該金屬氧化物包括鉿、鋯或鈦中的至少一種，其中所述第二高介電常數(shù)材料包括金屬氧化物，該金屬氧化物包括鋁、鑭或釔中的至少一種。
12.如權(quán)利要求11所述的集成電路器件，其中所述第一高介電常數(shù)材料包括氧化鉿、鉿硅氧化物、氧化鋯、鋯硅氧化物、氮氧化鉿、鉿硅氮氧化物、氮氧化鋯或鋯硅氮氧化物中的至少一種，其中所述第二高介電常數(shù)材料包括氧化鋁、鉿鋁氧化物、氧化鑭、鉿鑭氧化物、鋯鋁氧化物、氮氧化鋁、鉿鋁氮氧化物、氮氧化鑭、鉿鑭氮氧化物或鋯鋁氮氧化物中的至少一種。
13.如權(quán)利要求12所述的集成電路器件，其中所述第一高介電常數(shù)材料包括鉿硅氧化物或鉿硅氮氧化物，其中所述第二高介電常數(shù)材料包括鉿鋁氧化物或鉿鋁氮氧化物。
14.如權(quán)利要求11所述的集成電路器件，其中所述第一和第二柵電極包括多層結(jié)構(gòu)，該多層結(jié)構(gòu)包括金屬層或金屬氮化物層，以及多晶硅層。
15.如權(quán)利要求10所述的集成電路器件，其中所述第一和第二柵電極結(jié)構(gòu)包括在所述NMOS和PMOS器件之間延伸的單電極結(jié)構(gòu)，其中所述單電極結(jié)構(gòu)跨過具有所述第一和第二電極的所述第一和第二摻雜區(qū)之間的隔離區(qū)延伸，所述第一和第二電極包括公共柵電極，并且其中所述單電極結(jié)構(gòu)包括所述隔離區(qū)之上的柵欄結(jié)構(gòu)，所述柵欄結(jié)構(gòu)包括從所述半導(dǎo)體襯底延伸至所述公共柵電極中的所述第一或第二高介電常數(shù)材料之一所制成的層。
16.一種形成集成電路器件的方法，包括提供包括第一摻雜區(qū)和第二摻雜區(qū)的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成第一高介電常數(shù)材料的第一柵極絕緣層，所述第一柵極絕緣層在所述第一和第二摻雜區(qū)之間延伸；在所述第一柵極絕緣層上形成第一柵極導(dǎo)體層；去除所述第二摻雜區(qū)中的所述第一柵極導(dǎo)體層和所述第一柵極絕緣層；在所述第一摻雜區(qū)中的所述第一柵極導(dǎo)體層上以及在所述第二摻雜區(qū)中從其上去除所述第一柵極導(dǎo)體層的所述半導(dǎo)體襯底上形成第二高介電常數(shù)材料的第二柵極絕緣層；在所述第二柵極絕緣層上形成第二柵極導(dǎo)體層；蝕刻和/或拋光其上具有所述第二柵極導(dǎo)體層的半導(dǎo)體襯底至一深度，該深度足以去除所述第一摻雜區(qū)中的所述第二柵極絕緣層；以及在所述第二柵極導(dǎo)體層上形成第三柵極導(dǎo)體層。
17.如權(quán)利要求16所述的方法，其中形成第一柵極導(dǎo)體層之前在所述第一柵極絕緣層上形成金屬層，并且其中去除所述第二摻雜區(qū)中的所述第一柵極導(dǎo)體層和所述第一柵極絕緣層包括去除所述第二摻雜區(qū)中的所述金屬層。
18.如權(quán)利要求16所述的方法，其中形成第二柵極導(dǎo)體層之前在所述第二柵極絕緣層上形成金屬層。
19.如權(quán)利要求18所述的方法，其中所述金屬層包括鉬、鈦、鉭、鉿、鋯、鋁、鎢、硅化鉭、鉭鋁、硅化鈦、鈦鋁或其氮化物中的至少一種。
20.如權(quán)利要求19所述的方法，其中形成所述金屬層包括將所述金屬層形成至小于約200埃的厚度。
21.如權(quán)利要求20所述的方法，其中形成所述金屬層包括將所述金屬層形成至約1埃和約50埃之間的厚度。
22.如權(quán)利要求16所述的方法，其中形成第一柵極絕緣層之前在所述第一和第二摻雜區(qū)之間形成隔離區(qū)。
23.如權(quán)利要求16所述的方法，其中形成第一柵極絕緣層之前在所述半導(dǎo)體襯底上形成中間層，并且其中形成第一柵極絕緣層包括在所述中間層上形成第一柵極絕緣層。
24.如權(quán)利要求16所述的方法，其中所述第一和第二柵極導(dǎo)體層包括多晶硅。
25.如權(quán)利要求16所述的方法，其中所述第二高介電常數(shù)材料與所述第一高介電常數(shù)材料不同。
26.如權(quán)利要求16所述的方法，其中所述第一摻雜區(qū)包括p型摻雜區(qū)且所述第二摻雜區(qū)包括n型摻雜區(qū)，并且其中在所述半導(dǎo)體襯底上形成延伸于所述第一和第二摻雜區(qū)之間的第一高介電常數(shù)材料的第一柵極絕緣層包括淀積金屬氧化物，該金屬氧化物包括鉿、鋯或鈦中的至少一種；然后氮化退火所淀積的金屬氧化物。
27.如權(quán)利要求16所述的方法，其中形成第二高介電常數(shù)材料的第二柵極絕緣層包括淀積金屬氧化物，該金屬氧化物包括鋁、鑭或釔中的至少一種；然后氮化退火所淀積的金屬氧化物。
28.如權(quán)利要求16所述的方法，其中所述方法還包括在所述第一摻雜區(qū)中形成n型摻雜源極和漏極區(qū)，所述第一柵電極結(jié)構(gòu)在其間的溝道區(qū)之上延伸；以及在所述第二摻雜區(qū)中形成p型摻雜源極和漏極區(qū)，所述第二柵電極結(jié)構(gòu)延伸于其間。
29.如權(quán)利要求16所述的所述的方法，其中蝕刻和/或拋光包括拋光所述第二柵極導(dǎo)體層至一深度，在該深度所述第二柵極絕緣層仍未暴露在所述第一摻雜區(qū)中；然后蝕刻所述拋光的柵極導(dǎo)體層和所述第二柵極絕緣層以去除在所述第一摻雜區(qū)中的所述第二柵極絕緣層。
30.如權(quán)利要求16所述的方法，其中去除所述第一柵極導(dǎo)體層還包括去除所述第一摻雜區(qū)中的所述第一柵極導(dǎo)體層至所述第一柵極導(dǎo)體層的厚度小于所述第一和第三柵極導(dǎo)體層或者所述第二和第三柵極導(dǎo)體層總厚度的一半。
31.一種集成電路器件，包括具有p型摻雜區(qū)的半導(dǎo)體襯底，該p型摻雜區(qū)包括NMOS器件；以及所述半導(dǎo)體襯底上的所述NMOS器件的柵電極結(jié)構(gòu)，其具有高介電常數(shù)材料的柵極絕緣層，該高介電常數(shù)材料包括金屬氧化物，該金屬氧化物包括鉿、鋯或鈦中的至少一種。
32.一種集成電路器件，包括具有n型摻雜區(qū)的半導(dǎo)體襯底，該n型摻雜區(qū)包括PMOS器件；以及所述半導(dǎo)體襯底上的所述PMOS器件的柵電極結(jié)構(gòu)，其具有高介電常數(shù)材料的柵極絕緣層，該高介電常數(shù)材料包括金屬氧化物，該金屬氧化物包括鋁、鑭或釔中的至少一種。
全文摘要
本發(fā)明提供了集成電路器件。所述集成電路器件包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有第一摻雜區(qū)和第二摻雜區(qū)，該第二摻雜區(qū)具有不同于該第一摻雜區(qū)的摻雜類型。半導(dǎo)體襯底上的柵電極結(jié)構(gòu)延伸于第一和第二摻雜區(qū)之間，該柵電極結(jié)構(gòu)具有第一摻雜區(qū)中的第一高介電常數(shù)材料的柵極絕緣層以及第二摻雜區(qū)中的不同于第一高介電常數(shù)材料的第二高介電常數(shù)材料的柵極絕緣層。柵電極在柵極絕緣層上。
文檔編號(hào)H01L21/28GK1722437SQ20051005912
公開日2006年1月18日 申請(qǐng)日期2005年3月24日 優(yōu)先權(quán)日2004年7月5日
發(fā)明者丁炯碩, 李鐘鎬, 李化成, 崔在光 申請(qǐng)人:三星電子株式會(huì)社